KR101824177B1

KR101824177B1 - 리드프레임을 이용한 반도체 패키지 및 그 제조 방법

Info

Publication number: KR101824177B1
Application number: KR1020110087849A
Authority: KR
Inventors: 유상수; 구성근
Original assignee: 해성디에스 주식회사
Priority date: 2011-08-31
Filing date: 2011-08-31
Publication date: 2018-01-31
Also published as: KR20130024408A

Abstract

본 발명은 리드프레임을 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다. 본 발명은 (a) 상부의 일부가 하프에칭된 곳이 절연물질로 채워진 리드프레임의 상면에 금속층을 형성하는 단계; (b) 상기 금속층을 패터닝하여 상기 금속층에 회로 패턴을 형성하는 단계; (c) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계; 및 (d) 상기 반도체 패키지의의 하부에 상기 반도체 칩과 전기적으로 연결되는 복수개의 범프들 또는 솔더 볼들을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

Description

리드프레임을 이용한 반도체 패키지 및 그 제조 방법{Semiconductor package using lead frame and method thereof}

본 발명은 전기 소자에 관한 것으로서, 특히 리드프레임을 이용하여 반도체 패키지를 제조하는 방법 및 그 반도체 패키지에 관한 것이다.

반도체 패키지에 사용되는 기판의 경우 메탈 베이스의 리드프레임(leadframe)과 오르가닉(organic) 베이스의 BGA(Ball Grid Array) 기판으로 나눌 수 있다. 리드프레임은 열적, 전기적으로 우수한 특성을 가지며, 가격이 낮다는 강점을 가지고 있으나, 고집적 입출력 핀의 구현에는 한계가 있으며, 원소재가 1층으로 3차원적인 회로의 구성에 한계가 있다. 이러한 리드프레임의 단점을 극복하는 반도체용 기판이 BGA 기판이다. BGA 기판은 리드프레임보다 보다 많은 제조 공정을 거쳐 고집적 고집적 입출력 핀을 구현하며, 회로에 대한 자유도를 높일 수 있는 장점이 있다. 하지만 이러한 장점을 가진 BGA기판은 원소재 가격이 고가이며, 공정이 많고 복잡하여 공정비용이 비싼 단점이 있으며, 열적, 전기적 특성이 리드프레임에 비해 나쁜 단점이 있다.

관련된 특허(한국공개특허 2011-0021407)는 리드프레임용 도전성의 베이스 기판 그 자체로부터 회로 패턴이 형성되도록 하는 것을 개시한다. 상기 특허에 의하면, 하프에칭 후 단면 에칭시, 하프에칭의 단면 형상에 의해 회로 부위와 랜드 범프 부위와의 쇼트(short)가 발생할 위험이 높다.

본 발명은 리드프레임을 이용하여 제조함으로써 가격이 저렴한 반도체 패키지 및 그의 제조 방법을 제공하기 위한 것이다.

상기 과제를 해결하기 위하여 본 발명은,

(a) 상부의 일부가 하프에칭된 곳이 절연물질로 채워진 리드프레임의 상면에 금속층을 형성하는 단계; (b) 상기 금속층을 패터닝하여 상기 금속층에 회로 패턴을 형성하는 단계; (c) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계; 및 (d) 상기 반도체 패키지의의 하부에 상기 반도체 칩과 전기적으로 연결되는 복수개의 범프들 또는 솔더 볼들을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

상기 과제를 해결하기 위하여 본 발명은 또한,

(a) 도전성 리드프레임의 상면이 노출되도록 내부를 하프에칭하는 단계; (b) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계; (c) 상기 기판의 상면에 금속층을 형성하는 단계; (d) 상기 금속층 위에 복수개의 도전성 패드들을 형성하는 단계; (e) 상기 금속층을 패터닝하여 상기 복수개의 패드들을 상호 격리시키는 회로 패턴을 형성하는 단계; 및 (f) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

상기 과제를 해결하기 위하여 본 발명은 또한,

(a) 도전성 리드프레임의 상면이 노출되도록 내부를 하프에칭하는 단계; (b) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계; (c) 상기 기판의 상면에 금속층을 형성하는 단계; (d) 상기 기판의 상하 양면에 복수개의 도전성 패드들을 형성하는 단계; (e) 상기 금속층을 패터닝하여 상기 금속층 위의 복수개의 패드들을 상호 격리시키는 회로 패턴을 형성하는 단계; 및 (f) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

상기 과제를 해결하기 위하여 본 발명은 또한,

(a) 도전성 리드프레임의 상면이 노출되도록 내부를 하프에칭하는 단계; (b) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계; (c) 상기 기판의 상면에 금속층을 형성하는 단계; (d) 상기 기판의 상하 양면에 복수개의 도전성 패드들을 형성하는 단계; (e) 상기 기판의 상하 양면을 패터닝하여 상기 복수개의 패드들을 상호 격리시키는 회로 패턴을 형성하는 단계; (f) 상기 기판의 상하 양면 중 상기 복수개의 패드들이 형성되지 않은 곳에 PSR(Photo Solder Resist)을 코팅하는 단계; 및 (g) 상기 기판의 상부에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

상기 과제를 해결하기 위하여 본 발명은 또한,

(a) 도전성 리드프레임의 하면이 노출되도록 복수군데를 하프에칭하는 단계; (b) 상기 하프에칭된 곳의 상부가 거칠어지도록 도금하는 단계; (c) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계; (d) 상기 절연물질의 표면이 노출되도록 상기 기판의 상부를 그라인딩하는 단계; (e) 상기 기판의 그라인딩된 표면에 금속층을 형성하는 단계; (f) 상기 금속층을 패터닝하여 회로 패턴을 형성하는 단계; 및 (g) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

상기 과제를 해결하기 위하여 본 발명은 또한,

상기 반도체 패키지의 제조 방법들 중 어느 하나에 의해 제조된 반도체 패키지를 제공한다.

본 발명에 따르면, 다음과 같은 효과가 있다.

첫째, 기판의 하부에 리드프레임 소재가 남아있는 상태에서 반도체 패키지가 제조되기 때문에 반도체 패키지의 제조 과정에서 기판은 평평하게 유지된다. 따라서, 반도체 패키지의 제조시 많은 열이 인가되더라도 기판에는 와피지(warpage)가 발생하지 않는다. 이로 인해, 반도체 패키지가 안정적으로 제조되며, 또한, 리드프레임의 하프에칭된 곳에 채워지는 절연물질을 자유롭게 선정할 수 있는 장점이 있다.

둘째, 리드프레임을 하프에칭한 후 단면 에칭시 상기 하프에칭의 단면 형상에 의해 회로 패턴과 범프가 쇼트되는 것이 방지된다.

셋째, 반도체 패키지의 하부의 절연물질을 덮고 있는 리드프레임 소재가 제거되어 반도체 패키지의 두께가 얇아진다.

도 1A 내지 도 1D는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다.
도 2A 내지 도 2H는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다.
도 3A 내지 도 3G는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다.
도 4A 내지 도 4H는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다.
도 5A 내지 도 5H는 본 발명의 제5 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다.

이하, 첨부한 도면들을 참고하여 본 발명의 실시예에 대하여 상세히 설명하가로 한다. 도면들에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.

도 1A 내지 도 1D는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다. 도 1A 내지 도 1D를 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 구체적으로 설명하기로 한다.

도 1A를 참조하면, 리드프레임(111)의 상부의 일부를 하프에칭하고, 상기 하프에칭(half-etching)된 곳에 절연물질(121)로 채워진 기판(111,121)의 상면에 금속층(131)을 형성한다. 리드프레임(111)은 전기를 전달하는 도전성 소재, 예컨대 구리로 구성되며, 반도체 칩이 그 위에 장착될 수 있도록 얇은 판 형태로 제조된다. 도 1A에 도시된 기판(111,121,131)을 형성하기 위해서는, 먼저 리드프레임(111)의 일 면, 예컨대 상면의 내부를 하프에칭한다. 이 때, 리드프레임(111)의 하면의 내부를 하프에칭하고, 이를 뒤집으면 상면을 하프에칭한 것과 동일한 구조를 갖는다. 상기 하프에칭은 리드프레임(111)의 두께의 30∼85%, 예컨대 40∼220[um]까지 실행할 수 있다. 상기 하프에칭된 곳에 절연물질(121), 예컨대 레진(resin)을 채운다. 절연물질(121)은 액상, 고상, 필름 같은 형태의 통상적인 절연성 수지로 구성될 수 있다. 이어서, 기판(111,121)의 상부를 그라인딩(grinding)하여 평평하게 한다. 마지막으로, 기판(111,121)의 상면 전체에 금속층(131)을 형성한다. 따라서, 금속층(131)은 리드프레임(111)의 상면에 노출된 절연물질(121) 전부를 덮는다. 금속층(131)을 형성하기 위해서는 먼저, 기판(111,121)의 상면에 금속으로 구성된 시드(seed)층(미도시)을 형성하고, 상기 시드층 위에 일정한 두께, 예컨대 5∼10[um]의 금속층(미도시)을 추가로 형성한다. 상기 시드층을 형성하기 위하여 무전해 도금법, 스퍼터링(sputtering) 방법 등을 이용할 수 있고, 상기 추가적인 금속층을 형성하기 위해서는 전해 도금법을 이용할 수 있다. 상기 시드층은 두께가 얇아서 그 자체로는 회로 패턴을 형성하더라도 제 기능을 발휘할 수 없으므로, 그 위에 추가적인 금속층을 형성하는 것이 필요하다.

도 1B를 참조하면, 금속층(131)을 패터닝(patterning)하여 회로 패턴(131a)을 형성한다. 금속층(도 1B의 131)을 패터닝하기 위해서는 먼저, 금속층(도 1B의 131) 위에 포토레지스트(photoresist)층(미도시)을 형성한다. 상기 포토레지스트층은 포토레지스트로 형성된다. 상기 포토레지스트는 빛에 노출된 부분이 약해지며, 상기 약해진 부분은 현상액에 의해 없어지는 특성을 갖는 소재이다. 다음에, 상기 포토레지스트층 위에 회로 패턴이 형성된 마스크(미도시)를 배치하고, 상기 마스크 위에 빛을 비추는 노광(exposure) 공정을 진행한 다음 상기 포토레지스트층을 현상액에 담그면 상기 포토레지스트층의 일부가 제거되어 상기 마스크에 형성된 회로 패턴대로 상기 포토레지스트층이 형성된다. 이 상태에서, 기판(111,121,131)을 에칭액에 담그는 에칭 공정을 진행한 다음 상기 포토레지스트층을 제거하면, 도 1B와 같은 회로 패턴(131a)이 형성된다.

도 1C를 참조하면, 회로 패턴(131a) 위에 반도체 칩(141)을 장착하여 반도체 패키지(도 1D의 105)를 조립한다. 반도체 패키지(도 1D의 105)를 조립하기 위해서는 먼저, 반도체 칩(141)을 회로 패턴(131a) 위에 부착하고 즉, 다이 어태치(die attach) 공정을 진행하고, 반도체 칩(141)과 회로 패턴(131a)을 연결하는 본딩 와이어(bonding wire)들(151)을 구성하며, 이어서 반도체 칩(141)과 본딩된 와이어들(151)을 포함한 기판(111,121,131)의 상부를 컴파운드와 같은 절연 물질(161)을 사용하여 몰딩(molding)한다.

도 1D를 참조하면, 기판(111,121,131)의 하부에 반도체 칩(141)과 전기적으로 연결되는 복수개의 범프들(미도시) 또는 복수개의 솔더 볼들(171)을 형성한다. 반도체 패키지(105)의 하부에 구비된 리드프레임 소재 중에서 절연물질(121)을 덮고 있는 부분을 제거한 후, 남아있는 리드프레임 소재에 복수개의 범프들 또는 복수개의 솔더 볼들(171)을 형성할 수 있다. 상기 복수개의 범프들 또는 복수개의 솔더 볼들(171)은 다른 장치에 결합될 수 있으며, 그에 따라 반도체 칩(141)은 상기 다른 장치와 전기 신호를 주고받을 수 있게 된다.

도 2A 내지 도 2H는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다. 도 2A 내지 도 2H를 참조하여 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 구체적으로 설명하기로 한다.

도 2A를 참조하면, 리드프레임(211)의 상면(213)이 노출되도록 내부(215)를 하프에칭한다. 리드프레임(211)은 전기를 전달하는 도전성 소재, 예컨대 구리로 구성되며, 반도체 칩(도 2F의 241)이 그 위에 장착될 수 있도록 얇은 판 형태로 제조된다. 리드프레임(211)의 일 면(213), 예컨대 상면의 내부(215)를 하프에칭한다. 상기 내부(215)의 하프에칭은 리드프레임(211)의 두께의 30∼85%, 예컨대 40∼220[um]까지 실행될 수 있다. 리드프레임(211)을 하프에칭하기 위하여 리드프레임(211)의 상부 전면에 포토레지스트층(미도시)을 형성하고, 상기 포토레지트층을 패터닝한 후 에칭 공정을 진행할 수 있다. 리드프레임(211)의 하면의 내부를 하프에칭하고, 이를 뒤집으면 상면을 하프에칭한 것과 동일한 구조를 갖는다.

도 2B를 참조하면, 상기 하프에칭된 곳(도 1A의 215)을 절연물질(221)로 채워서 기판(211,221)을 제조한다. 절연물질(221)은 전기가 통하지 않는 물질, 예컨대 레진으로 구성될 수 있다. 절연성 물질(221)은 액상, 고상, 필름 같은 형태의 통상적인 절연성 수지로 구성될 수 있다.

도 2C를 참조하면, 기판(211,221)의 상면에 금속층(231)을 형성한다. 금속층(231)을 형성하기 전에 기판(211,221)의 상부를 그라인딩하여 평평하게 한다. 그런 다음, 기판(211,221)의 상면 전체에 금속층(231)을 형성한다. 금속층(231)은 기판(211,221)의 상면에 노출된 절연물질 전부를 덮는다. 금속층(231)을 형성하기 위해서는 먼저, 기판(211,221)의 상면에 금속으로 구성된 시드층(미도시)을 형성하고, 상기 시드층 위에 일정한 두께, 예컨대 5∼10[um]의 금속층(미도시)을 추가로 형성한다. 상기 시드층을 형성하기 위하여 무전해 도금법, 스퍼터링(sputtering) 방법 등을 이용할 수 있고, 상기 추가적인 금속층을 형성하기 위해서는 전해 도금법을 이용할 수 있다.

도 2D를 참조하면, 금속층(231) 위에 복수개의 도전성 본딩 패드들(235)을 형성한다. 본딩 패드들(235)은 금속으로 구성된다. 본딩 패드들(235)을 형성하기 위하여 먼저, 금속층(231) 위에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝하여 에칭 공정을 진행한 다음 그 위에 금속 물질을 코팅하고, 상기 포토레지스트층을 제거한다. 그러면 상기 포토레지스트층 위에 코팅된 금속 물질은 제거되고, 나머지 금속 물질이 복수개의 본딩 패드들(235)을 형성한다.

도 2E를 참조하면, 금속층(231)을 패터닝하여 복수개의 본딩 패드들(235)을 상호 격리시키는 회로 패턴(231a)을 형성한다. 회로 패턴(231a)을 형성하기 위하여, 기판(201)의 상부에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝하여 에칭 공정을 진행한 후 상기 포토레지스트층을 제거할 수 있다. 복수개의 본딩 패드들(235)은 도 2E에 도시된 바와 같이 횡으로 격리되지만, 종으로 복수개가 형성될 경우에는 회로 패턴(231a) 형성 과정에서 종으로도 격리된다.

도 2F를 참조하면, 회로 패턴(231a) 위에 반도체 칩(241)을 장착하여 반도체 패키지(도 2H의 205)를 조립한다. 반도체 패키지(도 2H의 205)를 조립하기 위해서는 먼저, 반도체 칩(241)을 회로 패턴(231a)의 특정한 곳에 부착하고 즉, 다이 어태치 공정을 진행하고, 반도체 칩(241)과 본딩 패드들(도 2E의 235)을 연결하는 본딩 와이어들(251)을 형성하며, 이어서 반도체 칩(241)과 와이어들(251)을 포함한 기판(211,221,231)의 상부를 컴파운드와 같은 절연 물질(261)로 몰딩한다.

도 2G를 참조하면, 리드프레임 소재 중 기판(도 2F의 211,221)의 하부의 절연물질(221)을 덮고 있는 리드프레임 소재(211b)를 제거한다. 그에 따라 절연물질(221) 주변의 소재(211a) 즉, 기판(도 2F의 211,221)의 가장자리 부분의 리드프레임 소재(211a)만 남게 된다. 이 때, 상기 가장자리의 리드프레임 소재(211a)는 절연물질(221)보다 오목하게 만든다. 기판(211a,221)의 하부의 리드프레임 소재(211b)를 제거하기 위해서는, 기판(211a,221)의 하부 전체(211b)를 에칭하거나 또는 기판(211a,221)의 하부를 그라인딩하여 절연물질(221)을 덮고 있는 리드프레임 소재를 제거한 후 가장자리의 리드프레임 소재(211a)의 일부를 에칭할 수 있다.

도 2H를 참조하면, 반도체 패키지(205)의 하부의 오목한 리드프레임 소재(211a)에 복수개의 솔더 볼들(271)을 형성한다. 복수개의 솔더 볼들(271)은 일반적인 방법으로 형성할 수 있다. 따라서, 도 2H에 도시된 바와 같이 반도체 패키지(205)의 제조가 완성된다.

도 3A 내지 도 3G는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다. 도 3A 내지 도 3G를 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법을 구체적으로 설명하기로 한다.

도 3A는 리드프레임(311)의 상면(313)이 노출되도록 내부(315)를 하프에칭하는 단계이고, 도 3B는 상기 하프에칭된 곳(315)을 절연물질(321)로 채워서 기판(311,321)을 제조하는 단계이며, 도 3C는 기판(311,321)의 상면에 금속층(331)을 형성하는 단계로써, 이들은 도 2a 내지 도 2c에 도시된 공정과 동일함으로, 이들에 대한 중복 설명은 생략하기로 한다.

도 3D를 참조하면, 기판(311,321,331)의 상하 양면에 복수개의 도전성 패드들(335,336)을 형성한다. 여기서, 기판(311,321,331)의 하부의 복수개의 패드들(336)은 기판(311,321,331)의 가장자리에 형성된다. 복수개의 도전성 패드들(335,336)을 형성하기 위해서는, 기판(311,321,331)의 상하 양면에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝한 다음 그 위에 금속 물질을 코팅하고, 상기 포토레지스트층을 제거한다. 그러면, 상기 포토레지스트층 위의 금속 물질은 제거되고 복수개의 패드들(335,336)만 남는다. 기판(311,321,331)의 상면에 형성된 복수개의 패드들(335)과 기판(311,321,331)의 하면에 형성된 복수개의 패드들(336)은 서로 다른 금속 물질로 구성될 수 있다. 즉, 기판(311,321,331)의 상면에 형성된 복수개의 패드들(335)은 와이어들(도 3F의 351)에 본딩되기에 적합한 금속으로 구성되고, 기판(311,321,331)의 하면에 형성된 복수개의 패드들(336)은 다른 전기 장치에 접착되기 위한 범프에 적합한 금속으로 구성될 수 있다.

도 3E를 참조하면, 기판(311,321,331)의 상면을 패터닝하여 금속층(331) 위에 형성된 복수개의 패드들(335)을 상호 격리시키는 회로 패턴(331a)을 형성한다. 회로 패턴(331a)을 형성하기 위하여 기판(311,321,331)의 상부에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝하여 에칭 공정을 진행한 다음 상기 포토레지스트층을 제거할 수 있다. 복수개의 본딩 패드들(335)은 도 3E에 도시된 바와 같이 횡으로 격리되지만, 종으로 복수개가 형성될 경우에는 회로 패턴(331a) 형성 과정에서 종으로도 격리된다.

도 3F를 참조하면, 회로 패턴(331a)의 중앙부에 반도체 칩(341)을 장착하여 반도체 패키지를 조립한다. 반도체 패키지를 조립하기 위해서는 먼저, 반도체 칩(341)을 회로 패턴(331a)의 중앙부에 부착하고 즉, 다이 어태치 공정을 진행하고, 반도체 칩(341)과 본딩 패드들(도 3D의 335)을 연결하는 본딩 와이어들(351)을 형성하며, 이어서 반도체 칩(341)과 본딩된 와이어들(351)을 포함한 기판(311,321,331)의 상부를 컴파운드와 같은 절연 물질(361)로 몰딩한다.

도 3G를 참조하면, 리드프레임 소재 중 반도체 패키지(305)의 하부의 절연물질(321)을 덮고 있는 리드프레임 소재(311b)를 제거하여 복수개의 패드들(336)을 상호 격리시켜서 범프의 기능을 수행하게 한다. 절연물질(321)을 덮고 있는 리드프레임 소재(311b)를 제거하기 위하여 반도체 패키지(305)의 하부에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝하여 에칭 공정을 진행한 후 상기 포토레지스트층을 제거할 수 있다. 그 결과, 복수개의 패드들(336)은 절연물질(321)보다 높게 돌출된다. 따라서, 복수개의 패드들(336)은 다른 전기 장치에 접착되는 범프 역할을 수행할 수 있다.

도 4A 내지 도 4H는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다. 도 4A 내지 도 4H를 참조하여 본 발명의 제4 실시예에 따른 반도체 패키지의 제조 방법을 구체적으로 설명하기로 한다.

도 4A는 리드프레임(411)의 상면(413)이 노출되도록 내부(415)를 하프에칭하는 단계이고, 도 4B는 상기 하프에칭된 곳(415)을 절연물질(421)로 채워서 기판을 형성하는 단계이며, 도 4C는 기판(411,421)의 상면에 금속층(431)을 형성하는 단계로써, 이들은 도 2A 내지 도 2C에 도시된 공정과 동일함으로, 이들에 대한 중복 설명은 생략하기로 한다.

도 4D를 참조하면, 기판(411,421,431)의 상하 양면에 복수개의 도전성 패드들(435,436)을 형성한다. 여기서, 기판(411,421,431)의 하부에 형성된 복수개의 패드들(436)은 리드프레임(411)의 안쪽에 형성된다. 복수개의 도전성 패드들(435,436)을 형성하기 위해서는, 기판(411,421,431)의 상하 양면에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝한 다음 그 위에 금속 물질을 코팅하고, 상기 포토레지스트층을 제거한다. 그러면, 상기 포토레지스트층 위의 금속 물질은 제거되고 남아있는 금속 물질이 상기 복수개의 패드들(435,436)을 형성한다. 기판(411,421,431)의 상면에 형성된 복수개의 패드들(435)과 기판(411,421,431)의 하면에 형성된 복수개의 패드들(436)은 다른 금속 물질로 구성될 수 있다. 즉, 기판(411,421,431)의 상면에 형성된 복수개의 패드들(435)은 와이어들(도 4G의 451)의 본딩에 적합한 금속으로 구성되고, 기판(411,421,431)의 하면에 형성된 복수개의 패드들(436)은 다른 전기 장치에 접착되기 위한 범프에 적합한 금속으로 구성될 수 있다.

도 4E를 참조하면, 기판(411,421,431)의 상하 양면을 패터닝하여 복수개의 패드들(435,436)을 상호 격리시키는 회로 패턴(431a)을 형성한다. 회로 패턴(431a)을 형성하기 위하여 기판(411,421,431)의 상하 양면에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝하여 에칭 공정을 진행한 후 상기 포토레지스트층을 제거할 수 있다.

도 4F를 참조하면, 기판(401)의 상하 양면 중 복수개의 패드들(435,436)이 형성되지 않은 곳에 PSR(Photo Solder Resist)(471)을 코팅한다. 여기서, 상기 코팅된 PSR(471)의 두께는 복수개의 패드들(435,436)보다 얇게 형성한다. 따라서, 복수개의 패드들(435,436)은 PSR(471)보다 높게 돌출된다. 기판(401)의 하부에 돌출된 복수개의 패드들(436)은 반도체 패키지(도 4G의 405)의 조립 후에 반도체 칩(도 4G의 441)을 다른 전기 장치와 전기적으로 연결시키는 범프의 기능을 수행한다.

도 4G를 참조하면, 기판(도 4F의 401)의 상부에 반도체 칩(441)을 장착하여 반도체 패키지(405)를 조립한다. 반도체 패키지(405)를 조립하기 위해서는 먼저, 반도체 칩(441)을 기판(도 4F의 401)의 특정한 부분 위에 부착하고 즉, 다이 어태치 공정을 진행하고, 반도체 칩(441)과 복수개의 패드들(도 4F의 435)을 연결하는 본딩 와이어들(451)을 형성하며, 이어서 반도체 칩(441)과 본딩된 와이어들(451)을 포함한 기판(411,421,431)의 상부를 컴파운드와 같은 절연 물질(461)로 몰딩한다. 따라서, 도 4G와 같은 반도체 패키지의 제조가 완성된다.

도 5A 내지 도 5H는 본 발명의 제5 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 도시한 단면도들이다. 도 5A 내지 도 5H를 참조하여 본 발명의 제5 실시예에 따른 반도체 패키지의 제조 방법을 구체적으로 설명하기로 한다.

도 5A를 참조하면, 리드프레임(511)의 하면(513)이 노출되도록 복수군데의 내부(515)를 하프에칭한다. 리드프레임(511)은 전기를 전달하는 도전성 소재, 예컨대 구리로 구성되며, 반도체 칩(도 5G의 541)이 그 위에 장착될 수 있도록 얇은 판 형태로 제조된다. 리드프레임(511)의 일 면, 예컨대 하면(513)의 내부(515)를 2군데 이상 하프에칭한다. 상기 하프에칭은 리드프레임(511)의 두께의 30∼85%, 예컨대 40∼220[um]까지 실행할 수 있다.

도 5B를 참조하면, 상기 하프에칭된 곳(515)의 상부가 거칠어지도록 도금하여 도금층(525)을 형성한다.

도 5C를 참조하면, 상기 하프에칭된 곳(515)을 절연물질(521)로 채워서 기판(501)을 형성한다. 절연물질(521)은 전기가 통하지 않는 물질, 예컨대 레진으로 구성될 수 있다. 절연성 물질(521)은 액상, 고상, 필름 같은 형태의 통상적인 절연성 수지로 구성될 수 있다.

도 5D를 참조하면, 절연물질(521)의 표면이 노출되도록 기판(501)의 상부에 구비된 리드프레임 소재(511b)를 그라인딩하여 제거한다. 따라서, 기판(501)의 상부는 평평하게 된다.

도 5E를 참조하면, 기판(501)의 그라인딩된 표면에 금속층(531)을 형성한다. 금속층(531)을 형성하기 위해서는 먼저, 기판(501)의 상면에 금속으로 구성된 시드층(미도시)을 형성한다. 이 때, 절연물질(521)의 표면에 거친 도금층(525)이 형성되어 있으므로, 상기 시드층과 도금층(525)의 접착력은 대폭적으로 향상된다. 이어서, 상기 시드층 위에 일정한 두께, 예컨대 5∼10[um]의 추가적인 금속층(미도시)을 형성한다. 상기 시드층을 형성하기 위하여 무전해 도금법, 스퍼터링(sputtering) 방법 등을 이용할 수 있고, 상기 추가적인 금속층을 형성하기 위해서는 전해 도금법을 이용할 수 있다.

도 5F를 참조하면, 금속층(531)을 패터닝하여 회로 패턴(531a)을 형성한다. 회로 패턴(531a)을 형성하기 위하여 금속층(531) 위에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 패터닝하여 에칭 공정을 진행한 후 상기 포토레지스트층을 제거할 수 있다.

도 5G를 참조하면, 회로 패턴(도 5F의 531a) 위에 반도체 칩(541)을 장착하여 반도체 패키지(505)를 조립한다. 반도체 패키지(505)를 조립하기 위해서는 먼저, 반도체 칩(541)을 회로 패턴(도 5F의 531a) 위에 부착하고, 즉, 다이 어태치 공정을 진행하고, 반도체 칩(541)과 회로 패턴(도 5F의 531a)을 연결하는 본딩 와이어들(551)을 형성하며, 이어서 반도체 칩(541)과 본딩된 와이어들(551)을 포함한 기판(511a,521,531)의 상부를 컴파운드와 같은 절연 물질(531)로 몰딩한다.

이 후에, 반도체 패키지(505)의 하부에 남아있는 리드프레임 소재(511a)에 복수개의 솔더 볼들(미도시) 또는 복수개의 범프들(미도시)을 형성함으로써, 반도체 패키지가 완성된다.

상술한 바와 같이, 본 발명의 제1 내지 제5 실시예에 따르면, 다음과 같은 효과가 있다.

본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

(a) 상부의 일부가 하프에칭된 곳이 절연물질로 채워진 리드프레임의 상면에 금속층을 형성하는 단계;
(b) 상기 금속층을 패터닝하여 상기 금속층에 회로 패턴을 형성하는 단계;
(c) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계;
(d) 상기 기판의 하부의 절연물질을 덮고 있는 리드프레임 소재를 제거하여 상기 리드프레임 소재가 상기 절연물질보다 오목하게 되도록 형성하는 단계; 및
(e) 상기 반도체 패키지의의 하부에 상기 반도체 칩과 전기적으로 연결되는 복수개의 범프들 또는 솔더 볼들을 형성하는 단계;를 포함하며,
상기 복수개의 범프들 또는 솔더 볼은 상기 오목한 리드프레임 소재에 형성되어 상기 범프들 또는 솔더 볼과 상기 리드프레임이 접촉되는 접촉면은 상기 절연물질의 저면보다 내측에 배치되는, 반도체 패키지의 제조 방법.
(a) 도전성 리드프레임의 상면이 노출되도록 내부를 하프에칭하는 단계;
(b) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계;
(c) 상기 기판의 상면에 금속층을 형성하는 단계;
(d) 상기 금속층 위에 복수개의 도전성 패드들을 형성하는 단계;
(e) 상기 금속층을 패터닝하여 상기 복수개의 패드들을 상호 격리시키는 회로 패턴을 형성하는 단계; 및
(f) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계;
(g) 상기 기판의 하부의 절연물질을 덮고 있는 리드프레임 소재를 제거하여 상기 리드프레임 소재가 상기 절연물질보다 오목하게 되도록 형성하는 단계; 및
(h) 상기 오목한 리드프레임 소재에 복수개의 솔더 볼들을 형성하는 단계;를 포함하며,
상기 복수개의 솔더 볼들은 상기 오목한 리드프레임 소재에 형성되어 상기 솔더 볼들과 상기 리드프레임이 접촉되는 접촉면은 상기 절연물질의 저면보다 내측에 배치되는, 반도체 패키지의 제조 방법.
삭제
(a) 도전성 리드프레임의 상면이 노출되도록 내부를 하프에칭하는 단계;
(b) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계;
(c) 상기 기판의 상면 전면(全面)에 씨드층(seed layer) 및 금속층을 순차적으로 형성하는 단계;
(d) 상기 기판의 하면 및 상기 금속층 상에 포토레지스트층을 형성하고, 패터닝하는 단계;
(e) 상기 패터닝된 포토레지스트층 상에 금속 물질을 코팅하고, 상기 포토레지스트층을 제거하여 상기 기판의 상하 양면에 복수개의 도전성 패드들을 형성하는 단계;
(f) 상기 금속층을 패터닝하여 상기 금속층 위의 복수개의 패드들을 상호 격리시키는 회로 패턴을 형성하는 단계; 및
(g) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법.
제4항에 있어서, 상기 (g) 단계 후에,
상기 기판의 하부의 절연물질을 덮고 있는 리드프레임 소재를 제거하여 상기 기판의 하부의 패드들을 상호 격리시켜서 범프의 기능을 수행하게 하는 단계를 포함하는 반도체 패키지의 제조 방법.
(a) 도전성 리드프레임의 상면이 노출되도록 내부를 하프에칭하는 단계;
(b) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계;
(c) 상기 기판의 상면 전면(全面)에 씨드층(seed layer) 및 금속층을 순차적으로 형성하는 단계;
(d) 상기 기판의 하면 및 상기 금속층 상에 포토레지스트층을 형성하고, 패터닝하는 단계;
(e) 상기 패터닝된 포토레지스트층 상에 금속 물질을 코팅하고, 상기 포토레지스트층을 제거하여 상기 기판의 상하 양면에 복수개의 도전성 패드들을 형성하는 단계;
(f) 상기 기판의 상하 양면을 패터닝하여 상기 복수개의 패드들을 상호 격리시키는 회로 패턴을 형성하는 단계;
(g) 상기 기판의 상하 양면 중 상기 복수개의 패드들이 형성되지 않은 곳에 PSR(Photo Solder Resist)을 코팅하는 단계; 및
(h) 상기 기판의 상부에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법.
제6항에 있어서, 상기 (h) 단계 후에,
상기 기판의 하부의 복수개의 패드들에 솔더 볼들을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
(a) 도전성 리드프레임의 하면이 노출되도록 복수군데를 하프에칭하는 단계;
(b) 상기 하프에칭된 곳의 상부가 거칠어지도록 표면이 거친 도금층을 형성하는 단계;
(c) 상기 하프에칭된 곳을 절연물질로 채워서 기판을 구성하는 단계;
(d) 상기 도금층의 표면이 노출되도록 상기 기판의 상부를 그라인딩하는 단계;
(e) 상기 기판의 그라인딩된 표면에 금속층을 형성하는 단계;
(f) 상기 금속층을 패터닝하여 회로 패턴을 형성하는 단계; 및
(g) 상기 회로 패턴 위에 반도체 칩을 장착하여 반도체 패키지를 조립하는 단계를 포함하는 반도체 패키지의 제조 방법.
제8항에 있어서, 상기 (g) 단계 후에,
상기 기판의 하부의 리드프레임 소재에 복수개의 솔더 볼들 또는 범프들을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
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