TWI674658B - 完全模製微型化半導體模組 - Google Patents

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克里斯托弗Ｍ 斯坎倫
Christopher M. Scanlan
提摩西Ｌ 奧爾森
Timothy L. Olson
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美商戴卡科技有限公司
Deca Technologies Inc.
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Abstract

一種半導體模組可包含一完全模製基底部分，該完全模製基底部分包含一平坦表面，該完全模製基底部分進一步包含一半導體晶粒、導電導柱及一囊封材材料，該半導體晶粒包含接觸墊，該等導電導柱耦接至該等接觸墊並延伸至該平坦表面，該囊封材材料設置於該作用表面上方、四個側表面上方並圍繞該等導電導柱，其中該等導電導柱之末端在該完全模製基底部分之該平坦表面處自該囊封材材料曝露。一堆積互連結構包含可設置於該完全模製基底部分上方之一佈線層。一可光成像焊料遮罩材料可設置於該佈線層上方且包含開口，以形成電耦接至該半導體晶粒及該等導電導柱的表面安裝裝置(SMD)平台墊(land pad)。可運用表面安裝技術(SMT)將一SMD組件電耦接至該等SMD平台墊。

Description

完全模製微型化半導體模組
本申請案主張於2015年11月20日申請且標題為「Fully Molded Miniaturized Semiconductor Module」之美國臨時專利申請案第62/258,040號之權利（包括申請日期），該案之揭露內容茲以此引用方式併入本文中。本申請案亦係於2015年11月2日申請之標題為「Semiconductor Device and Method Comprising Redistribution Layers」的美國申請案第14/930,514號之部分接續申請案，美國申請案第14/930,514號係於2015年3月9日申請之標題為「Semiconductor Device and Method Comprising Thickened Redistribution Layers」的美國申請案第14/642,531號之部分接續申請案，美國申請案第14/642,531號主張於2014年3月10日申請之標題為「Wafer-Level-Chip-Scale-Packages with Thick Redistribution Layer Traces」之美國臨時專利第61/950,743號之權利，且進一步亦係2014年12月29日申請之標題為「Die Up Fully Molded Fan-Out Wafer Level Packaging」之美國申請案第14/584,978號的部分接續申請案，美國申請案第14/584,978號係於2013年9月12日申請之標題為「Die Up Fully Molded Fan-Out Wafer Level Packaging」之美國申請案第14/024,928號的接續申請案，美國申請案第14/024,928號現在發佈為專利第8,922,021號，其係於2012年9月30日申請之標題為「Die Up Fully Molded Fan-Out Wafer Level Packaging」之美國申請案第13/632,062號的接續申請案，美國申請案第13/632,062號現在發佈為專利第8,535,978號，其係於2011年12月30日申請之標題為「Fully Molded Fan-Out」之美國申請案第13/341,654號的部分接續申請案，美國申請案第13/341,654號現在發佈為專利第8,604,600號，且主張於2012年7月18日申請之標題為「Fan-Out Semiconductor Package」之美國臨時專利案第61/672,860號之申請日期之權利，該等案之揭露內容以此引用方式併入本文中。
本揭露係關於完全模製半導體封裝，且具體而言，係關於完全模製扇出微型化模組、完全模製扇出模組(FMFOM)、或微型化模組（下文中稱為「模組(module)」或「多個模組(modules)」）。模組可包含用於可穿戴的技術、用於物聯網(IoT)裝置或兩者之複數個整合式半導體裝置。
半導體裝置常見於現代電子產品中。半導體裝置具有不同之電組件數量及電組件密度。離散半導體裝置一般含有一種類型電組件，例如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、及功率金屬氧化物半導體場效電晶體(MOSFET)。整合式半導體裝置一般而言含有數百至數百萬個電組件。整合式半導體裝置之實例包括微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、及數位微鏡裝置(DMD)。
半導體裝置執行各式各樣功能，諸如信號處理、高速計算、傳輸及接收電磁信號、控制電子裝置、將日光轉變成電力、及建立用於電視顯示器之視覺投影。在娛樂、通訊、功率轉換、網路、電腦、及消費性產品領域中可見到半導體裝置。軍事應用、航空、汽車、工業控制器、及辦公室設備中亦可見到半導體裝置。
半導體裝置利用半導體材料之電性質。半導體材料之原子結構允許藉由施加一電場或基極電流或透過摻雜程序來操縱其導電性。摻雜引入雜質至半導體材料中以操縱及控制半導體裝置之導電性。
一半導體裝置含有主動及被動電結構。主動結構（包括雙極性及場效電晶體）控制電流之流動。藉由改變摻雜的位準及一電場或基極電流施加的位準，電晶體促進或限制電流之流動。被動結構（包括電阻器、電容器、及電感器）建立執行各式各樣電功能所必須的電壓與電流之間之關係。被動結構及主動結構經電連接以形成電路，其致能半導體裝置執行高速計算及其他實用的功能。
一般使用兩個複雜的製造程序來製造半導體裝置，即，前段製造及後段製造，各者可能涉及數百個步驟。前段製造涉及形成複數個半導體晶粒於一半導體晶圓之表面上。每一半導體晶粒一般經設計成相同的且含有藉由電連接主動及被動組件而形成之電路。後段製造涉及自晶圓成品(finished wafer)單切個別半導體晶粒及封裝該晶粒以提供結構支撐及環境隔離。如本文中所使用，用語「半導體晶粒(semiconductor die)」係指彼字詞之單數形及複數形兩者，並且據此可係指一單一半導體裝置及多個半導體裝置兩者。
半導體製造的一個目的是生產較小型之半導體裝置。較小型裝置一般消耗較少電力、具有較高性能、且可更有效率生產。此外，較小型半導體裝置具有較小之覆蓋區(footprint)，此對於較小型終端產品而言係所欲者。較小的半導體晶粒尺寸可藉由改善前段製程來達成，從而生成具有較小、較高密度之主動及被動組件的半導體晶粒。後段製程可藉由改善電互連及封裝材料而生成具有較小覆蓋區之半導體裝置封裝。
半導體晶粒之後段處理包括多種表面安裝技術(SMT)，其用來將半導體晶粒或積體電路連接至基材及PCB表面而無需使用PCB中之通孔。四面扁平封裝(QFP)使用包括自封裝四個側邊之各者延伸出去的引線之SMT，該等引線有時稱為「鷗翼引線(gull wing leads)」。QFP引線提供了該封裝內之半導體晶粒與該QFP所安裝之PCB或基材之間之電輸入/輸出(I/O)互連。其他SMT封裝係以無引線方式製作，並且常稱為扁平無引線封裝。扁平無引線封裝之實例係四面扁平無引線(QFNs)封裝及雙面扁平無引線(DFN)封裝。QFN封裝傳統包括一以線接合連接至一引線架之半導體晶粒，該引線架係用於封裝之I/O互連。
半導體製造存在一個改良之機會。據此，在一態樣中，一種半導體模組可包含：一完全模製基底部分，該完全模製基底部分包含一平坦表面，該完全模製基底部分進一步包含一半導體晶粒、導電導柱及一囊封材材料，該半導體晶粒包含接觸墊，該等導電導柱耦接至該等接觸墊並延伸至該平坦表面，該囊封材材料設置於該作用表面上方、四個側表面上方並圍繞該等導電導柱，其中該等導電導柱之末端在該完全模製基底部分之該平坦表面處自該囊封材材料曝露。一堆積互連結構包含可設置於該完全模製基底部分上方之一佈線層。一可光成像焊料遮罩材料可設置於該佈線層上方且包含開口，以形成電耦接至該半導體晶粒及該等導電導柱的表面安裝裝置(SMD)平台墊(land pad)。可運用表面安裝技術(SMT)將一SMD組件電耦接至該等SMD平台墊。
該半導體模組可進一步包含：該可光成像焊料遮罩包含環氧樹脂阻焊劑、聚醯亞胺、PBO及聚矽氧中之至少一者。該SMD組件可電耦接至該等SMD平台墊，其中該SMD組件可包含可焊接之終端，該焊膏可設置於該等SMD平台墊上方，且在該等可焊接之終端與該焊膏接觸時，該等可焊接之終端可設置在該等SMD平台墊上方並電耦接至該等SMD平台墊。該等SMD平台墊可包含下列之一可焊接表面處理：鎳(Ni)及金(Au)；或Ni、鈀(Pd)及Au；或錫(Sn)；或焊料；或一有機保焊劑(OSP)。可運用焊料凸塊將該SMD組件耦接至該等平台墊。該堆積互連結構可包含高密度多層佈線層。該SMD組件可部分在該半導體晶粒之一覆蓋區內且部分不在該半導體晶粒之一覆蓋區內，且該等SMD平台墊之至少一者可定位於該完全模製結構內的該半導體晶粒之該覆蓋區之一邊緣上方。該模組之一第一輸出連接器可經調適以耦接至一電池，而該模組之一第二連接器可經調適以耦接至一顯示器。在任何SMD組件耦接至該等SMD平台墊之前，可完全測試在該完全模製基底部分中的該半導體晶粒。
在另一態樣中，一種半導體模組可包含：一完全模製基底部分，該完全模製基底部分包含一平坦表面，該基底部分進一步包含一半導體晶粒、導電導柱及一囊封材材料，該半導體晶粒包含接觸墊，該等導電導柱耦接至該等接觸墊並延伸至該平坦表面，該囊封材材料設置於該作用表面上方、四個側表面上方並圍繞該等導電導柱，其中該等導電導柱之末端在該完全模製基底部分之該平坦表面處自該囊封材材料曝露。一堆積互連結構可包含設置於該完全模製基底部分上方之一佈線層。一SMD組件可電耦接至該佈線層。
該半導體模組可進一步包含經電耦接至該佈線層之該SMD組件。該SMD組件可包含：可焊接之終端；一焊膏，其可設置於該佈線層上方；且當該等可焊接之終端與該焊膏接觸時，該等可焊接之終端可設置在該佈線層上方且電耦接至該佈線層。可運用焊料凸塊將該SMD組件耦接至該佈線層。該SMD組件可部分在該半導體晶粒之一覆蓋區內且部分不在該半導體晶粒之一覆蓋區內。該模組之一第一輸出連接器可經調適以耦接至一電池，而該模組之一第二連接器可經調適以耦接至一顯示器。在任何SMD組件耦接至該等SMD平台墊之前，可完全測試在該完全模製基底部分中的該半導體晶粒。
在另一態樣中，一種製作一半導體模組之方法可包含：形成電互連件於一半導體晶粒上；及運用一囊封材來囊封該半導體晶粒，以形成一第一內嵌部分，其中該等電互連件自該囊封材曝露。可形成包含一導電RDL層之一堆積互連結構於該第一內嵌部分上方並電連接至該等電互連件。可形成電耦接至該導電RDL層之表面安裝裝置(SMD)平台墊。可運用表面安裝技術(SMT)將一SMD組件耦接至該等SMD平台墊，以透過該等導電導柱及該堆積互連結構來提供介於該SMD組件與該半導體晶粒之間之一電連接。
該製作一半導體模組之方法可進一步包含藉由下列形成該等SMD平台墊：將一可光成像焊料遮罩材料設置於該導電RDL層上方；於該導電RDL層上方之該可光成像焊料遮罩材料中形成開口；及施加下列之一可焊接表面處理於該等SMD平台墊上方：Ni及Au；Ni、Pd及Au；Sn；焊料；或OSP。將該SMD組件耦接至該等SMD平台墊可進一步包含：將焊膏網版印刷於該等SMD平台墊之各者上方；將該等SMD組件之可焊接之終端置放於該第一內嵌部分上方，使得可焊接之終端接觸在該等SMD平台墊上方之該焊膏；及回焊該焊膏以將該等SMD組件耦接至該等SMD平台墊。在將該等SMD組件之任何者耦接至該第一內嵌部分之前，可電測試在該第一內嵌部分內之該半導體晶粒。該方法可進一步包含將該SMD組件耦接至該等SMD平台墊，使得該SMD組件部分在該半導體晶粒之一覆蓋區內且部分不在該半導體晶粒之一覆蓋區內。
所屬技術領域中具有通常知識者將可自實施方式與附圖及申請專利範圍清楚瞭解前述及其他態樣、特徵及優點。
在下列說明中參照圖式，本揭露包括了一或多個態樣或實施例，其中類似之標號代表相同或相似之元件。所屬技術領域中具有通常知識者將瞭解，本說明意欲涵蓋如在本揭露之精神及範疇內所可能包括之替代方案、修改、及等效者，而本揭露係由受到下列揭露及圖示所支持之隨附請求項及其等效者所界定。在本說明中，為了提供本揭露之充分理解而提出許多具體細節，諸如具體組態、組成、及程序等。在其他情況中，為了不混淆本揭露，未描述熟知之程序及製造技術的具體細節。再者，圖中所示之各式實施例係說明性表示並且不必然依比例繪示。
本揭露、其態樣、及實施方案不限於本文中揭示之特定設備、材料類型、或其他系統組件實例、或方法。針對與來自本揭露之具體實施方案搭配使用，已經設想到與製造及封裝一致的所屬技術領域中已熟知之許多額外組件、製造、及組裝程序。據此，例如，雖然揭示具體實施方案，但是此類實施方案及實施之組件可包含如所屬技術領域中已熟知之用於此類系統及實施之組件的任何組件、型號、類型、材料、版本、量、及/或類似者，該等系統及實施之組件與意圖的操作一致。
本文中所使用之字詞「例示性(exemplary)」、「實例(example)」、或其各種形式意指用作為實例、案例、或圖解闡釋。本文描述「例示性」或為「實例」之任何態樣或設計非必然視為較佳或優點優於其他態樣或設計。另外，實例僅為了清楚及理解之目的而提供並且非意欲以任何方式限制或限定所揭示之標的物或本揭露之相關部分。會瞭解到可以呈現具有不同範疇之無數額外或替代實例，但已為了簡潔之目的而加以省略。
在以下實例、實施例、及實施方式參照實例中，所屬技術領域中具有通常知識者應瞭解，其他製造裝置及實例可與所提供之裝置及實例互混或取代所提供之裝置及實例。在上文描述參考特定實施例之處，應顯而易見，可進行數個修改而不會脫離其精神，並且顯而易見，這些實施例及實施方案亦可應用於其他技術。據此，所揭示之標的物意圖含括所有此類變更、修改及變化，彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。
大致上而言，使用兩個複雜的製造程序製造半導體裝置：前段製造及後段製造。前段製造涉及形成複數個晶粒於一半導體晶圓之表面上。該晶圓上之各晶粒含有經電連接以形成功能電路之主動電組件及被動電組件。主動電組件（諸如電晶體及二極體）具有控制電流之流動的能力。被動電組件（諸如電容器、電感器、電阻器及變壓器）建立執行電路功能所必須的電壓與電流之間之關係。
藉由一系列程序步驟形成被動組件及主動組件於半導體晶圓之表面上方，包括摻雜、沉積、光學微影、蝕刻、及平面化。摻雜藉由諸如離子佈植(ion implantation)或熱擴散之技術而引入雜質至半導體材料中。摻雜程序修改主動裝置中的半導體材料之導電性，將半導體材料轉變成絕緣體、導體，或回應於一電場或基極電流而動態變更半導體材料導電性。電晶體含有經配置成所必要的不同類型及摻雜程度之區，以在施加電場或基極電流時致能電晶體促進或限制電流之流動。
主動組件及被動組件係由具有不同電性質之材料之層所形成。可藉由各式各樣沉積技術來形成層，部分依沉積之材料之類型而決定沉積技術。例如，薄膜沉積可涉及化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解電鍍、及無電電鍍程序。大致上而言，各層被圖案化以形成主動組件部分、被動組件部分、或介於組件之間之電連接部分。
可使用光學微影將層圖案化，微影涉及沉積光敏材料（例如，光阻）於待圖案化之層上方。使用光將一圖案自一光罩轉印至光阻。在一實施例中，使用溶劑移除光阻圖案之經受光之部分，而曝露待圖案化之下方層之部分。在另一實施例中，使用溶劑移除光阻圖案之未經受光之部分（負光阻），而曝露待圖案化之下方層之部分。移除光阻之其餘部分，留下一經圖案化之層。替代地，一些類型材料係藉由使用諸如無電及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。
圖案化係移除半導體晶圓表面上之頂部層之部分的基本操作。可使用光學微影、光罩、遮罩、氧化物或金屬移除、攝影(photography)及模板印刷、以及顯微蝕刻(microlithography)來移除半導體晶圓之部分。光學微影包括：形成一圖案於倍縮光罩(reticle)或一光罩中；及轉印該圖案至半導體晶圓之表面層。光學微影以一兩步驟式程序形成主動及被動組件之水平尺寸於半導體晶圓之表面上。第一步驟係，將倍縮光罩或光罩之圖案轉印至光阻層上。光阻係在受曝光時經歷結構及性質變更之一光敏材料。變更光阻之結構及性質之程序作為負型作用光阻或正型作用光阻發生。第二步驟係，將光阻層轉印至晶圓表面中。轉印發生在蝕刻移除半導體晶圓之頂部層之未被光阻覆蓋的部分時。光阻之化學使得該光阻實質上維持完好，並且在移除半導體晶圓之頂部層之未被光阻覆蓋之部分的同時，抵抗被化學蝕刻溶液移除。可根據使用的特定光阻及所欲結果，修改形成、曝光及移除光阻之程序，以及修改移除半導體晶圓之一部分的程序。
在負型作用光阻中，光阻被曝光，並且在名為聚合之程序自可溶狀況變更至不可溶狀況。在聚合中，使未聚合材料曝光或曝露於能量源，且聚合物形成交聯材料，該交聯材料係抗蝕劑。在大多數負光阻中，聚合物係聚異戊二烯。用化學溶劑或顯影劑移除可溶部分（即，未被曝光之部分），而在光阻層中留下對應於倍縮光罩上之不透明圖案的孔洞。圖案存在於不透明區中的光罩稱為清場光罩(clear-field mask)。
在正型作用光阻中，光阻被曝光且在名為光溶解化(photosolubilization)之程序中自相對非可溶狀況變更至更可溶狀況。在光溶解化中，相對不可溶光阻被曝光於適當的光能量並且轉換成一較可溶狀態。在顯影程序中，可藉由溶劑移除光阻之經光溶解化部分。基本正光阻聚合物係酚-甲醛(phenol-formaldehyde)聚合物，亦稱為酚-甲醛酚醛樹脂。用化學溶劑或顯影劑移除可溶部分（即，被曝光之部分），而在光阻層中留下對應於倍縮光罩上之透明圖案的孔洞。圖案存在於透明區中的光罩稱為暗場光罩(dark-field mask)。
在移除半導體晶圓之未被光阻覆蓋之頂部部分之後，移除光阻之其餘部分，而留下一經圖案化之層。替代地，一些類型材料係藉由使用諸如無電及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。
沉積材料之一薄膜於一現有圖案上方會增大下方圖案且建立一非均勻平坦表面。均勻平坦之表面對於生產較小且更緻密堆疊之主動組件及被動組件而言可能係有利的或是必須的。可使用平面化以自晶圓之表面移除材料且生產均勻平表面。平面化涉及用拋光墊拋光晶圓之表面。在拋光期間將研磨材料及腐蝕性化學品添加至晶圓之表面。或者，使用機械研磨而不使用腐蝕性化學品來進行於平面化。在一些實施例中，單純機械研磨係藉由使用帶式磨光機、標準晶圓背磨機(backgrinder)、或其他類似機器來達成。組合之研磨機械作用及化學腐蝕作用移除任何不規則形貌，導致均勻平坦表面。
後段製造係指將晶圓成品切割或單切成個別半導體晶粒，並接著封裝半導體晶粒以達到結構支撐及環境隔離。為了單切半導體晶粒，可沿稱為鋸道(saw streets)或劃線(scribes)的晶圓之非功能區切割晶圓。使用雷射切割工具或鋸刃單切晶圓。在單切之後，將個別半導體晶粒安裝至封裝基材，該封裝基材包括用於與其他系統組件互連之接針或接觸墊。接著，形成於半導體晶粒上方的接觸墊連接至在封裝內之接觸墊。可用焊料凸塊、柱形凸塊、導電膏、重分佈層、或線接合製作電連接。將囊封材或其他模製材料沉積於封裝上方以提供實體支撐及電隔離。接著，將封裝成品插入於電系統中，並且使半導體裝置之功能可供其他系統組件取用。
電系統可係一使用該半導體裝置來執行一或多種電功能之獨立式(stand-alone)系統。或者，電系統可係較大型系統之子組件。舉例而言，電系統可係行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或其他電子通訊裝置之一部分。或者，電系統可以係可插入電腦中之圖形卡、網路介面卡、或其他信號處理卡。半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、射頻電路(RF)、離散裝置、或其他半導體晶粒或電氣組件。微型化及重量減輕對於產品之市場接受度而言可能係有利或必要的。半導體裝置之間的距離必須縮短以達到更高密度。
藉由在單一基材上方組合一或更多個半導體封裝，製造商可將預製造組件納入電子裝置及系統。因為該等半導體封裝包括精密之功能性，電子裝置可使用較不昂貴之組件及流線化生產程序來製造。所得裝置比較不會故障而且製造較不昂貴，從而降低消費者之成本。
圖1A至圖1D顯示複數個半導體晶粒，其已根據以上所概述之前段製造方法及程序來形成。更具體而言，圖1A顯示一半導體晶圓10，其具有一用於結構支撐之基底基材材料12，諸如但不限於矽、鍺、砷化鎵、磷化銦、或碳化矽。藉由如上所述之一非作用晶粒間晶圓區或鋸道16分開的複數個半導體晶粒或組件14係經形成在晶圓10上。鋸道16提供切割區域以將半導體晶圓10單切成個別半導體晶粒14。
圖1B展示複數個半導體晶粒14之一橫剖面圖，該複數個半導體晶粒來自圖1A所展示之原生半導體晶圓10。各半導體晶粒14具有一背側或背表面18及一與該背側相對立之作用表面20。作用表面20含有類比電路或數位電路，該等類比電路或數位電路實施為形成在晶粒內之主動裝置、被動裝置、導電層、及介電層，並且根據晶粒之電設計及功能而電互連。例如，電路可包括形成於作用表面20內的一或多個電晶體、二極體、及其他電路元件，以實作類比電路或數位電路，諸如DSP、ASIC、記憶體、或其他信號處理電路。半導體晶粒14亦可含有用於RF信號處理之IPD，諸如電感器、電容器、及電阻器。
使用PVD、CVD、電解電鍍、無電電鍍程序、或其他適合的金屬沉積程序來形成導電層22於作用表面20上方。導電層22可係鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)、或其他適合的導電材料之一或多個層。導電層22作用為接觸墊或接合墊，其電耦接或連接至作用表面20上之電路。導電層22可經形成為並排設置成距半導體晶粒14之邊緣一第一距離之接觸墊，如圖1B所示。導電層22亦可經形成為在多個列中經偏移之接觸墊，使得一第一列接觸墊係距晶粒之邊緣一第一距離設置，而與該第一列交替排列的一第二列接觸墊係距晶粒之邊緣一第二距離設置。此外，導電層22可形成為接觸墊，該等接觸墊經配置為分佈於半導體晶粒或晶片之作用區上方的一完全墊陣列。在一些案例中，該等接觸墊可配置成一不規則或不對稱陣列，其中該等接觸墊之間有不同的間距或多種間距。
圖1C顯示一可選的絕緣層或鈍化層26，其適形地施加在作用表面20上方及在導電層22上方。絕緣層26可包括使用PVD、CVD、網版印刷、旋轉塗佈、噴灑塗佈、燒結、熱氧化、或其他適合的程序施加之一或多個層。絕緣層26可含有（但不限於）下列之一或多個層：二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、氧化鋁(Al2O3)、聚合物、聚醯亞胺、苯環丁烯(BCB)、聚苯并 唑(polybenzoxazoles, PBO)、或其他具有類似絕緣及結構性質之材料。或者，半導體晶粒14係不使用任何PBO層來進行封裝，並且絕緣層26可由一不同材料形成或完全省略。在另一個實施例中，絕緣層26包括一形成在作用表面20上方且未設置在導電層22上方之鈍化層。當絕緣層26存在且經形成在導電層22上方時，則形成完全穿過絕緣層26之開口，以露出導電層22之至少一部分供後續機械互連及電互連。或者當省略絕緣層26時，將導電層22露出以供後續電互連而無需形成開口。
圖1C亦展示電互連結構28可：形成為圓柱、導柱(pillar)、柱體(post)、立柱(stud)、凸塊；由一合適導電材料所形成，諸如銅；且設置在導電層22上方且耦接或連接至導電層22。可使用圖案化及金屬沉積程序將互連結構28直接形成於導電層22上，該等程序諸如印刷、PVD、CVD、濺鍍、電解電鍍、無電電鍍、金屬蒸鍍、金屬濺鍍、或其他適合的金屬沉積程序。互連結構28可係Al、Cu、Sn、Ni、Au、Ag、鈀(Pd)或其他適合的導電材料之一或多個層且可包括一或多個UBM層。在一實施例中，一光阻層沉積於半導體晶粒14及導電層22上方。藉由蝕刻顯影程序曝露及移除光阻層之一部分。使用選擇性電鍍程序，在光阻劑之經移除部分中及導電層22上方將電互連結構28形成為銅導柱。移除光阻層而留下互連結構28，該等互連結構提供相對於作用表面20及絕緣層26（若存在）的後續機械及電互連以及支座(standoff)。互連結構28可包括在10至100微米(µm)之一範圍內之一高度H1、或在20 µm至50 µm之一範圍內之一高度、或大約35 µm之一高度。
圖1C進一步展示晶圓10經受利用磨光機30之可選磨光操作，以使背表面18平坦化及減小晶圓厚度。亦可使用一化學蝕刻以移除及平面化晶圓10之一部分。
圖1D展示在形成互連結構28及可選地磨光晶圓10之後，藉由使用鋸片或雷射切割工具32穿過鋸道16將晶圓10單切成為個別半導體晶粒14。
圖2A展示含有用於結構支撐的暫時或犧牲性基底材料之載體或基材36，諸如矽、聚合物、不銹鋼、或其他適合的低成本剛性材料。可選的介面層或雙面膠帶38形成於載體36上方以作為暫時黏著接合膜或蝕刻終止層。在一實施例中，載體36是在膠帶38外圍支撐膠帶的環狀膜框，該環狀膜框包含一開放的中央部分，如圖2B中展示。
圖2A進一步展示來自圖1D之半導體晶粒14，其成面向上或晶粒向上安裝至載體36及介面層38，其中背側18經定向成朝向該基材，且作用表面20經定向成背對載體36。如本文中所使用，面向上或晶粒向上係指包含一作用表面及與該作用表面相對立之一背表面的一半導體晶粒經定位使得該背表面耦接至該載體。當該半導體晶粒安裝至該載體時，該半導體晶粒之該作用表面可經定向成背對該載體。如本文中所使用，面向下或晶粒向下係指包含一作用表面及與該作用表面相對立之一背表面的一半導體晶粒經定位使得該作用表面耦接至該載體且經定向成朝向該載體，當該半導體晶粒安裝至該載體時，該半導體晶粒之該背表面經定向成背對該載體。可使用取放操作或其他適合的操作將半導體晶粒14置於載體36上方。可選地，黏著劑41設置於半導體晶粒14之背側18與載體36之間。黏著劑41可係熱環氧化物、環氧樹脂、B階段環氧膜、具有可選的丙烯酸聚合物之紫外線(UV) B階段膜、或其他適合的材料。在一實施例中，可在半導體晶粒14安裝在載體36上方之前將黏著劑41設置於背側18上方。或者，可在半導體晶粒安裝至載體之前將黏著劑41設置於載體36上。在其他實施例中，如圖2B中所展示，半導體晶粒14可直接安裝至介面層或支撐膠帶38，而無需使用黏著劑41。
半導體晶粒14安裝至載體36，使得半導體晶粒在安裝於載體36上方時藉間隔或間隙40分隔，該間隔或間隙提供一區域以用於隨後形成的扇出互連結構，包括高壓線與匯流排間的連接線(bussing line)。間隙40之大小包括充足區域以用於可選地在隨後形成之FOWLP內安裝半導體裝置或組件。
圖2C展示一囊封材或模製化合物42，其可由一聚合物複合材料所形成，諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、含適用填料之聚合物、或其他合適的材料。囊封材42可係非導電、提供實體支撐且在環境上保護半導體晶粒14免於外部元素及汙染物之侵害。可使用膏印刷(paste printing)、壓縮模製(compression molding)、轉移模製(transfer molding)、液體囊封材模製(liquid encapsulant molding)、層壓(lamination)、真空層壓(vacuum lamination)、旋轉塗佈(spin coating)、或其他適合的施用器(applicator)沉積囊封材42。具體而言，圖2C展示具有複數個側壁46之模具44，該等側壁與頂部部分或頂板45、載體36、及介面層38組裝在一起，以將半導體晶粒14圍封在模具內，以用於隨後之囊封。模具44亦可包括底部部分，載體36置於該底部部分上，且側壁46可接觸該底部部分。在一實施例中，載體36及介面層38用作為底部模具部分，以用於後續囊封程序。或者，半導體晶粒14、載體36、及介面層38可設置在包括多個部分（諸如頂部部分及底部部分）之模具內。藉由圍繞半導體晶粒14移動模具44，或者替代地藉由將半導體晶粒移入模具中而將模具44組裝在一起。
圖2C進一步展示模具44將半導體晶粒14圍封在一腔室或開放空間50內。腔室50延伸在模具44至半導體晶粒14與介面層38之間。一體積的囊封材42設置在半導體晶粒14及載體36上方。入口48可係排氣埠，該排氣埠具有用於在腔室50中提供真空之可選的真空助件54；然而，入口48不提供用於囊封材42的逸散路徑。囊封材42可係一聚合物複合材料，諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、或含適用填料之聚合物。根據腔室50之空間需求減去半導體晶粒14及可能存在的任何額外半導體裝置所佔據的區域而測量囊封材42體積。囊封材42設置於半導體晶粒14上方及側壁46之間。模具44之頂部部分45沿側壁46移動朝向囊封材42及半導體晶粒14，直至頂部部分接觸囊封材，使囊封材42在圍繞半導體晶粒14之腔室50內均勻地分散並均勻地分佈。囊封材42之黏度及升高的溫度可經選擇以用於均勻覆蓋，例如，較低的黏度及升高的溫度可提升用於模製、膏印刷、及旋塗之囊封材的流動。亦可在腔室50內控制囊封材42之溫度，以促進囊封材之固化。半導體晶粒14一起內嵌於囊封材42中，囊封材42係非導電性並在環境上保護半導體裝置免於外部元素及汙染物的侵害。
圖2D展示類似關於圖2C中所述程序的囊封程序。圖2D與圖2C之差異在於半導體晶粒14相對於載體36及介面層38之定向。圖2D展示一實施例，其中半導體晶粒14面朝下安裝且作用表面20經定向朝向載體36，而非如圖2C中展示將半導體晶粒14面朝上安裝且作用表面20經定向背對載體36。因此，可從半導體晶粒14之背表面18上方省略黏著劑41。此外，儘管圖2E至圖2K中後續展示之處理係針對圖2C中繪示的半導體晶粒14之封裝，但後續處理同樣適用於圖2D中展示的封裝。
圖2E展示經設置圍繞半導體晶粒14以形成內嵌晶粒面板、模製面板或面板58的囊封材42之一剖視輪廓圖。面板58可包含任何形狀（諸如圓形、正方形及矩形）之一覆蓋區或形狀因子，且進一步包含允許並促進後續處理之一大小。在一些案例中，面板58可包括之一形狀因子，其相似於一300毫米(mm)半導體晶圓之形狀因子，並且包括具有300 mm之一直徑之一圓形覆蓋區，然而其他大小亦係可行的。面板58可包含複數個部分或第一內嵌部分60，其可用於複數個隨後形成之半導體模組100，半導體模組之各者在面板58上於同一時間經受處理。因此，雖然為了簡化而僅在圖2E至圖2K展示可形成一單一半導體模組100之部分的兩個半導體晶粒14，然而所屬技術領域中具有通常知識者將理解，更多個半導體晶粒14及第一內嵌部分60可被包括在面板58且自面板58形成。第一內嵌部分60亦可指並理解為一完全模製基底部分、一內嵌部分、一內嵌晶粒、一基底部分或一第一部分。面板58之第一內嵌部分60除包含一或多個半導體晶粒14外，亦可進一步包含積體電路(IC)、被動裝置、晶圓級晶片尺度封裝(WLCSP)及其他組件。
與前述一致，圖2F展示包含複數個第一內嵌部分60之面板58之一平面圖。圖2F亦展示在面板58上的一剖面線2E，自該剖面線取得在圖2E中之針對一單一第一內嵌部分60之剖面圖。
在圖2E中，從模具44中移除半導體晶粒14，且內嵌晶粒面板或面板58可選地經受一固化程序以固化囊封材42。可選地，可藉由化學蝕刻、機械剝離、CMP、機械磨光、熱烘烤、UV光、雷射掃描、或濕式剝除來移除載體36及介面層38以曝露囊封材42。替代地，載體36及介面層38可繼續存在以供後續處理並於稍後移除。在一些案例中，如同黏著劑41，介面層38可繼續存在於半導體晶粒14及囊封材42上方以成為一最終模組結構之部分。例如，介面層38可形成為一背側塗層（由環氧樹脂層壓體或用以囊封半導體晶粒14之背側18的其他合適材料所形成）並形成半導體模組100之一背側或外表面。當形成為一背側塗層時，可在形成半導體模組100期間的任何合適時間形成介面層38。因此，最終模組可包含介面層31、黏著劑41或兩者。囊封材42之一第一表面55可實質上與半導體晶粒14之背側18、黏著劑41及介面層38中之一或多者共平面。囊封材42之第一表面55可實質上與背側18共平面，藉由移除載體36及介面層38而使囊封材42曝露。
圖2E亦展示面板58可經受使用磨光機62的一可選之磨光操作以平坦化囊封材42之第二表面56（其與第一表面55相對立），並減小面板58或第一內嵌部分60之一厚度。亦可使用一化學蝕刻以移除並平坦化在面板58中的囊封材42之一部分，諸如第二表面56。因此，互連結構28之一表面63可相對於囊封材42之表面56而曝露，或在面板58之一邊緣處曝露，以提供介於半導體晶粒14與一隨後形成之堆積互連結構或扇出互連結構70之間之電連接。
圖2E亦展示可用一檢驗裝置或光學檢驗裝置64測量在重構面板58內之半導體晶粒14之實際位置。因此，可相對於在重構面板58內之半導體晶粒14之實際位置來進行完全模製面板58之後續處理，如關於後續圖示所展示及所描述。
如上所述，圖2F展示面板58之一平面圖。圖2F亦展示面板58可包含複數個切割道或模組間區66，切割道或模組間區可設置於第一內嵌部分60之間並沿第一內嵌部分60延伸，相似於切割道16在其等之原生半導體晶圓10中使半導體晶粒14分開之方式。
圖2G展示形成一堆積互連結構70於模製面板58上方以電連接導電互連件28，及相對於導電互連件28提供佈線。因此，堆積互連結構70可包含高密度多層佈線層。雖然堆積互連結構70經展示包含三個導電層74、78、82及三個絕緣層72、76、80，但所屬技術領域中具有通常知識者將理解，可使用更少的層或更多的層，此取決在半導體模組100之組態及設計。
可選地，堆積互連結構70可包含經形成或經設置於重構面板58上方的第一絕緣層或鈍化層72。第一絕緣層72可包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有類似絕緣及結構特性的其他材料。可使用PVD、CVD、印刷、旋塗、噴塗、燒結、或熱氧化來形成絕緣層72。開口或第一層級通孔可穿過絕緣層72而形成於互連結構28上方，以與半導體晶粒14連接。在一些案例中，在形成一第一導電層74之前，該開口或第一層級通孔可填充有導電材料或形成為一第一層級導電通孔。替代地，隨同第一導電層74之形成並在第一導電層74之形成的同一時間，該第一層級通孔可填充有導電材料且形成為該第一層級導電通孔。
第一導電層或佈線74可形成於重構面板58上方及第一絕緣層72上方以作為一第一RDL層以：延伸貫穿第一絕緣層72中之開口、與第一層級導電通孔電連接、及與電互連結構28電連接。導電層74可係一或多層Al、Cu、Sn、Ni、Au、Ag、或使用圖案化及金屬沉積程序所形成的其他適合導電材料，該程序諸如濺鍍、電解電鍍、及無電電鍍、或其他適合的程序。
可類似於或相同於第一絕緣層72之第二絕緣層或鈍化層76可設置或形成於重構面板58、第一導電層74、及第一絕緣層72上方。一開口或第二層級通孔可經形成穿過第二絕緣層76以與第一導電層74連接。在一些案例中，在形成一第二導電層78之前，該開口或第二層級通孔可填充有導電材料或形成為一第二層級導電通孔。替代地，連同形成第二導電層78並在與形成第二導電層78之同一時間，該第二層級通孔可填充有導電材料且形成為第二層級導電通孔。
一第二導電層或佈線層78（其可類似於或相同於第一導電層74）可作為第二RDL層形成於重構面板58上方、第一絕緣層72上方、第一導電層74上方、第二層級導電通孔上方、或第二絕緣層72之一開口內，以與第一導電層74、第一層級導電通孔與第二層級導電通孔、電互連結構28、及半導體晶粒14電連接。
第三絕緣或鈍化層80（可類似於或相同於第一絕緣層72）可設置或形成於第二導電層78及第二絕緣層76上方。一開口或第三層級通孔亦可形成於第三絕緣層80中或經形成穿過第三絕緣層80以與第二導電層78連接。在一些案例中，在形成一第三導電層82之前，該開口或第三層級通孔可填充有導電材料或形成為一第三層級導電通孔。替代地，連同形成第三導電層82並在與形成第三導電層82之同一時間，該第三層級通孔可填充有導電材料且形成為第三層級導電通孔。
第三導電層或佈線層82可形成於第三絕緣層80上方，以與堆積互連結構70內的其他導電層及導電通孔電連接，並電連接至半導體晶粒14及電互連結構28。相似於如本文所示之由電鍍程序形成的所有層、電鍍層、或導電層，導電層82可係一多金屬堆疊，該多金屬堆疊包含黏附層、阻障層、種晶層、或潤濕層中之一或多者。黏附層可包含鈦(Ti)、或氮化鈦(TiN)、鈦鎢(TiW)、Al、或鉻(Cr)。阻障層可形成於黏附層上方，且可由Ni、NiV、鉑(Pt)、Pd、TiW、或鉻銅(CrCu)製成。在一些案例中，阻障層可係TiW或Ti濺鍍層，且可用作為黏附層及阻障層兩者。在任一情況下，阻障層可抑制如Cu之材料的不良擴散。種晶層可係Cu、Ni、NiV、Au、Al、或其他適合的材料。例如，種晶層可係一Cu濺鍍層，包含約2000埃之厚度（例如2000 ± 0至600埃）。種晶層可形成於阻障層上方，且可作用為後續置放之表面安裝裝置(SMD)組件或裝置90下方的一中間導電層。在一些案例中，潤濕層可包含一Cu層，該Cu層具有在約5 µm至11 µm或7 µm至9 µm之一範圍內的一厚度。諸如圖2H所展示，後續置放之SMD組件90可包含焊料（諸如SnAg焊料），其會在回焊期間消耗導電層84之Cu之一些者並在介於該焊料與該潤濕層之Cu之間之一介面形成一金屬間化合物。然而，潤濕層之Cu可經製作成足夠厚，以防止Cu墊在高溫老化期間被焊料完全消耗。
一可光成像焊料遮罩材料84可設置在堆積互連結構70及導電佈線層74、78或82（諸如一頂部佈線層）中之一或多者上方、圍繞堆積互連結構70及導電佈線層74、78或82（諸如一頂部佈線層）中之一或多者，或於堆積互連結構70及導電佈線層74、78或82（諸如一頂部佈線層）中之一或多者上方且圍繞堆積互連結構70及導電佈線層74、78或82（諸如一頂部佈線層）中之一或多者兩者。雖然於堆積互連結構內的導電佈線層之數量可變化，但所屬技術領域中具有通常知識者將理解，可光成像焊料遮罩材料84之置放的描述不限於相對於導電佈線層82。可光成像焊料遮罩材料84可包含環氧樹脂、阻焊劑、聚醯亞胺、PBO、聚矽氧或其他相似或合適的材料。可光成像焊料遮罩材料84可包含圍繞導電佈線層78之開口以形成表面安裝裝置(SMD)平台墊86，其可電耦接至半導體晶粒14及導電導柱28，諸如透過該堆積互連結構70。SMD平台墊86可進一步包含下列之一可焊接表面處理：Ni及Au；Ni、Pd、及Au；Sn；焊料；有機保焊劑(OSP)；或其他合適的材料。在一些案例中，焊料遮罩材料84及SMD平台墊86可形成為堆積互連結構70之部分。
運用形成於內嵌晶粒面板58及內嵌部分60上方的堆積互連結構70，在任何SMD組件90耦接至SMD平台墊86之前，可完全測試內嵌在完全模製基底部分60中的半導體晶粒14。同樣地，在堆積互連結構70形成於內嵌晶粒面板58及內嵌部分60上方之前（包括在電互連結構28形成於半導體晶圓10上方之後，但是在形成內嵌晶粒面板58之前），亦可完全測試內嵌在完全模製基底部分60中的半導體晶粒14。如本文中所使用，完全可測試包括測試組件（諸如半導體晶粒14及堆積互連結構70）之電連接、互連及功能是否適當的能力，以及確保非所欲缺陷（諸如橋接或低品質性能）是否因缺陷而出現的能力。
當使半導體晶粒14及互連結構28之位置自標稱位置變動時（諸如在用於形成面板58之半導體晶粒14置放及囊封期間），半導體晶粒14之真實或實際位置可能未充分對準扇出互連結構之標稱設計以在給定的佈線密度及節距公差下為封裝互連提供所欲的可靠性。當半導體晶粒14之位置變動為小時，不需要調整在絕緣層72中的開口之位置或導電層74之定位或配置以與互連結構28適當對準。然而，當半導體晶粒14及互連結構28之位置變化使得標稱位置未提供與互連結構28的適當對準及對於互連結構28之曝露時，則可藉由單元特定圖案化(unit specific patterning)、模組特定圖案化或Adaptive PatterningTM（下文中稱為「單元特定圖案化」）調整在絕緣層72中的開口之位置及導電層74之定位與配置，如2013年5月9日申請之美國專利申請案第13/891,006號中所更詳細描述者，該案之揭露內容以引用方式併入本文。可選地，單元特定圖案化可針對各半導體晶粒14個別地調整開口66之位置，或可針對數個半導體晶粒14同時地調整位置。絕緣層72中之開口的位置、對準或位置及對準以及導電層74之位置及配置可藉由相對於其等之標稱位置或相對於在面板58上之一基準或參考點的x-y平移或旋轉一角度θ予以調整。
在一些案例中，可選地，一2D碼可形成於堆積互連層70內，諸如一電功能RDL層或導電層74、78、82之一或多者，2D碼唯一識別在半導體模組100內的各半導體晶粒14、第一內嵌部分60、或一或多個SMD組件90。唯一2D碼可如2015年8月26日申請之美國專利申請案第14/836,525號且標題為「Front Side Package-Level Serialization for Packages Comprising Unique Identifiers」中所描述予以形成，該案全文內容以此引用方式併入本文。
圖2H展示運用SMT將複數個SMD組件90電耦接至SMD平台墊86。SMD組件90可包含端子或接觸墊91，其等用於介於SMD組件90與SMD平台墊86之間的互連或電互連。SMD組件90可包含各式各樣半導體晶粒、晶圓級晶片尺度封裝(WLCSP)、或IC 92、表面安裝裝置或主動裝置94、及被動裝置96（包括可焊接之被動件，諸如電阻器或電容器）、以及其他組件，其等可安裝至第一內嵌部分60並經調適或經組態以與半導體晶粒14或內嵌於第一內嵌部分60內之其他裝置電通訊。藉由直接安裝或連接至第一內嵌部分60，SMD組件90不需要在到達在第一內嵌部分60之前安裝至一PCB或其他基板或使信號路由穿過一PCB或其他基板。而是，可建立一精巧半導體模組100，其排除對於待用於將各種SMD組件與第一內嵌部分60互連之一PCB或基材的需要。半導體模組100之改善整合及減小大小非常適合用於微型電子系統，諸如需要最小可能形狀因子的智慧型手錶及其他IoT裝置。
用以將SMD組件90電耦接至SMD平台墊或撓曲(flex)連接件86的SMT 97可包括焊料、焊膏、焊料凸塊、凸塊或球狀體。如上述所指示，用於SMT 97之可焊接平台墊或撓曲連接件86可形成為堆積互連結構70及導電層74、78、82之多層佈線之部分，或形成於堆積互連結構70及導電層74、78、82之多層佈線上方並耦接至堆積互連結構70及導電層74、78、82之多層佈線，以允許SMT 97之一大小的大變異。在一些案例中，電耦接至SMD平台墊之SMD組件90進一步包含：SMD組件90，其包含可焊接之終端91；焊膏97，其設置於SMD平台墊86上方；及可焊接之終端91，其設置在SMD平台墊86上方且電耦接至SMD平台墊86，而可焊接之終端91則與焊膏97接觸。同樣地，在一些案例中，耦接至平台墊86的SMD組件90之至少一者將與焊料凸塊97耦接。
當SMT 97包含焊料時，該焊料可置放在SMD平台墊86上，以促進介於SMD 90與堆積互連結構70以及第一內嵌部分60之間之電通訊。焊料可包含Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及上述各者之組合，加上可選的助焊劑溶液(flux solution)。例如，焊料可係共熔(eutectic)Sn/Pb、高鉛焊料、或無鉛焊料。可使用蒸鍍、電解電鍍、無電電鍍、滴球(ball drop)、或網板印刷程序將焊料沉積於第一內嵌部分60上方及SMD平台墊68上。在一些實施例中，焊料係使用網版印刷沉積之Sn焊膏。在用焊料將SMD 90耦接至第一內嵌部分60之後，焊料可經受一回焊程序或經回焊以改善介於SMD 90與SMD平台墊58或第一內嵌部分60之間之電接觸。在回焊之後，可選地，內嵌晶粒面板58或第一內嵌部分60及SMD 90可經受一水性清洗、一自動化光學檢驗(AOI)及一電漿清洗中之一或多者。
圖2I展示在SMD組件90安裝至內嵌晶粒面板58之後，可用鋸片或雷射切割工具98穿過切割道66來切割或單切內嵌晶粒面板58，以形成半導體模組、模組或半導體晶粒模組100。半導體模組100可包含複數個完全模製或囊封半導體晶粒14，及被動件96連同其他SMD組件90，其等可處於面向上位置、面向下位置或兩者。因此，半導體模組100可形成為一精巧模組，其排除對於待用於將各種SMD組件與第一內嵌部分60互連之一PCB或其他基材的需要。半導體模組100之改善整合及減小大小非常適合用於微型電子系統，諸如需要最小可能形狀因子的智慧型手錶及其他IoT裝置。在一些案例中，與針對在封裝之相對側上的組件（諸如半導體晶粒14以及組件92、94及96）之互連而使用PCB或其他基材的較為習知的封裝相比，所單切半導體模組100之一總體大小或總體尺寸可包含減小10%、20%、30%或更多之高度。
除提供精巧大小之效益外，模組100亦因強健設計而可提供改善的強度。例如，半導體模組100可包含：SMD組件90之至少一者部分在半導體晶粒14之一者之一覆蓋區內且部分不在該半導體晶粒14之一覆蓋區內。此外，SMD平台墊86之至少一者可定位於完全模製基底部分60內的半導體晶粒14之覆蓋區之一邊緣上方。添加模製化合物42於半導體晶粒14之面部或作用表面18上方及於半導體晶粒14之一邊緣17上方可改善半導體模組100之機械性能。具體而言，在包含定位於半導體晶粒14之邊緣17上方之一SMD平台墊86的設計中，完全模製基底部分60提供機械上與半導體晶粒14之邊緣17之形貌隔離的一平坦第二表面56。相比而言，如果一面向下扇出結構被建置且一扇出結構堆積在一半導體晶粒下方，則一SMD組件可部分地機械耦接至該半導體晶粒並部分地耦接至模製化合物，其會導致一焊料點上的較高熱機械應力，導致焊料點故障。
在一些案例中，可使用單元特定圖案化來建置或形成堆積互連結構70。因此，可使用單元特定圖案化來針對在模製面板58內的各第一內嵌部分60調整堆積互連結構70之第一導電層74，以對準在各第一內嵌部分60內之各半導體晶粒14之實際位置，從而維持介於SMD平台墊86與模組封裝100之一輪廓之間的恆定對準。
延續圖2I，圖2J展示可在含有囊封材或模製化合物106之情況下形成一半導體模組、模組或半導體晶粒模組110（相似於半導體模組100）。在SMD組件90安裝至內嵌晶粒面板58之後，SMD組件90可被囊封、包覆模製或設置於囊封材或模製化合物106內。囊封材或模製化合物106可由相似或相同於囊封材42之材料所形成，包括聚合物複合物材料，諸如含有填料之環氧樹脂、含有填料之環氧丙烯酸酯、含有適用填料之聚合物或其他合適的材料。囊封材106可係非導電、提供實體支撐且在環境上保護SMD組件90免於外部元素及汙染物之侵害。可使用膏印刷、壓縮模製、轉移模製、液體囊封材模製、層壓、真空層壓、旋轉塗佈或其他合適的施用器來沉積囊封材或模製化合物106，相似或相同於針對囊封材42所展示及描述之程序。
可藉由囊封材106囊封或於包覆模製SMD組件90而形成一第二內嵌部分、完全模製頂部部分、內嵌部分、內嵌晶粒、頂部部分或第二部分108。第二內嵌部分108可與第一內嵌部分60相對立並耦接至第一內嵌部分60，可藉由堆積互連結構70使第一內嵌部分60及第二內嵌部分108互連，以形成一半導體模組、模組或半導體晶粒模組110。囊封材106之模製可發生在藉由鋸片或雷射切割工具98單切以形成半導體模組110之前或之後。
圖2K展示一半導體模組、模組或半導體晶粒模組114，其相似於圖2J所展示之半導體模組110。模組114展示除了在模組100及模組110中所展示者外亦可以可選地被包括的一些額外特徵。例如，半導體模組114可進一步包含：模組114之一第一組輸入/輸出(i/o)連接器或墊116，其可經調適以耦接至一電池；及模組114之一第二組i/o連接器或墊118，其經調適以耦接至一顯示器或螢幕。在一些案例中，電池可電連接至模組114之至少2個終端或墊116。在一些案例中，可藉由一可撓性連接器將一顯示器電連接至模組114。此外，可選地，焊料球或其他合適的電互連組件可附接至模組114（諸如模組114之頂部或底部部分）作為i/o互連件。
如在圖2K進一步所展示，模組114亦可包括整合於模製化合物42之一厚度內（在第一內嵌部分60內之半導體晶粒14旁邊）的內嵌裝置、被動組件、或3D互連組件120。在一些案例中，內嵌裝置120可包含耦接至一垂直互連件或基材124之一SMD 122，其等可一起形成內嵌裝置120。在其他案例中，內嵌裝置可僅係一SMD 122或僅係一垂直互連件124。在一些案例中，內嵌裝置120可形成於模組114內，如2016年4月28日申請之美國申請案第15/141,028號所揭示者，該案之標題為「3D Interconnect Component for Fully Molded Packages」，且該案之揭露內容全文以此引用方式併入本文中。
圖2K亦展示模組114亦可包含一屏蔽層126。屏蔽層126可包含一或多種導電或金屬材料，諸如Al、鐵氧體或羰基鐵、不銹鋼、鎳銀、低碳鋼、矽鐵鋼、箔、導電樹脂、及能夠阻擋或吸收電磁干擾(EMI)、射頻干擾(RFI)、諧波失真、及其他裝置間干擾的其他金屬與複合物。可使用電解電鍍、無電電鍍、濺鍍、PVD、CVD或其他合適的沉積程序來圖案化且適形地(conformally)沉積屏蔽層126。屏蔽層126亦可係非金屬材料，諸如碳黑或鋁薄片，以降低EMI與RFI效應。對於非金屬材料，可藉由層壓、噴塗、塗刷或其他合適的程序來施加屏蔽層126。屏蔽層126亦可電連接至一外部低阻抗接地點。屏蔽層126可添加在模組114之上部部分及下部部分上方，且介於半導體晶粒或SMT特徵之一或多者之間的背側接觸（諸如半導體晶粒14之背側18）可接觸、直接接觸或耦接至屏蔽層126。在一些案例中，介於一或多個半導體晶粒或SMT特徵之一側、表面或背側與屏蔽層126之間之接觸可用作為一散熱器或用於熱管理。可選地，屏蔽層126可形成為適形的EMI屏蔽，該EMI屏蔽可覆蓋模組114之頂部表面及側表面之全部或大部分，包括頂部表面及側表面之90%至100%，且在一些案例中，屏蔽層126亦可覆蓋模組114之一第六側（諸如模組114之一底部側）之50%以上。
圖3展示用於形成一模組（諸如一模組100、110、114）或相似模組（諸如熱增強型完全模製扇出模組）之一程序流程或圖表130之一非限制實例。程序流程130依示意形式展示並且針對於要素、動作、步驟或程序132至162予以描述。藉由闡釋（而非限制）來呈現要素132至162，並且雖然要素可依下文呈現之順序或序列予以執行，但非必要。可修改用來形成模組的較少要素或額外要素、以及各種要素之順序或序列。
在要素132，可在原生半導體晶圓12之一層級將電互連件28電鍍於多個半導體晶粒14上。在要素134，可探測半導體晶圓12之各者以測試在半導體晶圓12中或上之半導體晶粒14之各者之功能。在要素136，半導體晶圓12可被薄化至小於500 µm或小於350微米的一成品Si厚度。在要素138，可自半導體晶圓12單切半導體晶粒14。在要素140，已知良好裝半導體晶粒14可面向上地置放在暫時載體或基材36上。在要素142，可用囊封材或模製化合物42模製或囊封半導體晶粒14以形成任何所欲大小及形狀之重構晶圓、內嵌晶粒面板或塑膠面板58。在要素144，可移除載體36以曝露模製半導體晶粒14之背側18。在要素146，內嵌面板58之第二表面或前側56可經受一磨光程序以曝露電互連件28。在要素148，可掃描面板58以測量在面板58內、在多個第一內嵌部分60內或在各第一內嵌部分60內的各半導體晶粒14之一位置及定向。
在要素150，可（使用例如單元特定圖案化）形成堆積互連結構或高密度、多層RDL佈線圖案70以使堆積互連結構70對準於各半導體晶粒14。在要素152，可光成像焊料遮罩材料84可形成於最終RDL層上方以形成SMD平台墊86。在要素154，可焊接之表面處理可施加於經曝露的SMD平台墊86上方以促進組件之表面安裝組裝。在要素156，可選地，可探測面板58以測試在面板58內的各內嵌部分60之功能。在要素158，可選地，可藉由磨光或拋光面板58之一背部而薄化面板58以減小內嵌半導體晶粒14之一厚度，諸如減小至小於250 µm之一厚度。在要素160，可使用一SMT組裝程序將SMD組件90附接至SMD平台墊86，其可包含將焊膏97網版印刷於各SMD平台墊86上方並將SMD組件90置放於面板58上，使得SMD組件90之可焊接之終端91接觸平台墊86，且焊料97可經回焊以將SMD組件90耦接至在面板58上的SMD墊86。最後，在要素162，模組單元100、110、114可被單切以自面板58分開模組單元。
因此，藉由模組100、110及114可提供或促進數項優點，優點之例示性及非限制清單包括：改善對在半導體晶粒14上之接觸墊22之接觸電阻之控制；改善模組110、110及114之RF性能；改善模組之熱性能及電力分配；改善模組之機械可靠度；用於堆積互連結構70之細節距微影之一平坦表面；模製化合物42取代第一扇出介電層；介於囊封材42與導電互連件28之間之用於光學晶粒位置測量之一高對比表面；用於低k裝置之一完全保護半導體晶粒14邊緣；及簡化SMT組裝的含有低面板翹曲之平坦表面。
可對在半導體晶粒14上的接觸墊22（諸如Al接觸墊22）之接觸電阻提供改善的控制。改善係相對於面向下晶圓級扇出結構(WLFO)結構，諸如eWLB，面向下晶圓級扇出結構一般需要濺鍍一障壁層及種晶層至塑膠面板或模製化合物，以接觸在半導體晶粒上之Al接合墊或接觸墊，以防止氧化鋁之形成。在障壁層（諸如Ti或TiW障壁層）之濺鍍沉積中塑膠面板或塑膠晶圓可能會有問題，此係因為塑膠傾向於出氣(out-gas)，而在濺鍍蝕刻期間及種晶層沉積前痕量(trace amount)之氧之存在會形成少數埃之氧化鋁於接觸墊上，導致高接觸電阻，其可妨礙半導體晶粒之性能。可透過如下事項來達成管理或防止氧化鋁之形成：濺鍍之前將面板儲存在氮氣中；延長在濺射工具中的除氣時間；延長抽氣時間時間(pump down time)以確保蝕刻室中的非常低之基礎壓力；或透過其他合適的程序。在模組100、110或114之第一內嵌部分60之完全模製結構中，就如同覆晶凸塊或晶圓WLP程序中所進行方式，藉由施加Cu或其他導電互連件28至Si或原生晶圓10，可將電互連件28定位在囊封材42內以提供相對於Al或其他接觸墊22的優質接觸電阻。結果，藉由介於電互連件28與接觸墊22之間之模製或包封接合來保護半導體晶粒14之接觸墊22，使得與無導柱、柱體或立柱的面向下扇出結構相比較，內嵌晶粒面板58或第一內嵌部分60的程序風險（曝露及氧化）遠遠較低。
亦可藉由下列得到模組100、110或114之改善的RF性能：將模製化合物42之層設置於半導體晶粒14之作用表面20上方且圍繞電互連件28，此可於半導體晶粒14之作用表面20與堆積互連結構70、高密度多層佈線層或扇出RDL層之間建立約10 µm至100 µm、20 µm至50 µm或30 µm（加減5 µm）之一偏位或間隙。額外偏位可提供一緩衝或空間，促進具有較高品質因素(Q)之特徵（諸如電感器）的所欲性能。
藉由形成任何大小及形狀之導電互連件28，亦可得到模組100、110及114之改善的熱性能及電力分配。例如，導電互連件28可用小的細節距Cu立柱、用大的Cu立柱予以形成，且可進一步包含形成在同一半導體晶粒14上的電力平面或接地平面。因為可在將模製化合物42置放於面向上半導體晶粒14之前側20上方後將導電互連件28平坦化，所以減小或排除對凸塊高度均勻性的顧慮（即使在凸塊大小或耦接至半導體晶粒14之導電互連件28之大小有大變化的情況下）。在很少有或無關於凸塊大小均勻性之顧慮的情況下，可使用大面積之導電互連件（包括Cu互連件）來更有效地分配電力至半導體晶粒14。在一些案例中，厚Cu之平面可被建立為導電互連件28之部分，或建立為一或多個導電互連件28，以改善熱性能。此外，可調節Cu層之厚度以針對不同應用調適性能。可相對於其中所有焊料凸塊或導電互連件必須具有完全相同、相同或實質上相似大小及形狀的任何「晶片置末(chips last)」或覆晶類型結構達成上述優點。
亦可透過添加模製化合物42於半導體晶粒14之面部或作用表面20上方及於晶粒邊緣17上方且圍繞晶粒邊緣17，來得到模組100、110及114之改善的機械可靠度。具體而言，在具有SMD平台墊86定位於半導體晶粒14之邊緣17上方的設計中，完全模製結構或第一內嵌部分60可提供機械上與半導體晶粒邊緣17之形貌隔離的一平坦表面。在面向下扇出結構中，在SMD組件下方的扇出堆積可至少部分地機械耦接至半導體晶粒並部分地機械耦接至模製化合物，其可導致互連（諸如焊料點）上的較高熱機械應力，致使焊料點故障或其他故障。
模組100、110及114之改善可進一步包含用於細節距微影之平坦表面（其可存在係因為當在模製之後內嵌晶粒面板58經平坦化），促進細節距微影，諸如在曝露中以小的場深度(depth of field)形成堆積互連結構70。此外，可用導電互連件28之共平面曝露表面或末端來形成堆積互連結構70之第一層（無論是如絕緣層72之一介電層或如導電層74之一金屬層）於單一模製化合物42上方。以上改善係相對於在基材結構中之面向下扇出或內嵌晶粒而形成對比，其中第一層形成於一個以上的基底材料上方，諸如一半導體晶粒及圍繞該半導體晶粒之一囊封材。因此，特徵大小僅受限於微影工具之能力，現在，運用一路線圖，微影工具之能力可係在約2 µm至5 µm之一範圍內的線及空間（或4 µm至10 µm節距）或更小。可將一較薄的光聚合物層施加至面板，此係因為無如面向下結構中的晶粒邊緣形貌。運用平坦面向上結構，則無非常細跡線跨晶粒邊緣延行的問題。
模組100、110及114的改善亦可包含模製化合物42取代第一扇出介電層，諸如絕緣層72，使得第一導電層74經置放成直接接觸囊封材42。省略第一扇出介電層並將扇出RDL 74直接施加至內嵌晶粒面板58可減小成本，其可對具有低互連密度的較小部件有益。
於內嵌晶粒面板58內，亦使得有一高對比表面，其用於光學測量半導體晶粒14相對於囊封材42之位置。完全模製結構有利於檢驗程序，此係因為其建立非常高對比的表面以供檢驗，其可包括例如Cu凸塊在一黑色背景下呈現白色。於半導體晶粒14之作用表面20上方的囊封材42自光學檢驗程序移除分散注意力之特徵，該等特徵存在於作用表面20處並會減慢檢驗速度或使檢驗複雜化的。因此，現行設計所產生的高對比影像允許非常快速且可靠的掃描而減少成本。
模組100、110及114的改善亦允許用於低k裝置之完全保護晶粒邊緣17。低k裝置通常需要在切割半導體晶粒之前形成雷射槽，其會在晶粒邊緣處產生額外形貌。切割前之雷射槽係額外的程序步驟，其增加時間及費用，但是通常係為了防止特定故障模式的必要步驟。該特定故障模式出現在面向下結構中，其在單切期間會抬起或移動在鋸道中的測試墊，使得當使用薄光聚合物層時，經抬起之墊（其係導電的）將接觸或短接一RDL或互連結構。本揭露模組100、110及114允許用單一模製化合物42完全囊封敏感的晶粒邊緣結構，而非形成一模製化合物至在低k裝置結構之邊緣處或在低k裝置結構之邊緣附近的光聚合物介面，以避免經抬起的結構並防止短路。
模組100、110及114的改善亦允許含有內嵌晶粒面板58之低翹曲之一平坦表面，其簡化SMD及SMT組裝。模組100、110及114之結構可與設置在半導體晶粒14之頂部及底部上的相似厚度及材料性質之囊封材42之部分或層平衡。因此，在半導體晶粒14之兩側上，由介於半導體晶粒14與囊封材42之間之CTE失配引發的應力可實質上平衡。因此，在SMD組件90之SMT程序及安裝（其可包括在室溫下置放組件隨後以超過攝氏230度之升高溫度回焊焊料）期間，內嵌晶粒面板58可保持相對平坦。
雖然本揭露包括不同形式之數項實施例，但是在圖式及以下撰寫的說明書中呈現具體實施例之細節，且瞭解本揭露視為所揭示之方法及系統的範例及原理，並且非意圖使所揭示之概念之廣泛態樣限於所闡釋之實施例。此外，所屬技術領域中具有通常知識者應瞭解，其他結構、製造裝置、及實例可與所提供之結構、製造裝置、及實例互混或取代所提供之結構、製造裝置、及實例。在上文描述參考特定實施例之處，應顯而易見，可進行數個修改而不會脫離其精神，並且顯而易見，這些實施例及實施方案亦可應用於其他技術。據此，所揭示之標的物意圖含括所有此類變更、修改及變化，彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。因此，顯然可在不偏離如在隨附請求項中所提出之該等發明之較廣泛精神及範疇的情況下據以作出各式修改及變化。因此，需以說明性意義而非限制性意義來考量本說明書及該等圖式。
10‧‧‧半導體晶圓；晶圓；原生晶圓
12‧‧‧基底基材材料；半導體晶圓；原生半導體晶圓
14‧‧‧半導體晶粒或組件
16‧‧‧非作用晶粒間晶圓區或鋸道；切割道
17‧‧‧邊緣；晶粒邊緣
18‧‧‧背側或背表面；面部或作用表面
20‧‧‧作用表面；前側
22‧‧‧導電層；接觸墊
26‧‧‧絕緣層或鈍化層
28‧‧‧電互連結構；互連結構；導電導柱；導電互連件；電互連件
30‧‧‧磨光機
32‧‧‧鋸片或雷射切割工具
36‧‧‧載體；暫時載體；基材
38‧‧‧支撐膠帶；介面層；雙面膠帶；膠帶
40‧‧‧間隔或間隙
41‧‧‧黏著劑
42‧‧‧囊封材或模製化合物
44‧‧‧模具
45‧‧‧頂部部分或頂板
46‧‧‧側壁
48‧‧‧入口
50‧‧‧腔室；開放空間
54‧‧‧可選的真空助件
55‧‧‧第一表面
56‧‧‧第二表面；前側；表面
58‧‧‧內嵌晶粒面板；模製面板或面板；完全模製面板；重構面板；塑膠面板
60‧‧‧第一內嵌部分；內嵌部分；完全模製基底部分
62‧‧‧磨光機
63‧‧‧表面
64‧‧‧檢驗裝置或光學檢驗裝置
66‧‧‧切割道或模組間區；開口
68‧‧‧SMD平台墊
70‧‧‧堆積互連結構；堆積互連層；扇出互連結構；多層RDL佈線圖案
72‧‧‧絕緣層；第一絕緣層或鈍化層；第一絕緣層
74‧‧‧導電層；第一導電層或佈線；導電佈線層；電功能RDL層或導電層；扇出RDL
76‧‧‧絕緣層；第二絕緣層；鈍化層
78‧‧‧導電層；第二導電層；佈線層；導電佈線層；電功能RDL層或導電層
80‧‧‧絕緣層；第三絕緣或鈍化層；第三絕緣層
82‧‧‧導電層；第三導電層；佈線層；導電佈線層；電功能RDL層或導電層
84‧‧‧可光成像焊料遮罩材料；焊料遮罩材料；導電層
86‧‧‧表面安裝裝置(SMD)平台墊；撓曲連接件；平台墊；SMD墊
90‧‧‧表面安裝裝置(SMD)組件或裝置；SMD；SMD組件
91‧‧‧端子或接觸墊；可焊接之終端
92‧‧‧半導體晶粒；晶圓級尺寸封裝(WLCSP)；積體電路(IC)；組件
94‧‧‧表面安裝裝置或主動裝置；組件
96‧‧‧被動裝置；組件；被動件
97‧‧‧表面安裝技術(SMT)；焊膏；焊料凸塊
98‧‧‧鋸片或雷射切割工具
100‧‧‧半導體模組；模組單元
106‧‧‧囊封材或模製化合物
108‧‧‧第二內嵌部分；完全模製頂部部分；內嵌部分；內嵌晶粒；頂部部分或第二部分
110‧‧‧半導體模組；模組或半導體晶粒模組；模組單元
114‧‧‧半導體模組；模組或半導體晶粒模組；模組單元
116‧‧‧第一組輸入/輸出（i/o）連接器或墊；終端
118‧‧‧第二組i/o連接器或墊；終端
120‧‧‧內嵌裝置；被動組件、或3D互連組件
122‧‧‧SMD
124‧‧‧垂直互連件或基材
126‧‧‧屏蔽層
130‧‧‧程序流程或圖表
132‧‧‧要素；動作；步驟或程序
134‧‧‧要素；動作；步驟或程序
136‧‧‧要素；動作；步驟或程序
138‧‧‧要素；動作；步驟或程序
140‧‧‧要素；動作；步驟或程序
142‧‧‧要素；動作；步驟或程序
144‧‧‧要素；動作；步驟或程序
146‧‧‧要素；動作；步驟或程序
148‧‧‧要素；動作；步驟或程序
150‧‧‧要素；動作；步驟或程序
152‧‧‧要素；動作；步驟或程序
154‧‧‧要素；動作；步驟或程序
156‧‧‧要素；動作；步驟或程序
158‧‧‧要素；動作；步驟或程序
160‧‧‧要素；動作；步驟或程序
162‧‧‧要素；動作；步驟或程序
H1‧‧‧高度
2E‧‧‧剖面線
圖1A至圖1D繪示一原生晶圓或基材，其包含複數個半導體晶粒及形成在該複數個半導體晶粒上方之一導電互連件。
圖2A至圖2K繪示半導體模組、模組或半導體晶粒模組之形成之各種態樣。
圖3繪示用於形成半導體模組、模組或半導體晶粒模組之一程序流程或流程圖。
無
(請換頁單獨記載) 無

Claims (20)

  1. 一種半導體模組，其包含：一完全模製基底部分，其包含一平坦表面，該完全模製基底部分進一步包含：一半導體晶粒，其包含一作用表面及形成於該作用表面上之接觸墊，導電導柱，該等導電導柱耦接至該等接觸墊並延伸至該平坦表面，及一第一囊封材材料，其設置於該作用表面上方、四個側表面上方並圍繞該等導電導柱，其中該等導電導柱之末端在該完全模製基底部分之該平坦表面處自該第一囊封材材料曝露；一堆積互連結構，其包含設置於該完全模製基底部分上方之一佈線層；一可光成像焊料遮罩材料，其設置於該佈線層上方且包含開口，以形成電耦接至該半導體晶粒及該等導電導柱的表面安裝裝置(SMD)平台墊；一SMD組件，其可運用表面安裝技術(SMT)電耦接至該等SMD平台墊；以及一第二囊封材材料，其設置於該SMD組件周圍及與該完全模製基底部分相反側之該堆積互連結構上。
  2. 如請求項1之半導體模組，其中該可光成像焊料遮罩包含環氧樹脂阻焊劑、聚醯亞胺、PBO及聚矽氧中之至少一者。
  3. 如請求項1之半導體模組，其中電耦接至該等SMD平台墊之該SMD組件進一步包含：包含可焊接之終端的該SMD組件；設置於該等SMD平台墊上方的焊膏；且當該等可焊接之終端與該焊膏接觸時，該等可焊接之終端設置在該等SMD平台墊上方並電耦接至該等SMD平台墊。
  4. 如請求項3之半導體模組，其中SMD平台墊包含下列之一可焊接表面處理：鎳(Ni)及金(Au)；Ni、鈀(Pd)及Au；錫(Sn)；焊料；或有機保焊劑(OSP)。
  5. 如請求項1之半導體模組，其中運用焊料凸塊將該SMD組件耦接至該等SMD平台墊。
  6. 如請求項1之半導體模組，其中該等導電導柱係直接形成於該等接觸墊上。
  7. 如請求項1之半導體模組，其中：該SMD組件部分在該半導體晶粒之一覆蓋區內且部分不在該半導體晶粒之一覆蓋區內；且該等SMD平台墊之至少一者經定位於該完全模製結構內的該半導體晶粒之該覆蓋區之一邊緣上方。
  8. 如請求項1之半導體模組，其進一步包含：該模組之一第一輸出連接器，其經調適以耦接至一電池；及該模組之一第二連接器，其經調適以耦接至一顯示器。
  9. 如請求項1之半導體模組，其進一步包含在該完全模製基底部分中之該半導體晶粒，該半導體晶粒在任何SMD組件耦接至該等SMD平台墊之前係可完全測試。
  10. 一種半導體模組，其包含：一完全模製基底部分，其包含一平坦表面，該完全模製基底部分進一步包含：一半導體晶粒，其包含一作用表面及形成於該作用表面上之接觸墊，導電導柱，該等導電導柱耦接至該等接觸墊並延伸至該平坦表面，及一第一囊封材材料，其設置於該作用表面上方、四個側表面上方並圍繞該等導電導柱，其中該等導電導柱之末端在該完全模製基底部分之該平坦表面處自該第一囊封材材料曝露；一堆積互連結構，其包含設置於該完全模製基底部分上方之一佈線層；一SMD組件，其電耦接至該佈線層；以及一第二囊封材材料，其設置於該SMD組件周圍及與該完全模製基底部分相反側之該堆積互連結構上。
  11. 如請求項10之半導體模組，其中電耦接至該佈線層之該SMD組件進一步包含：包含可焊接之終端的該SMD組件；設置於該佈線層上方的焊膏；且當該等可焊接之終端與該焊膏接觸時，該等可焊接之終端設置在該佈線層上方並電耦接至該佈線層。
  12. 如請求項10之半導體模組，其中運用焊料凸塊將該SMD組件耦接至該佈線層。
  13. 如請求項10之半導體模組，其中：該SMD組件部分在該半導體晶粒之一覆蓋區內且部分不在該半導體晶粒之一覆蓋區內。
  14. 如請求項10之半導體模組，其進一步包含：該模組之一第一輸出連接器，其經調適以耦接至一電池；及該模組之一第二連接器，其經調適以耦接至一顯示器。
  15. 如請求項10之半導體模組，其進一步包含在該完全模製基底部分中之該半導體晶粒，該半導體晶粒在任何SMD組件耦接至該佈線層之前係可完全測試。
  16. 一種製作一半導體模組之方法，其包含：形成電互連件於一半導體晶粒上；運用一囊封材來囊封該半導體晶粒以形成一第一內嵌部分，其中該等電互連件自該囊封材曝露；形成包含一導電RDL層之一堆積互連結構於該第一內嵌部分上方並電連接至該等電互連件；形成電耦接至該導電RDL層之表面安裝裝置(SMD)平台墊；及運用表面安裝技術(SMT)將一SMD組件耦接至該等SMD平台墊，以透過該等電互連件及該堆積互連結構來提供介於該SMD組件與該半導體晶粒之間之一電連接。
  17. 如請求項16之方法，其進一步包含藉由下列形成該等SMD平台墊：設置一可光成像焊料遮罩材料於該導電RDL層上方；形成開口於該導電RDL層上方之該可光成像焊料遮罩材料中；及施加下列之一可焊接表面處理於該等SMD平台墊上方：鎳(Ni)及金(Au)；Ni、鈀(Pd)及Au；錫(Sn)；焊料；或有機保焊劑(OSP)。
  18. 如請求項16之方法，其中將該SMD組件耦接至該等SMD平台墊進一步包含：將焊膏網版印刷於該等SMD平台墊之各者上方；將該等SMD組件之可焊接之終端置放於該第一內嵌部分上方，使得可焊接之終端接觸在該等SMD平台墊上方之該焊膏；及回焊該焊膏以將該等SMD組件耦接至該等SMD平台墊。
  19. 如請求項16之方法，其進一步包含在將該等SMD組件之任何者耦接至該第一內嵌部分之前，電測試在該第一內嵌部分內之該半導體晶粒。
  20. 如請求項16之方法，其進一步包含將該SMD組件耦接至該等SMD平台墊，使得該SMD組件部分在該半導體晶粒之一覆蓋區內且部分不在該半導體晶粒之一覆蓋區內。
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