KR102127774B1 - 전체 성형된 소형화 반도체 모듈 - Google Patents

전체 성형된 소형화 반도체 모듈 Download PDF

Info

Publication number
KR102127774B1
KR102127774B1 KR1020187016456A KR20187016456A KR102127774B1 KR 102127774 B1 KR102127774 B1 KR 102127774B1 KR 1020187016456 A KR1020187016456 A KR 1020187016456A KR 20187016456 A KR20187016456 A KR 20187016456A KR 102127774 B1 KR102127774 B1 KR 102127774B1
Authority
KR
South Korea
Prior art keywords
smd
semiconductor die
semiconductor
layer
coupled
Prior art date
Application number
KR1020187016456A
Other languages
English (en)
Other versions
KR20180084877A (ko
Inventor
크리스토퍼 엠. 스캔른
티모시 엘. 올슨
Original Assignee
데카 테크놀로지 잉크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/354,447 external-priority patent/US9831170B2/en
Application filed by 데카 테크놀로지 잉크 filed Critical 데카 테크놀로지 잉크
Publication of KR20180084877A publication Critical patent/KR20180084877A/ko
Application granted granted Critical
Publication of KR102127774B1 publication Critical patent/KR102127774B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

반도체 모듈은 평면형 표면을 포함하는 전체 성형된 베이스 부분을 포함할 수 있으며, 상기 전체 성형된 베이스 부분은 콘택트 패드들을 포함하는 반도체 다이, 상기 콘택트 패드들에 커플링되고 상기 평면형 표면으로 연장되는 전도성 기둥(pillar)들, 및 활성 표면, 4개의 측부 표면들 위에, 그리고 상기 전도성 기둥들 주위에 배치된 봉합 재료를 추가로 포함하며, 상기 전도성 기둥들의 단부들은 상기 전체 성형된 베이스 부분의 상기 평면형 표면에서 상기 봉합 재료로부터 노출된다. 라우팅 층을 포함하는 빌드업 상호접속부 구조물이 상기 전체 성형된 베이스 부분 위에 배치될 수 있다. 광-이미징가능한 솔더 마스크 재료가 상기 라우팅 층 위에 배치될 수 있고 개구들을 포함하여, 상기 반도체 다이 및 상기 전도성 기둥들에 전기적으로 커플링되는 표면 실장 디바이스(SMD) 랜드 패드들을 형성한다. SMD 컴포넌트가 표면 실장 기술(SMT)을 이용하여 상기 SMD 랜드 패드들에 전기적으로 커플링될 수 있다.

Description

전체 성형된 소형화 반도체 모듈
관련 출원에 대한 상호 참조
본 출원은 2015년 11월 20일자로 출원되고 발명의 명칭이 "Fully Molded Miniaturized Semiconductor Module"인 미국 가특허 제62/258,040호의, 출원일을 포함한, 이익을 주장하며, 그 개시내용은 본 명세서에 참고로 포함된다. 본 출원은 또한, 2015년 11월 2일자로 출원되고 발명의 명칭이 "Semiconductor Device and Method Comprising Redistribution Layers"인 미국 특허 출원 제14/930,514호의 일부 계속 출원이며, 상기 출원은 2015년 3월 9일자로 출원되고 발명의 명칭이 "Semiconductor Device and Method Comprising Thickened Redistribution Layers"인 미국 특허 출원 제14/642,531호의 일부 계속 출원이며, 상기 출원은 2014년 3월 10일자로 출원되고 발명의 명칭이 "Wafer-Level-Chip-Scale-Packages with Thick Redistribution Layer Traces"인 미국 가특허 출원 제61/950,743호의 이익을 주장하고, 추가로 또한 2014년 12월 29일자로 출원되고 발명의 명칭이 "Die Up Fully Molded Fan-Out Wafer Level Packaging"인 미국 특허 출원 제14/584,978호의 일부 계속 출원이며, 상기 출원은 2013년 9월 12일자로 출원되고, 현재 미국 특허 제8,922,021호로서 허여된, 발명의 명칭이 "Die Up Fully Molded Fan-Out Wafer Level Packaging"인 미국 특허 출원 제14/024,928호의 계속 출원이며, 상기 출원은 2012년 9월 30일자로 출원되고, 현재 미국 특허 제8,535,978호로서 허여된, 발명의 명칭이 "Die Up Fully Molded Fan-Out Wafer Level Packaging"인 미국 특허 출원 제13/632,062호의 계속 출원이며, 상기 출원은 2011년 12월 30일자로 출원되고, 현재 미국 특허 제8,604,600호로서 허여된, 발명의 명칭이 "Fully Molded Fan-Out"인 미국 특허 출원 제13/341,654호의 일부 계속 출원이고, 2012년 7월 18일자로 출원되고 발명의 명칭이 "Fan-Out Semiconductor Package"인 미국 가특허 출원 제61/672,860호의 출원일의 이득을 주장하며, 이들의 개시내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 전체 성형된 반도체 패키지에 관한 것으로서, 보다 상세하게는 전체 성형된 팬-아웃 소형화 모듈, 전체 성형된 팬-아웃 모듈(fully molded fan-out module, FMFOM), 또는 소형화 모듈(이하, "모듈" 또는 "모듈들")에 관한 것이다. 본 모듈은 웨어러블(wearable) 기술, 사물인터넷(IoT) 디바이스, 또는 양측 모두를 위한 복수의 집적된 반도체 디바이스를 포함할 수 있다.
반도체 디바이스는 보통 현대의 전자 제품에서 발견된다. 반도체 디바이스는 전기 컴포넌트의 수 및 밀도 면에서 다양하다. 이산 반도체 디바이스는, 대체로, 한 가지 타입의 전기 컴포넌트, 예를 들어 발광 다이오드(LED), 소신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 MOSFET(metal oxide semiconductor field effect transistor)를 포함한다. 집적된 반도체 디바이스는 전형적으로 수백 개 내지 수백만 개의 전기 컴포넌트를 포함한다. 집적된 반도체 디바이스의 예는 마이크로제어기, 마이크로프로세서, 전하 결합 디바이스(charged-coupled device, CCD), 태양 전지, 및 디지털 마이크로-미러 디바이스(digital micro-mirror device, DMD)를 포함한다.
반도체 디바이스는 신호 프로세싱, 고속 계산, 전자기 신호의 송수신, 전자 디바이스의 제어, 태양광의 전기 변환, 및 텔레비전 디스플레이를 위한 시각적 투영의 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 또한 군사용 응용물, 항공기 산업, 자동차, 산업용 제어기, 및 사무용 설비에서도 발견된다.
반도체 디바이스는 반도체 재료의 전기적 특성을 활용한다. 반도체 재료의 원자 구조는 그의 전기 전도성이 전기장 또는 베이스 전류의 인가에 의해 또는 도핑 공정을 통해 조작되게 한다. 도핑은 반도체 디바이스의 전도성을 조작 및 제어하도록 반도체 재료에 불순물을 도입시킨다.
반도체 디바이스는 능동 및 수동 전기 구조물을 포함한다. 바이폴라 및 전계 효과 트랜지스터를 비롯한 능동 구조물은 전기 전류의 흐름을 제어한다. 도핑 레벨 및 전기장 또는 베이스 전류의 인가 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 촉진하거나 제한한다. 저항기, 커패시터, 및 인덕터를 비롯한 수동 구조물은 다양한 전기적 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다. 수동 및 능동 구조물은 전기적으로 접속되어 회로를 형성하는데, 회로는 반도체 디바이스가 고속 계산 및 다른 유용한 기능을 수행할 수 있게 한다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조(front-end manufacturing) 및 백엔드 제조(back-end manufacturing)를 이용하여 제조되고, 각각의 공정은 잠재적으로 수백 개의 단계를 수반한다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 반도체 다이의 형성을 수반한다. 각각의 반도체 다이는 전형적으로 동일하도록 설계되며, 능동 및 수동 컴포넌트들을 전기적으로 접속시킴으로써 형성되는 회로들을 포함한다. 백엔드 제조는 완성된 웨이퍼로부터 개개의 반도체 다이를 낱개화하는 것 및 다이를 패키징하여 구조적 지지 및 환경적 격리를 제공하는 것을 수반한다. 본 명세서에서 사용되는 바와 같은 "반도체 다이"라는 용어는 해당 단어의 단수형 및 복수형 양측 모두를 지칭하며, 이에 따라, 단일의 반도체 디바이스 및 다수의 반도체 디바이스 양측 모두를 지칭할 수 있다.
반도체 제조의 한 가지 목적은 더 작은 반도체 디바이스를 제조하는 것이다. 더 작은 디바이스는 전형적으로 더 적은 전력을 소비하고, 더 높은 성능을 가지며, 더 효율적으로 제조될 수 있다. 게다가, 더 작은 반도체 디바이스는 더 작은 풋프린트(footprint)를 갖는데, 이는 더 작은 최종 제품을 위해 바람직하다. 더 작은 반도체 다이 크기는 더 작고 밀도가 더 높은 능동 및 수동 컴포넌트들을 갖는 반도체 다이를 생성하게 되는 프론트엔드 공정에서의 개선에 의해 달성될 수 있다. 백엔드 공정은 전기적 상호접속 및 패키징 재료에서의 개선에 의해 더 작은 풋프린트를 갖는 반도체 디바이스 패키지를 생성할 수 있다.
반도체 다이의 백엔드 프로세싱은 PCB 내의 관통 구멍(through hole)을 사용하지 않으면서 반도체 다이 또는 집적 회로를 기판 및 PCB의 표면들에 접속시키는 데 이용되는 다수의 표면 실장 기술(surface mount technology, SMT)들을 포함한다. QFP(Quad Flat Package)는 패키지의 4개 측면들 각각에서 연장되는 리드들을 포함하며 때때로 "걸 윙 리드(gull wing lead)"라고도 지칭되는 SMT를 이용한다. QFP 리드는 패키지 내의 반도체 다이와 QFP가 실장된 PCB 또는 기판 사이에 전기적 입/출력(I/O) 상호접속을 제공한다. 다른 SMT 패키지는 리드 없이 제조되고, 통상 플랫 노 리드(flat no lead) 패키지로 지칭된다. 플랫 노 리드 패키지의 예로 QFN(Quad-flat no leads) 패키지 및 DFN(dual-flat no lead) 패키지가 있다. QFN 패키지는 종래에 패키지 I/O 상호접속에 이용되는 리드프레임에 와이어본드에 의해 접속된 반도체 다이를 포함한다.
반도체 제조에 개선의 여지가 있다. 따라서, 일 태양에서, 반도체 모듈은 평면형 표면을 포함하는 전체 성형된 베이스 부분을 포함할 수 있으며, 상기 전체 성형된 베이스 부분은 콘택트 패드들을 포함하는 반도체 다이, 상기 콘택트 패드들에 커플링되고 상기 평면형 표면으로 연장되는 전도성 기둥(pillar)들, 및 활성 표면, 4개의 측부 표면들 위에, 그리고 상기 전도성 기둥들 주위에 배치된 봉합 재료를 추가로 포함하며, 상기 전도성 기둥들의 단부들은 상기 전체 성형된 베이스 부분의 상기 평면형 표면에서 상기 봉합 재료로부터 노출된다. 라우팅 층을 포함하는 빌드업 상호접속부 구조물(build-up interconnect structure)이 상기 전체 성형된 베이스 부분 위에 배치될 수 있다. 광-이미징가능한 솔더 마스크 재료가 상기 라우팅 층 위에 배치될 수 있고 개구들을 포함하여, 상기 반도체 다이 및 상기 전도성 기둥들에 전기적으로 커플링되는 표면 실장 디바이스(surface mount device, SMD) 랜드 패드들을 형성한다. SMD 컴포넌트가 표면 실장 기술(surface mount technology, SMT)을 이용하여 상기 SMD 랜드 패드들에 전기적으로 커플링될 수 있다.
상기 반도체 모듈은 에폭시 솔더 레지스트, 폴리이미드, PBO, 및 실리콘 중 적어도 하나를 포함하는 광-이미징가능한 솔더 마스크를 추가로 포함할 수 있다. 상기 SMD 컴포넌트는 상기 SMD 랜드 패드들에 전기적으로 커플링될 수 있으며, 상기 SMD 컴포넌트는 솔더링 가능한 단자들을 포함할 수 있고, 솔더 페이스트는 상기 SMD 랜드 패드들 위에 배치될 수 있고, 상기 솔더링 가능한 단자들은 상기 솔더 페이스트와 접촉 상태에 있는 동안에, 상기 솔더링 가능한 단자들은 상기 SMD 랜드 패드들 위에 배치되고 그에 전기적으로 커플링될 수 있다. 상기 SMD 랜드 패드들은 니켈(Ni) 및 금(Au), 또는 Ni, 팔라듐(Pd) 및 Au, 또는 주석(Sn), 또는 솔더, 또는 OSP(Organic Solderability Preservative)의 솔더링 가능한 표면 마무리를 포함할 수 있다. 상기 SMD 컴포넌트는 솔더 범프들을 사용하여 상기 랜드 패드들에 커플링될 수 있다. 상기 빌드업 상호접속부 구조물은 고밀도 다층 라우팅 층들을 포함할 수 있다. 상기 SMD 컴포넌트는, 부분적으로는 반도체 다이의 풋프린트 안에 있고, 부분적으로는 반도체 다이의 풋프린트 밖에 있을 수 있으며, 상기 SMD 랜드 패드들 중 적어도 하나는 상기 전체 성형된 구조물 내의 상기 반도체 다이의 풋프린트의 에지 위에 포지셔닝될 수 있다. 상기 모듈의 제1 출력 커넥터는 배터리에 커플링되도록 조정될 수 있고, 상기 모듈의 제2 커넥터는 디스플레이에 커플링되도록 조정될 수 있다. 상기 전체 성형된 베이스 부분 내의 상기 반도체 다이는, 임의의 SMD 컴포넌트가 상기 SMD 랜드 패드들에 커플링되기 전에, 완전히 테스트가능할 수 있다.
다른 태양에서, 반도체 모듈은 평면형 표면을 포함하는 전체 성형된 베이스 부분을 포함할 수 있으며, 상기 베이스 부분은 콘택트 패드들을 포함하는 반도체 다이, 상기 콘택트 패드들에 커플링되고 상기 평면형 표면으로 연장되는 전도성 기둥들, 및 활성 표면, 4개의 측부 표면들 위에, 그리고 상기 전도성 기둥들 주위에 배치된 봉합 재료를 추가로 포함하며, 상기 전도성 기둥들의 단부들은 상기 전체 성형된 베이스 부분의 상기 평면형 표면에서 상기 봉합 재료로부터 노출된다. 빌드업 상호접속부 구조물이 상기 전체 성형된 베이스 부분 위에 배치된 라우팅 층을 포함할 수 있다. SMD 컴포넌트가 상기 라우팅 층에 전기적으로 커플링될 수 있다.
상기 반도체 모듈은 상기 SMD 컴포넌트가 상기 라우팅 층에 전기적으로 커플링되는 것을 추가로 포함할 수 있다. 상기 SMD 컴포넌트는 솔더링 가능한 단자들을 포함할 수 있고, 솔더 페이스트는 상기 라우팅 층 위에 배치될 수 있고, 상기 솔더링 가능한 단자들은 상기 솔더 페이스트와 접촉 상태에 있을 때, 상기 솔더링 가능한 단자들은 상기 라우팅 층 위에 배치되고 그에 전기적으로 커플링될 수 있다. 상기 SMD 컴포넌트는 솔더 범프들을 사용하여 상기 라우팅 층에 커플링될 수 있다. 상기 SMD 컴포넌트는, 부분적으로는 상기 반도체 다이의 풋프린트 안에 있고, 부분적으로는 상기 반도체 다이의 풋프린트 밖에 있을 수 있다. 상기 모듈의 제1 출력 커넥터는 배터리에 커플링되도록 조정될 수 있고, 상기 모듈의 제2 커넥터는 디스플레이에 커플링되도록 조정될 수 있다. 상기 전체 성형된 베이스 부분 내의 상기 반도체 다이는, 임의의 SMD 컴포넌트가 상기 SMD 랜드 패드들에 커플링되기 전에, 완전히 테스트가능할 수 있다.
다른 태양에서, 반도체 모듈의 제조 방법은 반도체 다이 상에 전기적 상호접속부들을 형성하는 단계, 및 상기 반도체 다이를 봉합재로 봉합하여 제1 임베드된(embedded) 부분을 형성하는 단계 - 상기 전기적 상호접속부들은 상기 봉합재로부터 노출됨 - 를 포함할 수 있다. 상기 제1 임베드된 부분 위에 전도성 RDL 층을 포함하고, 상기 전기적 상호접속부들에 전기적으로 접속된 빌드업 상호접속부 구조물이 형성될 수 있다. 상기 전도성 RDL 층에 전기적으로 커플링된 표면 실장 디바이스(SMD) 랜드 패드들이 형성될 수 있다. 표면 실장 기술(SMT)을 이용하여 SMD 컴포넌트가 상기 SMD 랜드 패드들에 커플링되어, 상기 전도성 기둥들 및 상기 빌드업 상호접속부 구조물을 통해 상기 SMD 컴포넌트와 상기 반도체 다이 사이에 전기적 접속을 제공할 수 있다.
반도체 모듈을 제조하는 방법은 상기 SMD 랜드 패드들을 형성하는 단계를 추가로 포함할 수 있으며, 상기 형성하는 단계는 광-이미징가능한 솔더 마스크 재료를 상기 전도성 RDL 층 위에 배치하는 단계, 상기 전도성 RDL 층 위의 상기 광-이미징가능한 솔더 마스크 재료 내에 개구들을 형성하는 단계, 및 상기 SMD 랜드 패드들 위에 Ni 및 Au; Ni, Pd 및 Au; Sn; 솔더; 또는 OSP의 솔더링 가능한 표면 마무리를 적용하는 단계에 의한다. 상기 SMD 컴포넌트를 상기 SMD 랜드 패드들에 커플링하는 단계는, 각각의 상기 SMD 랜드 패드들 위에 솔더 페이스트를 스크린 프린팅하는 단계, 상기 제1 임베드된 부분 위에 상기 SMD 컴포넌트들의 솔더링 가능한 단자를, 상기 솔더링 가능한 단자들이 상기 SMD 랜드 패드들 위의 상기 솔더 페이스트와 접촉하도록 배치하는 단계, 및 상기 솔더 페이스트를 리플로우하여 상기 SMD 컴포넌트들을 상기 SMD 랜드 패드들에 커플링하는 단계를 추가로 포함할 수 있다. 상기 반도체 다이는, 상기 SMD 컴포넌트들 중 임의의 것을 상기 제1 임베드된 부분에 커플링하기 전에 상기 제1 임베드된 부분 내에서 전기적으로 테스트될 수 있다. 상기 방법은 상기 SMD 컴포넌트가, 부분적으로는 상기 반도체 다이의 풋프린트 안에 있고, 부분적으로는 상기 반도체 다이의 풋프린트 밖에 있도록, 상기 SMD 컴포넌트를 상기 SMD 랜드 패드들에 커플링하는 단계를 추가로 포함할 수 있다.
전술한 그리고 다른 태양들, 특징들, 및 이점들은 발명을 실시하기 위한 구체적인 내용 및 도면으로부터 그리고 청구범위로부터 당업자에게는 명백할 것이다.
도 1a 내지 도 1d는 복수의 반도체 다이 및 복수의 반도체 다이 위에 형성된 전도성 상호접속부들을 포함하는 네이티브 웨이퍼(native wafer) 또는 기판을 도시한 것이다.
도 2a 내지 도 2k는 반도체 모듈들, 모듈들, 또는 반도체 다이 모듈들의 형성의 다양한 태양들을 예시한 것이다.
도 3은 반도체 모듈들, 모듈들, 또는 반도체 다이 모듈들을 형성하기 위한 공정 플로우 또는 차트를 예시한 것이다.
본 발명은 동일한 번호들이 동일하거나 유사한 요소들을 표현하는 도면들을 참조하는 하기의 설명에 하나 이상의 태양들 또는 실시예들을 포함한다. 당업자는, 그 설명이 하기의 개시내용 및 도면에 의해 지지되는 바와 같은 첨부된 청구범위 및 그의 등가물에 의해 정의되는 바와 같은 본 발명의 사상 및 범주 내에 포함될 수 있는 대안물, 변형물, 및 등가물을 포괄하도록 의도된다는 것을 이해할 것이다. 설명에서는, 본 발명의 철저한 이해를 제공하기 위해, 특정 구성, 조성, 및 공정 등과 같은 많은 특정 세부사항이 기술된다. 다른 경우에 있어서, 주지된 공정 및 제조 기법은 본 발명을 불필요하게 이해하기 어렵게 만들지 않게 하기 위해 구체적인 세부사항이 기술되지 않았다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 축척대로 묘사되지는 않는다.
본 발명, 그의 태양 및 구현예는 본 명세서에 개시된 특정 장비, 재료 타입, 또는 다른 시스템 컴포넌트 예 또는 방법으로 제한되지 않는다. 제조 및 패키징과 일관된 당업계에 공지된 많은 추가 컴포넌트, 제조 및 조립 절차가 본 발명으로부터 특정 구현예와 함께 사용하기 위해 고려된다. 따라서, 예를 들어, 특정 구현예가 개시되지만, 그러한 구현예 및 구현용 컴포넌트는 의도된 동작에 따라 그러한 시스템 및 구현용 컴포넌트에 대해 당업계에 공지되어 있는 바와 같이 임의의 컴포넌트, 모델, 타입, 재료, 버전, 수량 등을 포함할 수 있다.
단어 "예시적인", "예", 또는 그의 다양한 형태가 본 명세서에서 예, 사례, 또는 예시로서 역할을 하는 것을 의미하는 데 사용된다. "예시적인"으로서 또는 "예"로서 본 명세서에 기술되는 임의의 태양 또는 설계는 반드시 다른 태양 또는 설계보다 바람직하거나 유리한 것으로 해석되어야 하는 것은 아니다. 또한, 예는 오로지 명료성 및 이해를 위해서만 제공되며, 본 발명의 개시된 요지 또는 관련 부분을 임의의 방식으로 제한하거나 한정하고자 하도록 하는 것은 아니다. 다양한 범주의 다수의 추가적인 또는 대안의 예가 제시되었을 수 있지만 간결성을 위해 생략되었다는 것이 이해될 것이다.
하기의 예들, 실시예들 및 구현예들이 예들로 참조하는 경우, 다른 제조 디바이스 및 예가 제공된 것들과 혼합 또는 치환될 수 있다는 것이 당업자에 의해 이해되어야 한다. 상기의 설명이 특정 실시예를 나타내는 경우, 다수의 수정이 본 발명의 사상으로부터 벗어나지 않으면서 이루어질 수 있고 이들 실시예 및 구현예가 다른 기술에도 마찬가지로 적용될 수 있다는 것이 이의없이 명백해질 것이다. 따라서, 개시된 요지는 본 발명의 사상 및 범주와 당업자의 지식 내에 속하는 모든 그러한 변경, 수정, 및 변형을 포괄하도록 의도된다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조 및 백엔드 제조를 이용하여 제조된다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 다이의 형성을 수반한다. 웨이퍼 상의 각각의 다이는 기능적 전기 회로를 형성하도록 전기적으로 접속되는 능동 및 수동 전기 컴포넌트들을 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전기 전류의 흐름을 제어하는 능력을 갖는다. 커패시터, 인덕터, 저항기, 및 변압기와 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다.
수동 및 능동 컴포넌트들은 도핑, 침착, 포토리소그래피, 에칭, 및 평탄화를 비롯한 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기법에 의해 반도체 재료에 불순물을 도입시킨다. 도핑 공정은 능동 디바이스 내의 반도체 재료의 전기 전도성을 수정하여, 반도체 재료를 절연체, 도체로 변환하거나, 또는 전기장 또는 베이스 전류에 응답하여 반도체 재료 전도율을 동적으로 변화시킨다. 트랜지스터는 전기장 또는 베이스 전류의 인가 시에 트랜지스터가 전기 전류의 흐름을 촉진 또는 제한할 수 있게 하기 위해 필요에 따라 배열되는 가변 도핑 타입 및 도핑 정도의 영역을 포함한다.
능동 및 수동 컴포넌트들은 상이한 전기 특성을 갖는 재료의 층에 의해 형성된다. 층은 침착되고 있는 재료의 타입에 의해 부분적으로 결정되는 다양한 침착 기법에 의해 형성될 수 있다. 예를 들어, 박막 침착은 화학 증착(CVD), 물리 증착(PVD), 전해 도금, 및 무전해 도금 공정을 수반할 수 있다. 각각의 층은 대체로 능동 컴포넌트, 수동 컴포넌트, 또는 컴포넌트들 사이의 전기적 접속의 일부분을 형성하도록 패턴화된다.
층은 패턴화될 층 위에 감광 재료, 예컨대 포토레지스트의 침착을 수반하는 포토리소그래피를 이용하여 패턴화될 수 있다. 패턴은 광을 이용하여 포토마스크로부터 포토레지스트로 전사된다. 일 실시예에서, 광이 적용된 포토레지스트 패턴의 부분은 용제를 사용하여 제거되어, 패턴화될 하부 층의 일부분을 노출시킨다. 다른 실시예에서, 광이 적용되지 않은 포토레지스트 패턴, 즉 네거티브 포토레지스트의 부분은 용제를 사용하여 제거되어, 패턴화될 하부 층의 일부분을 노출시킨다. 포토레지스트의 나머지 부분이 제거되어, 패턴화된 층을 뒤에 남긴다. 다른 대안으로, 일부 타입의 재료는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다.
패턴화는 반도체 웨이퍼 표면 상의 상부 층 중 일부분이 제거되게 하는 기본 동작이다. 반도체 웨이퍼의 일부분은 포토리소그래피, 포토마스킹, 마스킹, 산화물 또는 금속 제거, 포토그래피 및 스텐실링, 및 마이크로리소그래피를 이용하여 제거될 수 있다. 포토리소그래피는 레티클(reticle) 또는 포토마스크에 패턴을 형성하는 것, 및 반도체 웨이퍼의 표면 층에 패턴을 전사시키는 것을 포함한다. 포토리소그래피는 2-단계 공정에서 반도체 웨이퍼의 표면 상에 능동 및 수동 컴포넌트들의 수평 치수를 형성한다. 첫째, 레티클 또는 마스크 상의 패턴이 포토레지스트의 층에 전사된다. 포토레지스트는 광에 노출될 때 구조 및 특성 면에서 변화를 겪는 감광성 재료이다. 포토레지스트의 구조 및 특성을 변화시키는 공정은 네거티브 작용 포토레지스트(negative-acting photoresist) 또는 포지티브 작용 포토레지스트(positive-acting photoresist) 중 어느 하나로서 일어난다. 둘째, 포토레지스트 층이 웨이퍼 표면에 전사된다. 전사는 에칭이 포토레지스트에 의해 커버되지 않은 반도체 웨이퍼의 상부 층의 일부분을 제거하는 경우에 일어난다. 포토레지스트의 화학물질은, 포토레지스트에 의해 커버되지 않은 반도체 웨이퍼의 상부 층의 일부분이 제거되는 동안에 포토레지스트가 실질적으로 온전한 상태를 유지하고 화학적 에칭 용액에 의한 제거를 견디도록 하는 것이다. 포토레지스트를 형성, 노출, 및 제거하는 공정뿐 아니라 반도체 웨이퍼의 일부분을 제거하는 공정은 사용되는 특정 레지스트 및 원하는 결과에 따라 수정될 수 있다.
네거티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 중합으로 공지된 공정에서 가용성 상태로부터 불용성 상태로 변화된다. 중합 시, 중합되지 않은 재료는 광 또는 에너지 소스에 노출되고, 폴리머는 내에칭성(etch-resistant)인 가교결합 재료를 형성한다. 대부분의 네거티브 레지스트에서, 폴리머는 폴리아이소프렌이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되지 않는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 불투명한 패턴에 대응하는 구멍을 남긴다. 불투명한 영역에 패턴이 존재하는 마스크는 클리어 필드 마스크(clear-field mask)로 지칭된다.
포지티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 광분해(photosolubilization)로 공지된 공정에서 상대적으로 불용성인 상태로부터 훨씬 더 가용성인 상태로 변화된다. 광분해 시, 상대적으로 불용성인 레지스트는 적절한 광 에너지에 노출되고, 더 가용성인 상태로 변환된다. 레지스트의 광분해된 부분은 현상 공정에서 용제에 의해 제거될 수 있다. 기본적인 포지티브 포토레지스트 폴리머는 페놀-포름알데히드 노볼락 수지로도 지칭되는 페놀-포름알데히드 폴리머이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 투명한 패턴에 대응하는 구멍을 남긴다. 투명한 영역에 패턴이 존재하는 마스크는 다크 필드 마스크(dark-field mask)로 지칭된다.
포토레지스트에 의해 커버되지 않은 반도체 웨이퍼의 상부 부분의 제거 후, 포토레지스트의 나머지 부분이 제거되어, 패턴화된 층을 뒤에 남긴다. 대안으로, 일부 타입의 재료는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다.
기존 패턴 위에 얇은 재료 필름을 침착시키는 것은 하부 패턴을 과대시할 수 있고, 불균일하게 편평한 표면을 생성할 수 있다. 균일하게 편평한 표면은 더 작고 더 조밀하게 패킹된 능동 및 수동 컴포넌트들을 생성하는 데 유익하거나 필요할 수 있다. 평탄화는 웨이퍼의 표면으로부터 재료를 제거하기 위해 그리고 균일하게 편평한 표면을 제조하기 위해 이용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼의 표면을 폴리싱하는 것을 수반한다. 연마(abrasive) 재료 및 부식성 화학물질이 폴리싱 동안에 웨이퍼의 표면에 추가된다. 대안으로, 부식성 화학물질을 사용하지 않은 채 기계적 연마가 평탄화를 위해 이용된다. 일부 실시예들에서, 순수 기계적 연마는 벨트 그라인딩 기계, 표준 웨이퍼 백그라인더(backgrinder), 또는 다른 유사한 기계를 이용함으로써 달성된다. 연마재의 기계적 작용과 화학물질의 부식성 작용의 결합은 임의의 불규칙한 토포그래피(topography)를 제거하여, 균일하게 편평한 표면을 가져온다.
백엔드 제조는 완성된 웨이퍼를 개개의 반도체 다이로 커팅 또는 낱개화하고 나서 구조적 지지 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 낱개화하기 위해, 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 지칭되는 웨이퍼의 비기능 영역을 따라서 절단될 수 있다. 웨이퍼는 레이저 커팅 툴 또는 쏘우 블레이드를 사용하여 낱개화된다. 낱개화 후, 개개의 반도체 다이는 다른 시스템 컴포넌트와의 상호접속을 위한 핀 또는 콘택트 패드를 포함하는 패키지 기판에 실장된다. 이어서, 반도체 다이 위에 형성된 콘택트 패드는 패키지 내의 콘택트 패드에 접속된다. 전기적 접속이 솔더 범프, 스터드 범프, 전도성 페이스트, 재배선 층, 또는 와이어본드를 사용하여 이루어질 수 있다. 봉합재 또는 다른 성형 재료가 패키지 위에 침착되어, 물리적 지지 및 전기적 격리를 제공한다. 이어서, 완성된 패키지는 전기 시스템 내에 삽입되고, 반도체 디바이스의 기능은 다른 시스템 컴포넌트가 이용가능하게 된다.
전기 시스템은 반도체 디바이스를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템일 수 있다. 대안으로, 전기 시스템은 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전기 시스템은 셀룰러폰, PDA(personal digital assistant), DVC(digital video camera), 또는 다른 전자 통신 디바이스의 일부분일 수 있다. 대안으로, 전기 시스템은 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터 내에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC(application specific integrated circuit), 로직 회로, 아날로그 회로, 무선 주파수(RF) 회로, 이산 디바이스, 또는 다른 반도체 다이나 전기 컴포넌트를 포함할 수 있다. 소형화 및 경량화는 제품이 시장에서 받아들여지도록 하는 데 유익하거나 필수적일 수 있다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하도록 하기 위해 감소되어야 한다.
단일 기판 위에서 하나 이상의 반도체 패키지를 결합시킴으로써, 제조자는 사전제작된 컴포넌트를 전자 디바이스 및 시스템 내에 통합시킬 수 있다. 반도체 패키지가 정교한 기능을 포함하기 때문에, 전자 디바이스는 덜 비싼 컴포넌트 및 간소화된 제조 공정을 이용하여 제조될 수 있다. 생성된 디바이스는 고장날 가능성이 적고, 제조하는 데 덜 비싸서 소비자를 위한 더 낮은 비용이 되게 한다.
도 1a 내지 도 1d는 상기에 약술된 바와 같은 프론트엔드 제조 방법들 및 절차들에 따라 형성된 복수의 반도체 다이를 도시한다. 더 구체적으로, 도 1a는 구조적 지지를 위해 베이스 기판 재료(12), 예컨대 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 또는 실리콘 탄화물을 제한 없이 갖는 반도체 웨이퍼(10)를 도시한다. 전술된 바와 같은 비활성의 다이간 웨이퍼 영역 또는 쏘우 스트리트(16)에 의해 분리되는 복수의 반도체 다이 또는 컴포넌트들(14)이 웨이퍼(10) 상에 형성된다. 쏘우 스트리트들(16)은 반도체 웨이퍼(10)를 개개의 반도체 다이(14)로 낱개화하기 위한 커팅 영역들을 제공한다.
도 1b는 도 1a에 도시된, 네이티브 반도체 웨이퍼(10)로부터의 복수의 반도체 다이(14)의 단면 프로파일 도면을 도시한다. 각각의 반도체 다이(14)는 배면 또는 후부 표면(18) 및 배면의 반대편인 활성 표면(20)을 갖는다. 활성 표면(20)은, 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호접속되는 능동 디바이스들, 수동 디바이스들, 전도성 층들, 및 유전체 층들로서 구현되는 아날로그 또는 디지털 회로들을 포함한다. 예를 들어, 회로는 활성 표면(20) 내에 형성되어 DSP, ASIC, 메모리, 또는 다른 신호 프로세싱 회로들과 같은 아날로그 회로들 또는 디지털 회로들을 구현하는 하나 이상의 트랜지스터들, 다이오드들, 및 다른 회로 요소들을 포함할 수 있다. 반도체 다이(14)는 또한 RF 신호 프로세싱을 위해 인덕터, 커패시터, 및 저항기와 같은 IPD를 포함할 수 있다.
전기 전도성 층(22)이 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적합한 금속 침착 공정을 이용하여 활성 표면(20) 위에 형성된다. 전도성 층(22)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있다. 전도성 층(22)은 활성 표면(20) 상의 회로들에 전기적으로 커플링 또는 접속되는 콘택트 패드들 또는 접합 패드들로서 동작한다. 전도성 층(22)은, 도 1b에 도시된 바와 같이, 반도체 다이(14)의 에지로부터 제1 거리에 나란히 배치되는 콘택트 패드들로서 형성될 수 있다. 전도성 층(22)은 또한 제1 로우(row)의 콘택트 패드들이 다이의 에지로부터 제1 거리에 배치되고 제1 로우와 교번하는 제2 로우의 콘택트 패드들이 다이의 에지로부터 제2 거리에 배치되도록 다수의 로우들에서 오프셋되는 콘택트 패드들로서 형성될 수 있다. 추가적으로, 전도성 층(22)은 반도체 다이 또는 칩의 활성 영역 위에 분포된 패드들의 전체 어레이(full array)로서 배열되는 콘택트 패드들로서 형성될 수 있다. 일부 경우에, 콘택트 패드들은 콘택트 패드들 사이에 상이하거나 다양한 간격을 갖는 불규칙적이거나 비대칭적인 어레이로 배열될 수 있다.
도 1c는 활성 표면(20) 위에 그리고 전도성 층(22) 위에 순응하여(conformally) 적용된 선택적 절연 또는 패시베이션 층(26)을 도시한다. 절연 층(26)은 PVD, CVD, 스크린 인쇄, 스핀 코팅, 스프레이 코팅, 소결, 열 산화, 또는 다른 적합한 공정을 이용하여 적용되는 하나 이상의 층들을 포함할 수 있다. 절연 층(26)은, 제한 없이, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 오산화탄탈(Ta2O5), 알루미늄 산화물(Al2O3), 폴리머, 폴리이미드, BCB(벤조사이클로부텐), PBO(폴리벤족사졸), 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층들을 포함할 수 있다. 대안으로, 반도체 다이(14)는 임의의 PBO 층들을 사용하지 않은 채 패키징되고, 절연 층(26)은 상이한 재료로 형성될 수 있거나 또는 전체적으로 생략될 수 있다. 다른 실시예에서, 절연 층(26)은 전도성 층(22) 위에 배치되지 않으면서 활성 표면(20) 위에 형성된 패시베이션 층을 포함한다. 절연 층(26)이 존재하여 전도성 층(22) 위에 형성되는 경우, 후속의 기계적 및 전기적 상호접속을 위해 전도성 층(22)의 적어도 일부분을 노출시키도록 개구가 절연 층(26)을 완전히 통과해서 형성된다. 대안으로, 절연 층(26)이 생략될 때, 전도성 층(22)은 개구의 형성 없이 후속의 전기적 상호접속을 위해 노출된다.
도 1c는, 또한, 전기적 상호접속부 구조물들(28)이, 적합한 전도성 재료, 예컨대 구리로 형성된 컬럼(column)들, 기둥들, 포스트(post)들, 스터드(stud)들, 범프(bump)들로서 형성될 수 있고, 이들은 전도성 층(22) 위에 배치되면서 그에 커플링 또는 접속됨을 도시한다. 상호접속부 구조물들(28)은 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금, 금속 증발, 금속 스퍼터링, 또는 다른 적합한 금속 침착 공정과 같은 패턴화 및 금속 침착 공정들을 이용하여 전도성 층(22) 상에 직접적으로 형성될 수 있다. 상호접속부 구조물들(28)은 Al, Cu, Sn, Ni, Au, Ag, 팔라듐(Pd), 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있고, 하나 이상의 UBM 층들을 포함할 수 있다. 일 실시예에서, 반도체 다이(14) 및 전도성 층(22) 위에 포토레지스트 층이 침착된다. 포토레지스트 층의 일부분이 에칭 현상(etching development) 공정에 의해 노출 및 제거된다. 전기적 상호접속부 구조물들(28)은 선택적 도금 공정을 이용하여 포토레지스트의 제거된 부분 내에 그리고 전도성 층(22) 위에 구리 기둥들로서 형성된다. 포토레지스트 층은 제거되어, 후속의 기계적 및 전기적 상호접속, 및 존재하는 경우, 활성 표면(20) 및 절연 층(26)에 대한 스탠드오프(standoff)를 제공하는 상호접속부 구조물들(28)을 남긴다. 상호접속부 구조물들(28)은 10 내지 100 마이크로미터(μm)의 범위 내의 높이(H1) 또는 20 내지 50 μm의 범위 내의 높이, 또는 약 35 μm의 높이를 포함할 수 있다.
도 1c는, 웨이퍼(10)가 그라인더(30)를 사용한 선택적 그라인딩 동작을 거쳐서, 후부 표면(18)을 평탄화하고 웨이퍼의 두께를 감소시킴을 추가로 도시한다. 화학적 에칭이 또한 웨이퍼(10)의 일부분을 제거 및 평탄화하는 데 이용될 수 있다.
도 1d는, 상호접속부 구조물들(28)의 형성 및 웨이퍼(10)의 선택적 그라인딩 이후, 쏘우 블레이드 또는 레이저 커팅 툴(32)을 사용하여 웨이퍼(10)가 쏘우 스트리트들(16)을 통하여 개개의 반도체 다이(14)로 낱개화되는 것을 도시한다.
도 2a는 구조적 지지를 위해 실리콘, 폴리머, 스테인리스 강, 또는 다른 적합한 저비용의 경질 재료와 같은 임시 또는 희생 베이스 재료를 포함하는 캐리어 또는 기판(36)을 도시한다. 선택적 계면 층 또는 양면 테이프(38)가 임시 접착 접합 필름 또는 에칭-정지 층으로서 캐리어(36) 위에 형성된다. 일 실시예에서, 캐리어(36)는, 도 2b에 도시된 바와 같이, 테이프(38)를 테이프의 주변부에서 지지하는 개방된 중심 부분을 포함하는 링형 필름 프레임이다.
도 2a는, 도 1d로부터의 반도체 다이(14)가 캐리어(36) 및 계면 층(38)에 페이스-업(face up) 또는 다이-업(die up)으로 실장됨을 추가로 도시하는데, 이때 배면(18)은 기판을 향해 배향되고 활성 표면(20)은 캐리어(36)로부터 멀어지게 배향된다. 본 명세서에서 사용되는 바와 같이, 페이스-업 또는 다이-업은 활성 표면 및 활성 표면의 반대편인 후부 표면을 포함하는 반도체 다이가, 후부 표면이 캐리어에 커플링되도록 포지셔닝되는 것을 지칭한다. 반도체 다이의 활성 표면은 반도체 다이가 캐리어에 실장될 때 캐리어로부터 멀어지게 배향될 수 있다. 본 명세서에서 사용되는 바와 같이, 페이스-다운(face down) 또는 다이-다운(die down)은 활성 표면 및 활성 표면의 반대편인 후부 표면을 포함하는 반도체 다이가, 활성 표면이 캐리어에 커플링되면서 그를 향해 배향되도록 그리고 반도체 다이가 캐리어에 실장될 때 반도체 다이의 후부 표면이 캐리어로부터 멀어지게 배향되도록 포지셔닝되는 것을 지칭한다. 반도체 다이(14)는 픽앤플레이스(pick and place) 동작 또는 다른 적합한 동작을 이용하여 캐리어(36) 위에 배치될 수 있다. 접착제(41)는, 선택적으로, 반도체 다이(14)의 배면(18)과 캐리어(36) 사이에 배치된다. 접착제(41)는 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 또는 다른 적합한 재료일 수 있다. 일 실시예에서, 접착제(41)는 반도체 다이(14)가 캐리어(36) 위에 실장되기 전에 배면(18) 위에 배치될 수 있다. 대안으로, 접착제(41)는 반도체 다이를 캐리어에 실장하기 전에 캐리어(36) 상에 배치될 수 있다. 다른 실시예들에서, 도 2b에 도시된 바와 같이, 반도체 다이(14)는 접착제(41)의 사용 없이 계면 층 또는 지지 테이프(38)에 직접적으로 실장될 수 있다.
반도체 다이(14)는, 캐리어(36) 위에 실장될 때, 반도체 다이가 공간 또는 갭(40)에 의해 분리되도록 캐리어(36)에 실장되는데, 상기 공간 또는 갭은 후속으로 형성되는, 버싱 라인(bussing line)을 포함한 팬-아웃 상호접속부 구조물에 대한 영역을 제공한다. 갭(40)의 크기는 후속으로 형성되는 FOWLP 내에 반도체 디바이스들 또는 컴포넌트들을 선택적으로 실장하기 위한 충분한 영역을 포함한다.
도 2c는, 폴리머 복합 재료, 예컨대 충전제를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴레이트, 적절한 충전제를 갖는 폴리머, 또는 다른 적합한 재료로 형성될 수 있는 봉합재 또는 몰드 화합물(42)을 도시한다. 봉합재(42)는 비전도성일 수 있고, 물리적 지지를 제공할 수 있으며, 외부 요소 및 오염물로부터 반도체 다이(14)를 환경적으로 보호할 수 있다. 봉합재(42)는 페이스트 프린팅, 압축 성형, 전사 성형, 액체 봉합재 성형, 적층, 진공 적층, 스핀 코팅, 또는 다른 적합한 어플리케이터를 이용하여 침착될 수 있다. 구체적으로, 도 2c는 후속 봉합을 위해 복수의 측벽들(46)을 갖는 몰드(44)가 상부 부분 또는 플레이트(45), 캐리어(36), 및 계면 층(38)과 함께 제공되어 몰드 내에 반도체 다이(14)를 봉입하는 것을 도시한다. 몰드(44)는, 또한, 캐리어(36)가 배치되고 측벽들(46)이 접촉할 수 있는 저부 부분을 포함할 수 있다. 일 실시예에서, 캐리어(36) 및 계면 층(38)은 후속 봉합 공정을 위한 저부 몰드 부분으로서의 역할을 한다. 대안으로, 반도체 다이(14), 캐리어(36), 및 계면 층(38)은 상부 부분 및 저부 부분과 같은 다수의 부분들을 포함하는 몰드 내에 배치될 수 있다. 몰드(44)는 몰드(44)를 반도체 다이(14) 주위로 이동시킴으로써, 또는 대안으로, 반도체 다이를 몰드 내로 이동시킴으로써 함께 제공된다.
도 2c는 몰드(44)가 캐비티 또는 개방된 공간(50)으로 반도체 다이(14)를 봉입하는 것을 추가로 도시한다. 캐비티(50)는 몰드(44) 내지 반도체 다이(14)와 계면 층(38) 사이에 연장된다. 소정 용적의 봉합재(42)가 반도체 다이(14) 및 캐리어(36) 위에 배치된다. 입구(48)는 캐비티(50)에 진공을 제공하기 위한 선택적 진공 보조구(54)를 갖는 배출 포트일 수 있지만, 입구(48)는 봉합재(42)에 대한 배출 경로를 제공하지 않는다. 봉합재(42)는 폴리머 복합 재료, 예컨대 충전제를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴레이트, 또는 적절한 충전제를 갖는 폴리머일 수 있다. 봉합재(42)의 용적은 반도체 다이(14) 및 존재할 수 있는 임의의 추가적인 반도체 디바이스들에 의해 점유되는 영역 미만의 캐비티(50)의 공간 요건들에 따라 측정된다. 봉합재(42)는 반도체 다이(14) 위에 그리고 측벽들(46) 사이에 배치된다. 몰드(44)의 상부 부분(45)은, 반도체 다이(14) 주위에서 캐비티(50) 내에 봉합재(42)를 고르게 확산시키고 균일하게 분산시키도록 상부 부분이 봉합재와 접촉할 때까지 봉합재(42) 및 반도체 다이(14)를 향해 측벽들(46)을 따라서 이동한다. 봉합재(42)의 점도 및 상승된 온도는 균일한 커버리지를 위해 선택될 수 있는데, 예를 들어 더 낮은 점도 및 상승된 온도는 성형, 페이스트 프린팅, 및 스핀 코팅을 위해 봉합재의 유동을 증가시킬 수 있다. 봉합재(42)의 온도는, 또한, 봉합재의 경화를 촉진하도록 캐비티(50) 내에서 제어될 수 있다. 반도체 다이(14)는, 비전도성이고 반도체 디바이스를 외부 요소 및 오염물로부터 환경적으로 보호하는 봉합재(42)에 함께 임베드된다.
도 2d는 도 2c와 관련하여 기술된 공정과 유사한 봉합 공정을 도시한다. 도 2d는 캐리어(36) 및 계면 층(38)에 대한 반도체 다이(14)의 배향이 도 2c와는 상이하다. 도 2c에 도시된 바와 같이 활성 표면(20)이 캐리어(36)로부터 멀어지게 배향된 상태로 반도체 다이(14)를 페이스-업으로 실장하는 대신, 도 2d는 활성 표면(20)이 캐리어(36)를 향해 배향된 상태로 반도체 다이(14)가 페이스-다운으로 실장되는 실시예를 도시한다. 따라서, 접착제(41)는 반도체 다이(14)의 후부 표면(18) 위로부터 생략될 수 있다. 게다가, 도 2e 내지 도 2k에 이어서 도시된 프로세싱이 도 2c에 도시된 반도체 다이(14)의 패키징에 관련하여 보여주고 있지만, 후속 프로세싱은 도 2d에 도시된 패키징에 마찬가지로 적용가능하다.
도 2e는, 반도체 다이(14) 주위에 배치되어, 임베드된 다이 패널, 성형된 패널, 또는 패널(58)을 형성하는 봉합재(42)의 단면 프로파일 도면을 도시한다. 패널(58)은 원형, 정사각형, 및 직사각형과 같은 임의의 형상의 풋프린트 또는 폼팩터(form factor)를 포함할 수 있고, 후속 프로세싱을 가능하게 하고 용이하게 하는 크기를 추가로 포함한다. 일부 경우에, 패널(58)은 300 밀리미터(mm) 반도체 웨이퍼의 폼팩터와 유사한 폼팩터를 포함할 수 있으며, 300 mm의 직경을 갖는 원형 풋프린트를 포함하지만, 다른 크기가 또한 가능하다. 패널(58)은, 복수의 후속으로 형성되는 반도체 모듈들(100)에 사용될 수 있는 복수의 일부분들 또는 제1 임베드된 부분들(60)을 포함할 수 있으며, 이때 이들 각각은 패널(58) 상에서 동시에 프로세싱을 거친다. 따라서, 간소함을 위하여, 단일 반도체 모듈(100)의 일부를 형성할 수 있는 2개의 반도체 다이(14)만이 도 2e 내지 도 2k에 도시되어 있지만, 당업자는 다수의 더 많은 반도체 다이(14) 및 제1 임베드된 부분들(60)이 패널(58) 내에 포함되고 그로부터 형성될 수 있음을 이해할 것이다. 제1 임베드된 부분들(60)은 또한, 전체 성형된 베이스 부분, 임베드된 부분, 임베드된 다이, 베이스 부분, 또는 제1 부분으로 지칭되고 이해될 수 있다. 패널(58)의 제1 임베드된 부분들(60)은, 하나 이상의 반도체 다이(14)를 포함하는 것에 더하여, 집적 회로(IC), 수동 디바이스, 웨이퍼 레벨 칩 규모 패키지(wafer level chip scale package, WLCSP) 및 다른 컴포넌트들을 추가로 포함할 수 있다.
상기 내용과 일치하여, 도 2f는 복수의 제1 임베드된 부분들(60)을 포함하는, 패널(58)의 평면도를 도시한다. 도 2f는 또한 패널(58) 상의 단면 라인(2E)을 도시하는데, 단일 제1 임베드된 부분(60)에 대한 도 2e에서의 단면도가 그로부터 취해져 있다.
도 2e에서는, 반도체 다이(14)가 몰드(44)로부터 제거되고, 임베드된 다이 패널 또는 패널(58)이, 선택적으로, 경화 공정을 거쳐서 봉합재(42)를 경화시킨다. 캐리어(36) 및 계면 층(38)은, 선택적으로, 화학적 에칭, 기계적 박리, CMP, 기계적 그라인딩, 열 베이크, UV 광, 레이저 스캐닝, 또는 습식 스트리핑에 의해 제거되어 봉합재(42)를 노출시킨다. 대안으로, 캐리어(36) 및 계면 층(38)은 후속 프로세싱을 위하여 남아 있고 나중에 제거될 수 있다. 일부 경우에, 접착제(41)와 마찬가지로 계면 층(38)은 반도체 다이(14) 및 봉합재(42) 위에 남아 있어서 최종 모듈 구조물의 일부가 될 수 있다. 예를 들어, 계면 층(38)은, 에폭시 적층물 또는 반도체 다이(14)의 배면(18)을 봉합하고 반도체 모듈(100)의 배면 또는 외부 표면을 형성하기에 적합한 다른 재료로 형성된 배면 코팅으로서 형성될 수 있다. 배면 코팅으로서 형성될 때, 계면 층(38)은 반도체 모듈(100)의 형성 동안 임의의 적합한 시점에서 형성될 수 있다. 그와 같이, 최종 모듈은 계면 층(31), 접착제(41), 또는 양측 모두를 포함할 수 있다. 봉합재(42)의 제1 표면(55)은 반도체 다이(14)의 배면(18), 접착제(41), 및 계면 층(38) 중 하나 이상과 실질적으로 동일 평면 상에 있을 수 있다. 봉합재(42)의 제1 표면(55)은 배면(18)과 실질적으로 동일 평면 상에 있을 수 있으며, 봉합재(42)는 캐리어(36) 및 계면 층(38)의 제거에 의해 노출된다.
도 2e는 또한, 패널(58)이, 제1 표면(55)의 반대편인 봉합재(42)의 제2 표면(56)을 평탄화시키고 패널(58) 또는 제1 임베드된 부분(60)의 두께를 감소시키는, 그라인더(62)를 사용한 선택적 그라인딩 동작을 거칠 수 있음을 도시한다. 화학적 에칭이, 또한, 패널(58), 예컨대 제2 표면(56)에서 봉합재(42)의 일부분을 제거 및 평탄화하는 데 이용될 수 있다. 따라서, 상호접속부 구조물들(28)의 표면(63)은 봉합재(42)의 표면(56)에 대해, 또는 패널(58)의 에지에서 노출되어, 반도체 다이(14)와, 후속으로 형성되는 빌드업 상호접속부 구조물 또는 팬-아웃 상호접속부 구조물(70) 사이의 전기적 접속을 제공할 수 있다.
도 2e는 또한, 재구성된 패널(58) 내의 반도체 다이(14)의 실제 위치가 검사 다바이스 또는 광학 검사 디바이스(64)를 사용하여 측정될 수 있음을 도시한다. 그와 같이, 후속 도면들에 대해 도시 및 기재된 바와 같은 전체 성형된 패널(58)의 후속 프로세싱은 재구성된 패널(58) 내의 반도체 다이(14)의 실제 위치에 대해 수행될 수 있다.
상기에 기재된 바와 같이, 도 2f는 패널(58)의 평면도를 도시한다. 도 2f는 또한, 패널(58)이 복수의 쏘우 스트리트들 또는 모듈간 영역들(66)을 포함할 수 있음을 도시하는데, 이들은, 쏘우 스트리트들(16)이 그들의 네이티브 반도체 웨이퍼들(10)에서 반도체 다이(14)를 분리하는 방식과 유사하게, 제1 임베드된 부분들(60) 사이에 배치되고 이들을 따라 연장될 수 있다.
도 2g는 성형된 패널(58) 위에 빌드업 상호접속부 구조물(70)을 형성하여, 전도성 상호접속부들(28)을 전기적으로 접속하고 그들에 대한 라우팅을 제공하는 것을 도시한다. 그와 같이, 빌드업 상호접속부 구조물(70)은 고밀도 다층 라우팅 층들을 포함할 수 있다. 빌드업 상호접속부 구조물(70)이 3개의 전도성 층들(74, 78, 82) 및 3개의 절연 층들(72, 76, 80)을 포함하는 것으로 도시되어 있지만, 당업자는 반도체 모듈(100)의 구성 및 설계에 따라 더 적은 층들 또는 더 많은 층들이 사용될 수 있음을 이해할 것이다.
빌드업 상호접속부 구조물(70)은, 선택적으로, 재구성된 패널(58) 위에 형성 또는 배치되는 제1 절연 또는 패시베이션 층(72)을 포함할 수 있다. 제1 절연 층(72)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 갖는 다른 재료의 하나 이상의 층들을 포함할 수 있다. 절연 층(72)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화를 이용하여 형성될 수 있다. 개구들 또는 제1 레벨 비아들이 절연 층(72)을 통하여 상호접속부 구조물들(28) 위에 형성되어, 반도체 다이(14)와 접속할 수 있다. 일부 경우에, 개구 또는 제1 레벨 비아는, 제1 전기 전도성 층(74)의 형성 전에, 전도성 재료로 충전되거나 제1 레벨 전도성 비아로서 형성될 수 있다. 대안으로, 제1 레벨 비아는, 제1 전기 전도성 층(74)의 형성과 함께 그리고 그와 동시에, 전도성 재료로 충전되고 제1 레벨 전도성 비아로서 형성될 수 있다.
제1 전도성 층 또는 라우팅(74)은 제1 RDL 층으로서 재구성된 패널(58) 위에 그리고 제1 절연 층(72) 위에 형성되어, 제1 절연 층(72) 내의 개구들을 통하여 연장되고 제1 레벨 전도성 비아들과 전기적으로 접속되고 전기적 상호접속부 구조물들(28)과 전기적으로 접속될 수 있다. 전도성 층(74)은 패턴화 및 금속 침착 공정, 예컨대 스퍼터링, 전해 도금, 및 무전해 도금, 또는 다른 적합한 공정을 이용하여 형성되는 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층들일 수 있다.
제1 절연 층(72)과 유사하거나 동일할 수 있는 제2 절연 또는 패시베이션 층(76)이 재구성된 패널(58), 제1 전도성 층(74), 및 제1 절연 층(72) 위에 배치 또는 형성될 수 있다. 개구 또는 제2 레벨 비아가 제2 절연 층(76)을 통하여 형성되어 제1 전도성 층(74)과 접속될 수 있다. 일부 경우에, 개구 또는 제2 레벨 비아는, 제2 전기 전도성 층(78)의 형성 전에, 전도성 재료로 충전되거나 제2 레벨 전도성 비아로서 형성될 수 있다. 대안으로, 제2 레벨 비아는, 제2 전기 전도성 층(78)의 형성과 함께 그리고 그와 동시에, 전도성 재료로 충전되고 제2 레벨 전도성 비아로서 형성될 수 있다.
제1 전도성 층(74)과 유사하거나 동일할 수 있는 제2 전도성 층 또는 라우팅 층(78)이 재구성된 패널(58) 위에, 제1 절연 층(72) 위에, 제1 전도성 층(74) 위에, 제2 레벨 전도성 비아 위에, 또는 제2 절연 층(72)의 개구 내에 제2 RDL 층으로서 형성되어, 제1 전도성 층(74), 제1 레벨 및 제2 레벨 전도성 비아들, 전기적 상호접속부 구조물들(28), 및 반도체 다이(14)와 전기적으로 접속될 수 있다.
제1 절연 층(72)과 유사하거나 동일할 수 있는 제3 절연 또는 패시베이션 층(80)이 제2 전도성 층(78) 및 제2 절연 층(76) 위에 배치 또는 형성될 수 있다. 개구 또는 제3 레벨 비아가, 또한, 제3 절연 층(80) 내에 또는 그를 통하여 형성되어 제2 전도성 층(78)과 접속될 수 있다. 일부 경우에, 개구 또는 제3 레벨 비아는, 제3 전기 전도성 층(82)의 형성 전에, 전도성 재료로 충전되거나 제3 레벨 전도성 비아로서 형성될 수 있다. 대안으로, 제3 레벨 비아는, 제3 전기 전도성 층(82)의 형성과 함께 그리고 그와 동시에, 전도성 재료로 충전되고 제3 레벨 전도성 비아로서 형성될 수 있다.
제3 전도성 층 또는 라우팅 층(82)이 제3 절연 층(80) 위에 형성되어, 빌드업 상호접속부 구조물(70) 내의 다른 전도성 층들 및 전도성 비아들과 전기적으로 접속될 수 있을 뿐 아니라 반도체 다이(14) 및 전기적 상호접속부 구조물들(28)에 전기적으로 접속될 수 있다. 본 명세서에서 제시되는 바와 같은 도금 공정에 의해 형성되는 모든 층들, 도금 층들, 또는 전도성 층들과 같은 전도성 층(82)은 접착 층, 배리어 층(barrier layer), 시드 층(seed layer), 또는 습윤 층 중 하나 이상을 포함하는 다중 금속 스택일 수 있다. 접착 층은 티타늄(Ti), 또는 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), Al, 또는 크롬(Cr)을 포함할 수 있다. 배리어 층은 접착 층 위에 형성될 수 있고, Ni, NiV, 백금(Pt), Pd, TiW, 또는 크롬구리(CrCu)로 제조될 수 있다. 일부 경우에 있어서, 배리어 층은 TiW 또는 Ti의 스퍼터링된 층일 수 있고, 접착 층 및 배리어 층 양측 모두로서의 역할을 할 수 있다. 어느 이벤트이든, 배리어 층은 Cu와 같은 재료의 원치 않는 확산을 억제할 수 있다. 시드 층은 Cu, Ni, NiV, Au, Al, 또는 다른 적합한 재료일 수 있다. 예를 들어, 시드 층은 약 2000 옹스트롬(예컨대, 2000 +/- 0 내지 600 옹스트롬)의 두께를 포함하는 Cu의 스퍼터링된 층일 수 있다. 시드 층은 배리어 층 위에 형성될 수 있고, 후속으로 배치되는 표면 실장 디바이스(SMD) 컴포넌트들 또는 디바이스들(90) 아래에서 중간 전도성 층으로서의 역할을 할 수 있다. 일부 경우에 있어서, 습윤 층은 약 5 내지 11 μm 또는 7 내지 9 μm의 범위 내의 두께를 갖는 Cu의 층을 포함할 수 있다. 후속으로 배치되는 SMD 컴포넌트들(90), 예컨대 도 2h에 도시된 것들은 솔더, 예컨대 SnAg 솔더를 포함할 수 있는데, 이것은 리플로우 동안 전도성 층(84)의 Cu의 일부를 소모할 수 있고 솔더와 습윤 층의 Cu 사이의 계면에서 금속간 화합물을 형성한다. 그러나, 습윤 층의 Cu는 고온 에이징 동안에 솔더에 의한 Cu 패드의 전체 소모를 방지할 정도로 충분히 두껍게 제조될 수 있다.
광-이미징가능한 솔더 마스크 재료(84)가 빌드업 상호접속부 구조물(70) 및 전도성 라우팅 층들(74, 78, 또는 82) 중 하나 이상, 예컨대 상부 라우팅 층 위에, 주위에, 또는 위 및 주위 양측 모두에 배치될 수 있다. 빌드업 상호접속부 구조물 내의 전도성 라우팅 층들의 개수는 변동될 수 있지만, 당업자가 이해하는 바와 같이, 광-이미징가능한 솔더 마스크 재료(84)의 배치는 전도성 라우팅 층(82)에 대해 제한 없이 기재된다. 광-이미징가능한 솔더 마스크 재료(84)는 에폭시, 솔더 레지스트, 폴리이미드, PBO, 실리콘, 또는 다른 유사하거나 적합한 재료를 포함할 수 있다. 광-이미징가능한 솔더 마스크 재료(84)는 전도성 라우팅 층(78) 주위에 개구들을 포함하여 표면 실장 디바이스(SMD) 랜드 패드들(86)을 형성할 수 있으며, 이것은 반도체 다이(14) 및 전도성 기둥들(28)에, 예를 들어 빌드업 상호접속부 구조물(70)을 통해 전기적으로 커플링될 수 있다. SMD 랜드 패드들(86)은 Ni 및 Au; Ni, Pd, 및 Au; Sn; 솔더; OSP; 또는 다른 적합한 재료의 솔더링 가능한 표면 마감제(solderable surface finish)를 더 포함할 수 있다. 일부 경우에, 솔더 마스크 재료(84) 및 SMD 랜드 패드들(86)은 빌드업 상호접속부 구조물(70)의 일부로서 형성될 수 있다.
빌드업 상호접속부 구조물(70)이 임베드된 다이 패널(58) 및 임베드된 부분들(60) 위에 형성되는 경우, 전체 성형된 베이스 부분(60) 내에 임베드된 반도체 다이(14)는, 임의의 SMD 컴포넌트들(90)이 SMD 랜드 패드들(86)에 커플링되기 전에, 완전히 테스트가능할 수 있다. 유사하게, 전체 성형된 베이스 부분(60) 내에 임베드된 반도체 다이(14)가 또한, 전기적 상호접속부 구조물들(28)이 반도체 웨이퍼(10) 위에 형성된 후 그러나 임베드된 다이 패널(58)을 형성하기 전을 포함한, 빌드업 상호접속부 구조물(70)이 임베드된 다이 패널(58) 및 임베드된 부분들(60) 위에 형성되기 전에, 완전히 테스트가능할 수 있다. 본 명세서에서 사용되는 바와 같이, 완전히 테스트가 가능하다는 것은 적절한 전기적 접속, 상호접속, 및 기능에 대하여 컴포넌트들, 예컨대 반도체 다이(14) 및 빌드업 상호접속부 구조물(70)을 테스트하고, 원치 않는 결함, 예컨대 브리징(bridging) 또는 저품질 성능이 결함으로 인해 존재함을 보장하는 능력을 포함한다.
패널(58)의 형성을 위해 반도체 다이(14)의 배치 및 봉합 동안과 같이 공칭 위치로부터 반도체 다이(14) 및 상호접속부 구조물들(28)의 위치가 시프트되는 경우, 반도체 다이(14)의 정확한 또는 실제 위치는 팬-아웃 상호접속부 구조물의 공칭 설계와 충분히 정렬되지 않아서 원하는 라우팅 밀도 및 피치 허용오차가 주어진 패키지 상호접속부들에 대해 원하는 신뢰성을 제공하지 못할 수 있다. 반도체 다이(14)의 위치의 시프트가 작을 때에는, 절연 층(72) 내의 개구들의 위치 또는 전도성 층(74)의 포지셔닝 또는 배열에 대한 조정이 상호접속부 구조물들(28)과 적절하게 정렬하는 데 필요하지 않을 수 있다. 그러나, 반도체 다이(14) 및 상호접속부 구조물들(28)의 위치의 변화가, 공칭 위치가 상호접속부 구조물들(28)과의 적절한 정렬 및 그에 대한 노출을 제공하지 못하도록 된 경우에는, 절연 층(72) 내의 개구들의 위치 및 전도성 층(74)의 포지셔닝 및 배열에 대한 조정이 단위 특정 패턴화(unit specific patterning), 모듈 특정 패턴화, 또는 Adaptive Patterning™(이하, "단위 특정 패턴화")에 의해 이루어질 수 있는데, 이는 2013년 5월 9일자로 출원된 미국 특허 출원 제13/891,006호에 보다 상세히 기술된 바와 같으며, 이의 개시내용은 본 명세서에 참고로 포함된다. 단위 특정 패턴화는, 선택적으로, 각각의 반도체 다이(14)에 대해 개별적으로 개구들(66)의 위치를 조정할 수 있거나, 또는 다수의 반도체 다이(14)에 대해 동시에 위치를 조정할 수 있다. 절연 층(72) 내의 개구들의 위치, 정렬, 또는 위치 및 정렬, 및 전도성 층(74)의 위치 및 정렬은 x-y 병진(translation)에 의해 또는 그들의 공칭 위치에 대한 또는 패널(58) 상의 참조점 또는 기준점에 대한 각 θ의 회전에 의해 조정될 수 있다.
일부 경우에, 2D 코드가, 선택적으로, 빌드업 상호접속부 층(70), 예컨대 전기적으로 기능성인 RDL 층 또는 전도성 층들(74, 78, 82) 중 하나 이상의 층 내에 형성될 수 있는데, 이는 반도체 모듈(100) 내의 각각의 반도체 다이(14), 제1 임베드된 부분(60), 또는 하나 이상의 SMD 컴포넌트들(90)을 고유하게 확인시켜 준다. 고유 2D 코드는 2015년 8월 26일자로 출원된 발명의 명칭이 "Front Side Package-Level Serialization for Packages Comprising Unique Identifiers"인 미국 특허 출원 제14/836,525호에 기재된 바와 같이 형성될 수 있으며, 이의 전체 내용은 본 명세서에 참고로 포함된다.
도 2h는 SMT를 이용하여 SMD 랜드 패드들(86)에 전기적으로 커플링된 복수의 SMD 컴포넌트들(90)을 도시한다. SMD 컴포넌트들(90)은 SMD 컴포넌트들(90)과 SMD 랜드 패드들(86) 사이의 상호접속 또는 전기적 상호접속을 위한 단자들 또는 콘택트 패드들(91)을 포함할 수 있다. SMD 컴포넌트들(90)은 다양한 반도체 다이, 웨이퍼 레벨 칩 규모 패키지(WLCSP)들, 또는 IC들(92), 표면 실장 디바이스들 또는 능동 디바이스들(94), 및 솔더링 가능한 패시브들, 예컨대 저항기들 또는 커패시터들을 포함한 수동 디바이스들(96)뿐 아니라, 제1 임베드된 부분(60)에 실장되고, 반도체 다이(14), 또는 제1 임베드된 부분(60) 내에 임베드된 다른 디바이스들과 전기적 통신 상태에 있도록 조정되거나 구성될 수 있는 다른 컴포넌트들을 포함할 수 있다. 제1 임베드된 부분(60)에 직접적으로 실장 또는 접속됨으로써, SMD 컴포넌트들(90)은 제1 임베드된 부분(60)에 도달하기 전에 PCB 또는 다른 기판에 실장되거나, 또는 이를 통해 라우팅되는 신호를 가질 필요가 없다. 대신에, 콤팩트 반도체 모듈(100)이 생성될 수 있는데, 이는 PCB 또는 기판이 다양한 SMD 컴포넌트들을 제1 임베드된 부분(60)과 상호접속시키는 데 사용될 필요성을 없애준다. 반도체 모듈(100)의 개선된 집적 및 감소된 크기는 최소의 가능한 폼팩터를 필요로 하는 스마트 시계 및 다른 IoT 디바이스들과 같은 소형 전자 시스템에 매우 적합하다.
SMD 컴포넌트들(90)을 SMD 랜드 패드들 또는 가요성 접속부(flex connect)(86)에 전기적으로 커플링하는 데 사용되는 SMT(97)는 솔더, 솔더 페이스트, 솔더 범프들, 범프들, 또는 볼들을 포함할 수 있다. 상기에 나타낸 바와 같이, SMT(97)를 위한 솔더링 가능한 랜드-패드들 또는 가요성 접속부(86)는 빌드업 상호접속부 구조물(70) 및 전도성 층들(74, 78, 82)의 다층 라우팅의 일부로서 형성되거나, 또는 그 위에 형성되고 그에 커플링되어, SMT(97)의 크기의 큰 변동을 허용할 수 있다. 일부 경우에, SMD 컴포넌트들(90)이 SMD 랜드 패드들에 전기적으로 커플링되는 것은, SMD 컴포넌트들(90)이 솔더링 가능한 단자들(91)을 포함하는 것, 솔더 페이스트(97)가 SMD 랜드 패드들(86) 위에 배치되는 것, 및 솔더링 가능한 단자들(91)이 솔더 페이스트(97)와 접촉 상태에 있는 동안에, 솔더링 가능한 단자들(91)이 SMD 랜드 패드들(86) 위에 배치되고 그에 전기적으로 커플링되는 것을 추가로 포함한다. 유사하게, 일부 경우에, 랜드 패드들(86)에 커플링되는 SMD 컴포넌트들(90) 중 적어도 하나는 솔더 범프들(97)과 커플링될 것이다.
SMT(97)가 솔더를 포함하는 경우, 솔더는 SMD 랜드 패드들(86) 상에 배치되어 SMD들(90)과 빌드업 상호접속부 구조물(70)뿐 아니라 제1 임베드된 부분(60) 사이의 전기적 통신을 촉진시킬 수 있다. 솔더는 선택적 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합을 포함할 수 있다. 예를 들어, 솔더는 공융(eutectic) Sn/Pb, 고연(high-lead) 솔더, 또는 무연(lead-free) 솔더일 수 있다. 솔더는 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 프린팅 공정을 이용하여 제1 임베드된 부분(60) 위에 그리고 SMD 랜드 패드들(68) 상에 침착될 수 있다. 일부 실시예들에서, 솔더는 스크린 프린팅을 이용하여 침착되는 Sn 솔더 페이스트이다. SMD들(90)이 솔더를 사용하여 제1 임베드된 부분(60)에 커플링된 후, 솔더는 리플로우 공정을 거치거나 리플로우되어 SMD들(90)과 SMD 랜드 패드들(58) 또는 제1 임베드된 부분(60) 사이의 전기적 접촉을 개선할 수 있다. 리플로우 후에, 임베드된 다이 패널(58) 또는 제1 임베드된 부분(60) 및 SMD들(90)은 선택적으로 수성 세정, 자동 광학 검사(AOI), 및 플라즈마 세정 중 하나 이상을 거칠 수 있다.
도 2i는, SMD 컴포넌트들(90)이 임베드된 다이 패널(58)에 실장된 후에, 임베드된 다이 패널(58)이 쏘우 블레이드 또는 레이저 커팅 툴(98)을 사용하여 쏘우 스트리트들(66)을 통해 커팅 또는 낱개화되어 반도체 모듈들, 모듈들, 또는 반도체 다이 모듈들(100)을 형성할 수 있음을 도시한다. 반도체 모듈들(100)은 복수의 전체 성형 또는 봉합된 반도체 다이(14), 및 패시브들(96)과 함께 다른 SMD 컴포넌트들(90)을 포함할 수 있으며, 이들은 페이스-업 위치, 페이스-다운 위치, 또는 양측 모두에 있을 수 있다. 따라서, 반도체 모듈(100)은 콤팩트 모듈로서 형성될 수 있는데, 이는 PCB 또는 다른 기판이 다양한 SMD 컴포넌트들을 제1 임베드된 부분(60)과 상호접속시키는 데 사용될 필요성을 없애준다. 반도체 모듈(100)의 개선된 집적 및 감소된 크기는 최소의 가능한 폼팩터를 필요로 하는 스마트 시계 및 다른 IoT 디바이스들과 같은 소형 전자 시스템에 매우 적합하다. 일부 경우에, 낱개화된 반도체 모듈들(100)의 전체 크기 또는 전체 치수는, PCB들 또는 다른 기판들이 패키지들의 대향하는 면들 상의 컴포넌트들, 예컨대 반도체 다이(14)와, 컴포넌트들(92, 94, 96)의 상호접속에 사용되는 더 통상적인 패키지들로부터 10%, 20%, 30% 또는 그 이상만큼 감소된 높이를 포함할 수 있다.
콤팩트한 크기의 이득을 제공하는 것에 더하여, 모듈(100)은 또한 견고한 설계로 인해 개선된 강도를 제공할 수 있다. 예를 들어, 반도체 모듈(100)은, 부분적으로는 반도체 다이(14) 중 하나의 풋프린트 안에 있고 부분적으로는 반도체 다이(14)의 풋프린트 밖에 있는 SMD 컴포넌트들(90)을 적어도 하나 포함할 수 있다. 추가적으로, SMD 랜드 패드들(86) 중 적어도 하나는 전체 성형된 베이스 부분(60) 내의 반도체 다이(14)의 풋프린트의 에지 위에 포지셔닝될 수 있다. 반도체 다이(14)의 페이스 또는 활성 표면(18) 위에의 그리고 반도체 다이(14)의 에지(17) 위에의 몰드 화합물(42)의 추가는 반도체 모듈(100)의 기계적 성능을 개선할 수 있다. 특히, 반도체 다이(14)의 에지(17) 위에 포지셔닝된 SMD 랜드 패드(86)를 포함하는 설계에서, 전체 성형된 베이스 부분(60)은 반도체 다이(14)의 에지(17)의 토포그래피로부터 기계적으로 격리된 평면형 제2 표면(56)을 제공한다. 대조적으로, 팬-아웃 구조물이 반도체 다이 아래에 빌드업되어 페이스-다운 팬-아웃 구조물이 빌드된다면, SMD 컴포넌트는 부분적으로는 반도체 다이에 기계적으로 커플링되고 부분적으로는 몰드 화합물에 커플링될 수 있을 것이며, 이는 솔더 조인트 상에 더 높은 열-기계적 응력을 가져오고 그 결과 솔더 조인트 파괴를 초래할 수 있을 것이다.
일부 경우에, 빌드업 상호접속부 구조물(70)은 단위 특정 패턴화를 이용하여 빌드되거나 형성될 수 있다. 그와 같이, 단위 특정 패턴화는 성형된 패널(58) 내의 각각의 제1 임베드된 부분(60)에 대하여 빌드업 상호접속부 구조물(70)의 제1 전도성 층(74)을, 각각의 제1 임베드된 부분(60) 내의 각각의 반도체 다이(14)의 실제 위치에 정렬하도록 조정하는 데 이용되어, 이에 의해, SMD 랜드 패드들(86)과 모듈 패키지(100)의 외곽선 사이에 일정한 정렬을 유지하게 할 수 있다.
도 2i로부터 계속하여 도 2j는 반도체 모듈(100)과 유사한, 반도체 모듈, 모듈, 또는 반도체 다이 모듈(110)이 봉합재 또는 몰드 화합물(106)을 포함하여 형성될 수 있음을 도시한다. SMD 컴포넌트들(90)이 임베드된 다이 패널(58)에 실장된 후에, SMD 컴포넌트들(90)은 봉합재 또는 몰드 화합물(106) 내에 봉합, 오버몰딩, 또는 배치될 수 있다. 봉합재 또는 몰드 화합물(106)은 봉합재(42)와 유사하거나 동일한 재료로 형성될 수 있으며, 이에는 폴리머 복합 재료, 예컨대 충전제를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴레이트, 적절한 충전제를 갖는 폴리머, 또는 다른 적합한 재료가 포함된다. 봉합재(106)는 비전도성일 수 있고, 물리적 지지를 제공할 수 있으며, 외부 요소 및 오염물로부터 SMD 컴포넌트들(90)을 환경적으로 보호할 수 있다. 봉합재 또는 몰드 화합물(106)은, 봉합재(42)에 대해 도시 및 기재된 공정과 유사하거나 동일하게, 페이스트 프린팅, 압축 성형, 전사 성형, 액체 봉합재 성형, 적층, 진공 적층, 스핀 코팅, 또는 다른 적합한 어플리케이터를 이용하여 침착될 수 있다.
제2 임베드된 부분, 전체 성형된 상부 부분, 임베드된 부분, 임베드된 다이, 상부 부분, 또는 제2 부분(108)은 SMD 컴포넌트들(90)이 봉합재(106)에 의해 봉합 또는 오버몰딩됨으로써 형성될 수 있다. 제2 임베드된 부분(108)은 제1 임베드된 부분(60)의 반대편에 위치하여 그에 커플링될 수 있고, 제1 임베드된 부분(60)과 제2 임베드된 부분(108)은 빌드업 상호접속부 구조물(70)에 의해 상호접속되어 반도체 모듈, 모듈, 또는 반도체 다이 모듈(110)을 형성할 수 있다. 봉합재(106)의 성형은, 쏘우 블레이드 또는 레이저 커팅 툴(98)에 의한 낱개화 전후에 발생하여 반도체 모듈(110)을 형성하게 할 수 있다.
도 2k는, 도 2j에 도시된 반도체 모듈(110)과 유사한, 반도체 모듈, 모듈, 또는 반도체 다이 모듈(114)을 도시한다. 모듈(114)은 모듈(100) 및 모듈(110)에 나타낸 것들에 더하여 선택적으로 포함될 수 있는 다수의 추가 특징부들을 나타낸다. 예를 들어, 반도체 모듈(114)은, 배터리에 커플링되도록 조정될 수 있는, 모듈(114)의 제1 세트의 입력/출력(i/o) 커넥터들 또는 패드들(116); 및 디스플레이 또는 스크린에 커플링되도록 조정되는, 모듈(114)의 제2 세트의 i/o 커넥터들 또는 패드들(118)을 추가로 포함할 수 있다. 일부 경우에, 배터리는 모듈(114)의 적어도 2개의 단자들 또는 패드들(116)에 전기적으로 접속될 수 있다. 일부 경우에, 디스플레이는 가요성 커넥터에 의해 모듈(114)에 전기적으로 접속될 수 있다. 추가적으로, 솔더 볼들 또는 다른 적합한 전기적 상호접속부 컴포넌트가, 선택적으로, i/o 상호접속부들로서 모듈(114)에, 예컨대 모듈(114)의 상부 또는 하부 부분들에 부착될 수 있다.
도 2k에 추가로 도시된 바와 같이, 모듈(114)은 또한, 제1 임베드된 부분(60) 내의 반도체 다이(14) 옆의 몰드 화합물(42)의 두께 내에서 일체화된 임베드된 디바이스들, 수동 컴포넌트들, 또는 3D 상호접속부 컴포넌트들(120)을 포함할 수 있다. 일부 경우에, 임베드된 디바이스들(120)은 수직 상호접속부 또는 기판(124)에 커플링된 SMD(122)를 포함할 수 있으며, 이들은 함께, 임베드된 디바이스들(120)을 형성할 수 있다. 다른 경우에, 임베드된 디바이스들은 단지 SMD(122) 또는 단지 수직 상호접속부(124)만일 수 있다. 일부 경우에, 임베드된 디바이스들(120)은 2016년 4월 28일자로 출원된, 발명의 명칭이 "3D Interconnect Component for Fully Molded Packages"인 미국 특허 출원 제15/141,028호에 개시된 바와 같이 모듈(114) 내에 형성될 수 있으며, 이의 개시의 전체 내용은 본 명세서에 참고로 포함된다.
도 2k는 또한, 모듈(114)이 또한 차폐층(126)을 포함할 수 있음을 도시한다. 차폐층(126)은 하나 이상의 전도성 또는 금속 재료, 예컨대 Al, 페라이트 또는 카르보닐 철, 스테인리스 강, 양은(nickel silver), 저탄소 강, 규소철 강, 포일, 전도성 수지, 및 전자기 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡, 및 다른 디바이스간 간섭을 차단 또는 흡수할 수 있는 다른 금속 및 복합재를 포함할 수 있다. 차폐층(126)은 전해 도금, 무전해 도금, 스퍼터링, PVD, CVD, 또는 다른 적합한 침착 공정을 사용하여 패턴화되고 순응하여 침착될 수 있다. 차폐층(126)은, 또한, EMI 및 RFI의 영향을 감소시키기 위하여 카본-블랙 또는 알루미늄 플레이크와 같은 비금속 재료일 수 있다. 비금속 재료의 경우, 차폐층(126)은 적층, 분무, 페인팅, 또는 다른 적합한 공정에 의해 적용될 수 있다. 차폐층(126)은 또한, 외부 저-임피던스 접지점에 전기적으로 접속될 수 있다. 차폐층(126)은 모듈(114)의 상부 및 하부 부분 위에 추가되고 하나 이상의 반도체 다이 또는 SMT 특징부들 사이에서 배면 접촉할 수 있는데, 예를 들어 반도체 다이(14)의 배면(18)이 차폐층(126)과 접촉, 직접 접촉, 상태에 있거나, 또는 그에 커플링될 수 있다. 일부 경우에, 하나 이상의 반도체 다이 또는 SMT 특징부들의 측면, 표면, 또는 배면과 차폐층(126) 사이의 접촉은 히트 싱크(heat sink)로서의 또는 열 관리를 위한 역할을 할 수 있다. 차폐층(126)은, 선택적으로, 모듈(114)의 상부 및 측부 표면의 전부 또는 대부분 - 상부 및 측부 표면의 90 내지 100%를 포함함 - 을 커버할 수 있는 순응성 EMI 차폐체로서 형성될 수 있고, 일부 경우에, 차폐층(126)은 또한, 모듈(114)의 제6 면, 예컨대 모듈(114)의 하부 면의 50%를 초과하여 커버할 수 있다.
도 3은 모듈, 예컨대 모듈(100, 110, 114), 또는 유사한 모듈, 예컨대 열적으로 향상된 전체 성형된 팬-아웃 모듈의 형성을 위한 공정 플로우 또는 차트(130)의 비제한적인 예를 도시한다. 공정 플로우(130)는 개략적인 형태로 도시되어 있고, 요소들, 액션들, 단계들, 또는 공정들(132 내지 162)에 대해 기재되어 있다. 요소들(132 내지 162)은 예시로서 그리고 비제한적으로 제시되어 있으며, 요소들은 하기에 제시된 순서 또는 순차대로 수행될 수 있지만, 이들은 그렇게 할 필요는 없다. 더 적은 요소들, 또는 추가 요소들뿐 아니라, 모듈을 형성하는 데 사용되는 다양한 요소들의 순서 또는 순차는 수정될 수 있다.
요소(132)에서는, 전기적 상호접속부들(28)이 네이티브 반도체 웨이퍼(12)의 레벨로 다수의 반도체 다이(14) 상에 도금될 수 있다. 요소(134)에서는, 각각의 반도체 웨이퍼들(12)을 프로빙하여, 반도체 웨이퍼들(12) 내의 또는 상의 각각의 반도체 다이(14)의 기능성을 테스트할 수 있다. 요소(136)에서는, 반도체 웨이퍼들(12)이 500 μm 미만 또는 350 마이크로미터 미만의 완성된 Si 두께로 얇아질 수 있다. 요소(138)에서는, 반도체 다이(14)가 반도체 웨이퍼(12)로부터 낱개화될 수 있다. 요소(140)에서는, 기지의 양호한 반도체 다이(14)가 임시 캐리어 또는 기판(36) 상에 페이스-업으로 배치될 수 있다. 요소(142)에서는, 반도체 다이(14)가 봉합재 또는 몰드 화합물(42)로 성형 또는 봉합되어, 임의의 원하는 크기 및 형상의 재구성된 웨이퍼, 임베드된 다이 패널, 또는 플라스틱 패널(58)을 형성할 수 있다. 요소(144)에서는, 캐리어(36)를 제거하여, 성형된 반도체 다이(14)의 배면들(18)을 노출시킬 수 있다. 요소(146)에서는, 임베드된 패널(56)의 제2 표면 또는 전면(front side)(56)이 그라인딩 공정을 거쳐서 전기적 상호접속부들(28)을 노출시킬 수 있다. 요소(148)에서는, 패널(58)을 스캐닝하여 패널(58) 내의, 제1 임베드된 부분들(60) 내의, 또는 각각의 제1 임베드된 부분(60) 내의 각각의 반도체 다이(14)의 위치 및 배향을 측정할 수 있다.
요소(150)에서는, 빌드업 상호접속부 구조물 또는 고밀도 다층 RDL 라우팅 패턴(70)을 (예를 들어, 단위 특정 패턴화를 이용하여) 형성하여, 빌드업 상호접속부 구조물(70)을 각각의 반도체 다이(14)에 맞추어 정렬할 수 있다. 요소(152)에서는, 광-이미징가능한 솔더 마스크 재료(84)를 최종 RDL 층 위에 형성하여, SMD 랜드 패드들(86)을 형성할 수 있다. 요소(154)에서는, 노출된 SMD 랜드 패드들(86) 위에 솔더링 가능한 표면 마감재를 도포하여, 컴포넌트들의 표면 실장 조립을 용이하게 할 수 있다. 요소(156)에서는, 패널(58)을 선택적으로 프로빙하여, 패널(58) 내의 각각의 임베드된 부분(60)의 기능성을 테스트할 수 있다. 요소(158)에서는, 패널(58)의 후부를 그라인딩 또는 폴리싱함으로써 패널(58)을 선택적으로 얇게 하여, 임베드된 반도체 다이(14)의 두께를, 예를 들어 250 μm 미만의 두께로 감소시킬 수 있다. 요소(160)에서는, SMD 컴포넌트들(90)이 SMT 조립 공정을 사용하여 SMD 랜드 패드들(86)에 부착될 수 있는데, 상기 SMT 조립 공정은 각각의 SMD 랜드 패드(86) 위에 솔더 페이스트(97)를 스크린 프린팅하는 단계, 및 SMD 컴포넌트들(90)의 솔더링 가능한 단자들(91)이 랜드 패드들(86)과 접촉하도록 패널(58) 상에 SMD 컴포넌트들(90)을 배치하는 단계를 포함할 수 있고, 솔더(97)는 리플로우되어 SMD 컴포넌트들(90)을 패널(58) 상의 SMD 패드들(86)에 커플링할 수 있다. 마지막으로, 요소(162)에서는, 모듈 유닛들(100, 110, 114)을 낱개화하여 이들을 패널(58)로부터 분리할 수 있다.
그와 같이, 모듈들(100, 110, 114)에 의해 다수의 이점이 제공되거나 가능해질 수 있으며, 이들의 예시적이고 비제한적인 목록은 하기를 포함한다: 반도체 다이(14) 상의 콘택트 패드들(22)에 대한 접촉 저항의 개선된 제어, 모듈들(110, 110, 114)의 개선된 RF 성능, 모듈들의 개선된 열 성능 및 배전(power distribution), 모듈들의 개선된 기계적 신뢰성, 빌드업 상호접속부 구조물(70)에 대한 미세 피치 리소그래피(fine pitch lithograph)를 위한 평면형 표면, 제1 팬-아웃 유전체 층을 대체하는 몰드 화합물(42), 광학적 다이 위치 측정을 위한 봉합재(42)와 전도성 상호접속부들(28) 사이의 고 콘트라스트 표면, 저-k 디바이스들에 대한 완전 보호된 반도체 다이(14) 에지, 및 SMT 조립을 간소화하는 낮은 패널 휨(warpage)을 갖는 평면형 표면.
반도체 다이(14) 상의 콘택트 패드들(22), 예컨대 Al 콘택트 패드들(22)에 대한 접촉 저항의 개선된 제어가 제공될 수 있다. 개선은 페이스-다운 웨이퍼-레벨 팬-아웃(WLFO) 구조물, 예컨대 eWLB에 대해 이루어지는데, 상기 구조물은 산화알루미늄의 형성을 방지하기 위하여 반도체 다이 상의 Al 접합 패드들 또는 콘택트 패드들에 접촉하기 위하여 플라스틱 패널 또는 성형 화합물에 배리어 및 시드 층을 스퍼터링하는 것을 전형적으로 필요로 한다. 플라스틱 패널들 또는 플라스틱 웨이퍼들은 배리어 층들, 예컨대 Ti 또는 TiW 배리어 층들의 스퍼터 침착에서 문제가 있을 수 있는데, 플라스틱은 가스방출(out-gas)하는 경향이 있고, 스퍼터 에칭 동안 그리고 시드 층 침착 전에 존재하는 미량의 산소가 콘택트 패드들 상에 수 옹스트롬의 산화알루미늄을 형성하여, 높은 접촉 저항을 가져올 수 있고, 이는 반도체 다이의 성능을 저해할 수 있기 때문이다. 산화알루미늄 형성의 관리 또는 방지는 스퍼터 전에 질소 중에 패널들을 저장하는 것, 스퍼터 툴 내에서의 연장된 탈기 시간, 에칭 챔버 내에서 매우 낮은 베이스 압력을 보장하기 위한 연장된 펌프 다운 시간과 같은 것들을 통해, 또는 다른 적합한 공정을 통해 달성될 수 있다. 모듈들(100, 110, 또는 114)의 제1 임베드된 부분(60)의 전체 성형된 구조물에서는, 전기적 상호접속부들(28)이 봉합재(42) 내에 포지셔닝되어, 마치 플립-칩 범프 또는 웨이퍼 WLP 공정에서 하는 것과 같이 Si 또는 네이티브 웨이퍼(10)에 Cu 또는 다른 전도성 상호접속부들(28)을 적용함으로써 Al 또는 다른 콘택트 패드들(22)에 대해 월등한 접촉 저항을 제공할 수 있다. 결과로서, 반도체 다이(14)의 콘택트 패드들(22)은 전기적 상호접속부(28)와 콘택트 패드(22) 사이의 성형 또는 봉입된(encased) 접합에 의해 보호되어, 공정 위험(노출 및 산화)이 임베드된 다이 패널(58) 또는 제1 임베드된 부분(60)에 대하여, 기둥들, 포스트들, 또는 스터드들을 갖지 않는 페이스-다운 팬-아웃 구조물들과 비교하여 훨씬 더 낮게 된다.
모듈들(100, 110, 또는 114)에 대한 개선된 RF 성능은 또한 반도체 다이(14)의 활성 표면(20) 위에 그리고 전기적 상호접속부들(28) 주위에 배치된 몰드 화합물(42)의 층에 의해 이용가능할 수 있는데, 이는 반도체 다이(14)의 활성 표면(20)과 빌드업 상호접속부 구조물(70), 고밀도 다층 라우팅 층, 또는 팬-아웃 RDL 층 사이에 약 10 내지 100 μm, 20 내지 50 μm, 또는 30 μm(+ 또는 - 5 μm)의 오프셋 또는 갭을 생성할 수 있다. 추가 오프셋은 더 높은 품질 팩터(Q)를 갖는 그러한 인덕터들과 같은 특징부들의 바람직한 성능을 가능하게 하는 버퍼 또는 공간을 제공할 수 있다.
개선된 열 성능 및 배전이 또한 모듈들(100, 110, 114)에 대해 이용가능한데, 이는 임의의 크기 또는 형상의 전도성 상호접속부들(28)을 형성함으로써 달성될 수 있다. 예를 들어, 전도성 상호접속부들(28)은 작은 미세 피치 Cu 스터드들과 함께, 큰 Cu 스터드들과 함께 형성될 수 있고, 동일한 반도체 다이(14) 상에 형성된 전력 또는 접지 평면을 추가로 포함할 수 있다. 전도성 상호접속부들(28)은 페이스-업 반도체 다이(14)의 전면(20) 위에 몰드 화합물(42)을 배치한 후에 평탄화될 수 있기 때문에, 반도체 다이(14)에 커플링되는 전도성 상호접속부들(28)의 크기 또는 범프 크기에 있어서 큰 변동이 있더라도 범프 높이 균일성에 관한 우려가 감소되거나 제거된다. 범프 크기 균일성에 관한 우려가 거의 또는 전혀 없이, Cu 상호접속부들을 포함한 전도성 상호접속부들의 큰 면적이 반도체 다이(14)에 대해 더 효과적으로 배전하는 데 사용될 수 있다. 일부 경우에, 두꺼운 Cu의 평면이 전도성 상호접속부들(28)의 일부로서 또는 하나 이상의 이들로서 생성되어 열 성능을 개선할 수 있다. 추가적으로, Cu 층의 두께는 상이한 응용물에 대하여 성능을 조정하도록 조절될 수 있다. 상기 이점은 임의의 "칩스 라스트(chips last)" 또는 플립-칩 타입 구조물과 대비하여 달성될 수 있는데, 여기서는 모든 솔더 범프들 또는 전도성 상호접속부들이 동일하거나 같거나 실질적으로 유사한 크기 및 형상을 가질 것을 필요로 한다.
모듈들(100, 110, 114)에 대한 개선된 기계적 신뢰성이 또한 반도체 다이(14)의 페이스 또는 활성 표면(20) 위에의 그리고 다이 에지들(17) 위 및 주위에의 몰드 화합물(42)의 추가를 통해 이용가능하다. 특히, 반도체 다이(14)의 에지(17) 위에 포지셔닝된 SMD 랜드 패드들(86)을 갖는 설계에서, 전체 성형된 구조물 또는 제1 임베드된 부분(60)은 반도체 다이 에지(17)의 토포그래피로부터 기계적으로 격리된 평면형 표면을 제공할 수 있다. 페이스-다운 팬-아웃 구조물에서, SMD 컴포넌트 아래의 팬-아웃 빌드업은, 적어도, 부분적으로는 반도체 다이에 기계적으로 커플링되고, 부분적으로는 몰드 화합물에 기계적으로 커플링될 수 있으며, 이는 상호접속부들, 예컨대 솔더 조인트들 상에 더 높은 열-기계적 응력을 가져오고 그 결과 솔더 조인트 파괴 또는 다른 파괴를 초래할 수 있다.
모듈들(100, 110, 114)에 의한 개선은 미세 피치 리소그래피를 위한 평면형 표면 - 이는 임베드된 다이 패널(58)이 성형 후에 평탄화될 때 그로 인해 존재할 수 있음 - 을 추가로 포함할 수 있다는 것으로, 예를 들어 빌드업 상호접속부 구조물(70)의 형성에 의해, 노출 시에 작은 심도(depth of field)로, 미세 피치 리소그래피를 용이하게 할 수 있다. 게다가, 빌드업 상호접속부 구조물(70)의 제1 층은, 절연 층(72)과 같은 유전체 층 또는 전도성 층(74)과 같은 금속 층 어느 것이든 간에, 전도성 상호접속부들(28)의 동일 평면 상의 노출된 표면들 또는 단부들을 갖는 단일 몰드 화합물(42) 위에 형성될 수 있다. 상기 개선은 페이스-다운 팬-아웃 구조물 또는 기판 내에 임베드된 다이 구조물에 대한 것과 대조적인데, 여기서는 제1 층이 하나 초과의 베이스 재료, 예컨대 반도체 다이 및 반도체 다이 주위의 봉합재 위에 형성된다. 그와 같이, 특징부 크기는 단지 리소그래피 툴의 능력에 의해서만 제한되는데, 이것은 로드 맵에 의해, 이제 약 2 내지 5 μm 라인 및 공간(또는 4 내지 10 μm 피치)의 범위, 또는 그 이하일 수 있다. 더 얇은 광-폴리머 층이 패널에 적용될 수 있는데, 페이스-다운 구조물에서 존재하는 것과 같은 다이 에지 포토그래피가 없기 때문이다. 평면형 페이스-업 구조물의 경우, 다이 에지에 걸쳐 매우 미세한 트레이스들을 이어가는 데 문제가 없다.
모듈들(100, 110, 114)에 의한 개선은 또한 제1 팬-아웃 유전체 층, 예컨대 절연 층(72)을 대체하는 몰드 화합물(42)을 포함할 수 있어서, 제1 전도성 층(74)이 봉합재(42)와 직접 접촉된 상태로 배치되게 된다. 제1 팬-아웃 유전체 층을 생략하고 팬-아웃 RDL(74)을 임베드된 다이 패널(58)에 직접적으로 적용함으로써 비용을 감소시킬 수 있으며, 이는 낮은 상호접속부 밀도를 갖는 더 작은 부품들에 대해 이득이 될 수 있다.
임베드된 다이 패널(58) 내에, 봉합재(42)에 대한 반도체 다이(14)의 위치의 광학 측정을 위한 고 콘트라스트 표면이 또한 이용가능하다. 전체 성형된 구조물은 검사 공정에서 유리한데, 그것은 검사를 위한 매우 높은 콘트라스트 표면을 생성하기 때문으로, 이는, 예를 들어 검정색 백그라운드에 대해 흰색으로 보이는 Cu 범프를 포함할 수 있다. 반도체 다이(14)의 활성 표면(20) 위의 봉합재(42)는 광학 검사 공정으로부터 검사를 지연시키거나 복잡하게 할 수 있는 활성 표면(20)에 존재하는 교란 특징부들을 제거한다. 그와 같이, 현재 설계에 의해 생성된 고 콘트라스트 이미지는 매우 신속하고 신뢰성 있는 스캔을 가능하게 하고, 이는 비용을 감소시킨다.
모듈들(100, 110, 114)에 의한 개선은 또한 저-k 디바이스들에 대하여 전체 보호된 다이 에지들(17)을 가능하게 한다. 저-k 디바이스들은 종종 레이저 홈이 반도체 다이의 다이싱 전에 형성될 것을 필요로 하는데, 이는 다이 에지에서 추가의 토포그래피를 생성한다. 다이싱 전의 레이저 홈은 시간 및 비용을 증가시키는 추가의 공정 단계이지만, 종종 특정 파괴 모드를 방지하는 데 필요하다. 특정 파괴 모드는 페이스-다운 구조물들에서 일어나는데, 이는, 더 얇은 광-폴리머 층이 사용될 때, 쏘우 스트리트 내의 테스트 패드들이 낱개화 동안 들어 올려지거나 이동되게 할 수 있어서, 전도성인 들어 올려진 패드가 RDL 또는 상호접속부 구조물과 접촉되게 하거나 그것을 단락시키게 될 것이다. 현재 모듈들(100, 110, 114)은, 들어 올려진 구조물들을 피하고 단락을 방지하기 위하여 저-k 디바이스 구조물의 에지에서 또는 그 부근에서 광-폴리머 계면에 몰드 화합물을 형성하기보다는 오히려, 민감한 다이 에지 구조물을 단일 몰드 화합물(42)로 전체 봉합할 수 있게 한다.
모듈들(100, 110, 114)에 의한 개선은 또한 임베드된 다이 패널(58)의 낮은 휨을 갖는 평면형 표면을 가능하게 하는데, 이러한 평면형 표면은 SMD 및 SMT 조립을 간소화한다. 모듈들(100, 110, 114)의 구조는, 유사한 두께 및 재료 특성의 봉합재들(42)의 일부분들 또는 층들이 반도체 다이(14)의 상부 및 하부 상에 배치됨으로써 균형을 이룰 수 있다. 따라서, 반도체 다이(14)와 봉합재(42) 사이의 CTE 불일치에 의해 유도된 응력이 반도체 다이(14)의 양면에서 실질적으로 균형을 이룰 수 있다. 따라서, 임베드된 다이 패널(58)은 SMT 공정 및 SMD 컴포넌트들(90)의 실장 동안 비교적 편평한 상태로 남아 있을 수 있는데, 이때 이들은 실온에서의 컴포넌트들을 배치한 후, 섭씨 230도를 초과하는 상승된 온도에서 솔더를 리플로우하는 것을 포함할 수 있다.
본 발명이 상이한 형태로 다수의 실시예를 포함하지만, 본 발명이 개시된 방법 및 시스템의 원리의 예시로서 간주될 것이고 개시된 개념의 넓은 태양을 예시된 실시예로 제한하도록 의도되지 않는다는 이해 하에 특정 실시예의 세부사항이 하기의 페이지에서 도면 및 기록된 설명에 제시된다. 또한, 다른 구조, 제조 디바이스, 및 예가 제공된 것들과 혼합 또는 치환될 수 있다는 것이 당업자에 의해 이해되어야 한다. 상기의 설명이 특정 실시예를 나타내는 경우, 다수의 수정이 본 발명의 사상으로부터 벗어나지 않으면서 이루어질 수 있고 이들 실시예 및 구현예가 다른 기술에도 마찬가지로 적용될 수 있다는 것이 이의없이 명백해질 것이다. 따라서, 개시된 요지는 본 발명의 사상 및 범주와 당업자의 지식 내에 속하는 모든 그러한 변경, 수정, 및 변형을 포괄하도록 의도된다. 이와 같이, 첨부된 청구범위에 기술되는 바와 같은 본 발명의 더 넓은 사상 및 범주로부터 벗어남이 없이 그에 대해 다양한 수정 및 변경이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면은 제한적인 관점이 아니라 예시적인 관점에서 고려되어야 한다.

Claims (20)

  1. 반도체 모듈로서,
    기계적으로 격리되는 평면형 표면을 포함하는 전체 성형된 베이스 부분 - 상기 전체 성형된 베이스 부분은,
    콘택트 패드들을 포함하는 반도체 다이,
    상기 콘택트 패드들에 커플링되고 상기 평면형 표면으로 연장되는 전도성 기둥(pillar)들, 및
    활성 표면, 4개의 측부 표면들 위에, 그리고 상기 전도성 기둥들 주위에 배치된 봉합 재료를 추가로 포함하며, 상기 전도성 기둥들의 단부들은 상기 전체 성형된 베이스 부분의 상기 평면형 표면에서 상기 봉합 재료로부터 노출됨 -;
    상기 전체 성형된 베이스 부분 위에 배치되며 그 풋프린트(footprint) 내에 포함되는 비아(via)와 라우팅 층을 포함하고, 전도성 비아의 위치 또는 정렬이 반도체 다이의 시프트(shift)를 처리하는 단위 특정 패턴화(unit specific patterning)에 의해 조정되는, PCB 또는 기판이 없는 빌드업 상호접속부 구조물(build-up interconnect structure);
    상기 라우팅 층 위에 배치되고 개구들을 포함하여, 상기 반도체 다이 및 상기 전도성 기둥들에 전기적으로 커플링되는 표면 실장 디바이스(surface mount device, SMD) 랜드 패드들을 형성하는 광-이미징가능한 솔더 마스크 재료;
    표면 실장 기술(surface mount technology, SMT)을 이용하여 상기 SMD 랜드 패드들에 전기적으로 커플링된 SMD 컴포넌트;
    배터리에 커플링되도록 조정된 상기 모듈의 제1 출력 커넥터; 및
    디스플레이에 커플링되도록 조정된 상기 모듈의 제2 출력 커넥터를 포함하는, 반도체 모듈.
  2. 제1항에 있어서, 광-이미징가능한 솔더 마스크는 에폭시 솔더 레지스트, 폴리이미드, PBO, 및 실리콘 중 적어도 하나를 포함하는, 반도체 모듈.
  3. 제1항에 있어서, 상기 SMD 컴포넌트가 상기 SMD 랜드 패드들에 전기적으로 커플링되는 것은,
    상기 SMD 컴포넌트가 솔더링 가능한 단자들을 포함하는 것;
    솔더 페이스트가 상기 SMD 랜드 패드들 위에 배치되는 것; 및
    상기 솔더링 가능한 단자들이 상기 솔더 페이스트와 접촉 상태에 있는 동안에, 상기 솔더링 가능한 단자들이 상기 SMD 랜드 패드들 위에 배치되고 그에 전기적으로 커플링되는 것을 추가로 포함하는, 반도체 모듈.
  4. 제3항에 있어서, SMD 랜드 패드들은 니켈(Ni) 및 금(Au); Ni, 팔라듐(Pd) 및 Au; 주석(Sn); 솔더; 또는 OSP(Organic Solderability Preservative)의 솔더링 가능한 표면 마감제를 포함하는, 반도체 모듈.
  5. 제1항에 있어서, 상기 SMD 컴포넌트는 솔더 범프들을 사용하여 상기 랜드 패드들에 커플링되는, 반도체 모듈.
  6. 제1항에 있어서, 상기 빌드업 상호접속부 구조물은 고밀도 다층 라우팅 층들을 포함하는, 반도체 모듈.
  7. 제1항에 있어서,
    상기 SMD 컴포넌트는, 부분적으로는 상기 반도체 다이의 풋프린트(footprint) 안에 있고, 부분적으로는 상기 반도체 다이의 풋프린트 밖에 있고;
    상기 SMD 랜드 패드들 중 적어도 하나는 상기 전체 성형된 구조물 내의 상기 반도체 다이의 풋프린트의 에지 위에 포지셔닝되는, 반도체 모듈.
  8. 삭제
  9. 제1항에 있어서, 상기 전체 성형된 베이스 부분 내의 상기 반도체 다이가, 임의의 SMD 컴포넌트가 상기 SMD 랜드 패드들에 커플링되기 전에, 완전히 테스트가 가능한 것을 추가로 포함하는, 반도체 모듈.
  10. 반도체 모듈로서,
    평면형 표면을 포함하는 전체 성형된 베이스 부분 - 상기 전체 성형된 베이스 부분은,
    콘택트 패드들을 포함하는 반도체 다이,
    상기 콘택트 패드들에 커플링되고 상기 평면형 표면으로 연장되는 전도성 기둥들, 및
    활성 표면, 4개의 측부 표면들 위에, 그리고 상기 전도성 기둥들 주위에 배치된 봉합 재료를 추가로 포함하며, 상기 전도성 기둥들의 단부들은 상기 전체 성형된 베이스 부분의 상기 평면형 표면에서 상기 봉합 재료로부터 노출됨 -;
    상기 전체 성형된 베이스 부분 위에 배치된 라우팅 층을 포함하는 빌드업 상호접속부 구조물;
    상기 라우팅 층에 전기적으로 커플링된 SMD 컴포넌트;
    배터리에 커플링되도록 조정된 상기 모듈의 제1 출력 커넥터; 및
    디스플레이에 커플링되도록 조정된 상기 모듈의 제2 커넥터를 포함하는, 반도체 모듈.
  11. 제10항에 있어서, 상기 SMD 컴포넌트가 상기 라우팅 층에 전기적으로 커플링되는 것은,
    상기 SMD 컴포넌트가 솔더링 가능한 단자들을 포함하는 것;
    솔더 페이스트가 상기 라우팅 층 위에 배치되는 것; 및
    상기 솔더링 가능한 단자들이 상기 솔더 페이스트와 접촉 상태에 있을 때, 상기 솔더링 가능한 단자들이 상기 라우팅 층 위에 배치되고 그에 전기적으로 커플링되는 것을 추가로 포함하는, 반도체 모듈.
  12. 제10항에 있어서, 상기 SMD 컴포넌트는 솔더 범프들을 사용하여 상기 라우팅 층에 커플링되는, 반도체 모듈.
  13. 제10항에 있어서,
    상기 SMD 컴포넌트는, 부분적으로는 상기 반도체 다이의 풋프린트 안에 있고, 부분적으로는 상기 반도체 다이의 풋프린트 밖에 있는, 반도체 모듈.
  14. 삭제
  15. 제10항에 있어서, 상기 전체 성형된 베이스 부분 내의 상기 반도체 다이가, 임의의 SMD 컴포넌트가 SMD 랜드 패드들에 커플링되기 전에, 완전히 테스트가 가능한 것을 추가로 포함하는, 반도체 모듈.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020187016456A 2015-11-20 2016-11-18 전체 성형된 소형화 반도체 모듈 KR102127774B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562258040P 2015-11-20 2015-11-20
US62/258,040 2015-11-20
US15/354,447 2016-11-17
US15/354,447 US9831170B2 (en) 2011-12-30 2016-11-17 Fully molded miniaturized semiconductor module
PCT/US2016/062940 WO2017087899A1 (en) 2015-11-20 2016-11-18 Fully molded miniaturized semiconductor module

Publications (2)

Publication Number Publication Date
KR20180084877A KR20180084877A (ko) 2018-07-25
KR102127774B1 true KR102127774B1 (ko) 2020-06-29

Family

ID=58719240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187016456A KR102127774B1 (ko) 2015-11-20 2016-11-18 전체 성형된 소형화 반도체 모듈

Country Status (5)

Country Link
KR (1) KR102127774B1 (ko)
CN (1) CN108307661B (ko)
HK (1) HK1256963A1 (ko)
TW (1) TWI674658B (ko)
WO (1) WO2017087899A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
KR102563424B1 (ko) * 2017-11-02 2023-08-07 주식회사 아모센스 반도체 패키지 및 모바일용 전자기기
US10608638B2 (en) * 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11114311B2 (en) * 2018-08-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
KR102179167B1 (ko) * 2018-11-13 2020-11-16 삼성전자주식회사 반도체 패키지
US11183482B2 (en) 2019-09-17 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Shift control method in manufacture of semiconductor device
US11515174B2 (en) * 2019-11-12 2022-11-29 Micron Technology, Inc. Semiconductor devices with package-level compartmental shielding and associated systems and methods
TWI829379B (zh) * 2021-10-12 2024-01-11 南韓商Ｗｉｔ有限公司 大面積監視設備
CN117525039A (zh) * 2022-07-30 2024-02-06 华为技术有限公司 芯片封装结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759737A (en) 1996-09-06 1998-06-02 International Business Machines Corporation Method of making a component carrier
US20130280826A1 (en) * 2010-02-16 2013-10-24 Deca Technologies Inc. Adaptive patterning for panelized packaging

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
TWI229433B (en) * 2004-07-02 2005-03-11 Phoenix Prec Technology Corp Direct connection multi-chip semiconductor element structure
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US8604600B2 (en) * 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
TWI543307B (zh) * 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構
US9269622B2 (en) * 2013-05-09 2016-02-23 Deca Technologies Inc. Semiconductor device and method of land grid array packaging with bussing lines
KR101601388B1 (ko) * 2014-01-13 2016-03-08 하나 마이크론(주) 반도체 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759737A (en) 1996-09-06 1998-06-02 International Business Machines Corporation Method of making a component carrier
US20130280826A1 (en) * 2010-02-16 2013-10-24 Deca Technologies Inc. Adaptive patterning for panelized packaging

Also Published As

Publication number Publication date
HK1256963A1 (zh) 2019-10-04
KR20180084877A (ko) 2018-07-25
CN108307661B (zh) 2022-07-08
TWI674658B (zh) 2019-10-11
CN108307661A (zh) 2018-07-20
TW201729373A (zh) 2017-08-16
WO2017087899A1 (en) 2017-05-26

Similar Documents

Publication Publication Date Title
US10373902B2 (en) Fully molded miniaturized semiconductor module
KR102127774B1 (ko) 전체 성형된 소형화 반도체 모듈
KR102114563B1 (ko) 열적으로 강화된 전체 성형 팬-아웃 모듈을 제조하는 방법
KR102447319B1 (ko) 전체 성형 패키지를 위한 3d 상호접속 컴포넌트
US10217702B2 (en) Semiconductor device and method of forming an embedded SoP fan-out package
US9978655B2 (en) Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
US9269622B2 (en) Semiconductor device and method of land grid array packaging with bussing lines
US10418298B2 (en) Semiconductor device and method of forming dual fan-out semiconductor package
US9082780B2 (en) Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
TWI614859B (zh) 半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法
US8816404B2 (en) Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
US8642384B2 (en) Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
US9824923B2 (en) Semiconductor device and method of forming conductive pillar having an expanded base
US8741764B2 (en) Semiconductor device and method of forming conductive pillars having recesses or protrusions to detect interconnect continuity between semiconductor die and substrate
US11616003B2 (en) Stackable fully molded semiconductor structure with through silicon via (TSV) vertical interconnects
TW201642419A (zh) 全模製封裝之３ｄ互連組件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant