TW201642419A

TW201642419A - 全模製封裝之３ｄ互連組件

Info

Publication number: TW201642419A
Application number: TW105113306A
Authority: TW
Inventors: 斯坎倫克里斯托弗Ｍ
Original assignee: 戴卡科技有限公司
Priority date: 2015-04-29
Filing date: 2016-04-28
Publication date: 2016-12-01
Also published as: TWI690044B

Abstract

一種製作一半導體組件封裝之方法可包括：提供一基材，該基材包含導電跡線；利用焊料軟焊一表面安裝裝置(SMD)至該基材；利用一第一模製化合物囊封該SMD於該基材上以形成一組件總成，該第一模製化合物在該SMD上方並圍繞該SMD；及安裝該組件總成至一臨時載體，其中該組件總成之一第一側面定向成朝向該臨時載體。該方法可進一步包括：安裝包含一導電互連之一半導體晶粒至該臨時載體，該半導體晶粒相鄰於該組件總成；利用一第二模製化合物囊封該組件總成及該半導體晶粒以形成一重構板材(panel)；及使該導電互連及該等導電跡線相對於該第二模製化合物暴露在該組件總成之該第一側面及該第二側面。

Description

全模製封裝之3D互連組件

本揭露主張2015年4月29日申請之標題為「3D Interconnect Component for Fully Molded Packages」之美國臨時專利第62/154,218號之權益(包括申請日期)，該專利之揭露內容以引用方式併入本文中。

本揭露係關於全模製封裝之三維(3D)互連組件或組件總成，包括旋轉可軟焊組件總成。全模製封裝可包含複數個整合式半導體裝置，包括組件總成，該複數個整合式半導體裝置用於穿戴式科技、物聯網(IoT)裝置、或兩者。

半導體裝置常見於現代電子產品中。半導體裝置具有不同之電組件數量及電組件密度。離散半導體裝置一般含有一種類型電組件，例如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、及功率金屬氧化物半導體場效電晶體(MOSFET)。整合式半導體裝置一般而言含有數百至數百萬個電組件。整合式半導體裝置之實例包括微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、及數位微鏡裝置(DMD)。

半導體裝置執行各式各樣功能，諸如信號處理、高速計算、傳輸及接收電磁信號、控制電子裝置、將日光轉變成電力、及建立用於電視顯示器之視覺投影。在娛樂、通訊、功率轉換、網路、電腦、及消費性產品領域中可見到半導體裝置。軍事應用、航空、汽車、工業控制器、及辦公室設備中亦可見到半導體裝置。

半導體裝置利用半導體材料之電性質。半導體材料之原子結構允許藉由施加一電場或基極電流或透過摻雜程序來操縱其導電性。摻雜引入雜質至半導體材料中以操縱及控制半導體裝置之導電性。

一半導體裝置含有主動及被動電結構。主動結構(包括雙極性及場效電晶體)控制電流之流動。藉由改變摻雜的位準及一電場或基極電流施加的位準，電晶體促進或限制電流之流動。被動結構(包括電阻器、電容器、及電感器)建立執行各式各樣電功能所必須的電壓與電流之間之關係。被動結構及主動結構經電連接以形成電路，其致能半導體裝置執行高速計算及其他實用的功能。

一般使用兩個複雜的製造程序來製造半導體裝置，即，前段製造及後段製造，各者可能涉及數百個步驟。前段製造涉及形成複數個半導體晶粒於一半導體晶圓之表面上。各半導體晶粒一般是相同的且含有藉由電連接主動組件及被動組件所形成之電路。後段製造涉及自晶圓成品(finished wafer)單切個別半導體晶粒及封裝該晶粒，以提供結構支撐及環境隔離。如本文中所使用，用語「半導體晶粒(semiconductor die)」係指彼字詞之單數形及複數形兩者，並且據此可係指一單一半導體裝置及多個半導體裝置兩者。

半導體製造之一個目標係生產較小半導體裝置。較小裝置一般消耗較少電力、具有較高性能、且可被更高效率生產。此外，較小半導體裝置具有較小覆蓋區(footprint)，這是較小最終產品所欲的。可藉由前段程序之改良而達成較小半導體晶粒大小，從而得到具有較小的較高密度主動組件及被動組件之半導體晶粒。後段程序可藉由電互連及封裝材料之改良而得到具有較小覆蓋區之半導體裝置封裝。

半導體晶粒之後段處理亦可包括許多表面安裝裝置(SMD)、被動組件、或兩者之整合，其等用於連接半導體晶粒或整合式電路至基材表面以及PCB而不使用PCB中之通孔。四面扁平封裝(QFP)使用SMD，SMD包括從封裝之四個側面中之各者延伸之引線，該等引線有時被稱為「鷗翼引線(gull wing lead)」。QFP引線提供介於封裝內之半導體晶粒與安裝有QFP之PCB或基材之間的電輸入/輸出(I/O)互連。其他SMD封裝在無引線之情況下製作且常常係指扁平無引線封裝。扁平無引線封裝之實例係四面扁平無引線封裝 (QFN)及雙面扁平無引線(DFN)封裝。QFN封裝習知包括藉由線接合連接至用於封裝I/O互連之引線架之半導體晶粒。

被動組件於扇出型晶圓級封裝(FO-WLP)中之整合一般係藉由直接放置被動組件至臨時載帶(carrier tape)上，之後模製或囊封被動組件來進行。在嵌入式晶圓級球柵陣列(eWLB)情況中，半導體晶粒之作用表面以及被動組件可附接至膠帶(tape)且隨後經包覆模製(overmold)或囊封以形成且重構晶圓或板材(panel)。在釋離該膠帶之後，可暴露半導體晶粒及被動組件之端子(terminal)或接觸墊，並可施加重分布層至板材，使得導電跡線可製作接至被動組件的連接。通常，軟焊至基材之SMD被動件(passive)附接於基材內之核心層上以形成基材中嵌入式晶粒之施加。

存在改良半導體製造的機會。因此，在一項態樣中，一種製作一半導體組件封裝之方法可包含：提供一基材，該基材包含導電跡線；利用焊料軟焊複數個表面安裝裝置(SMD)至該基材；利用於該複數個SMD上方並圍繞該複數個SMD之一第一模製化合物囊封該複數個SMD於該基材上；及藉由分開該基材來單切該複數個SMD，以暴露該等導電跡線並形成複數個組件總成，該複數個組件總成包含在該等組件總成之一第一側面及在該等組件總成之一第二側面之暴露的導電跡線，該等組件總成之該第二側面與該等組件總成之該第一側面相對。該方法可進一步包括：提供一臨時載體；安裝該等組件總成中之至少一者至該臨時載體，其中該至少一組件總成之該第一側面及該等經暴露的導電跡線定向成朝向該臨時載體；安裝包含一導電互連之一半導體晶粒至該臨時載體，該半導體晶粒相鄰於該等組件總成中之該至少一者；在該至少一經單切的組件總成及該半導體晶粒安裝至該臨時載體時，利用一第二模製化合物囊封該等組件總成中之該至少一者及該半導體晶粒，以形成一重構板材；及使該導電互連及該等經暴露的導電跡線相對於該第二模製化合物暴露在該至少一組件總成之該第一側面或該第二側面。該方法可進一步包括：形成一第一重分布層於該第二模製化合物上方，以電連接該導電互連及該等經暴露的導電跡線；及單切該重構板材。

製作一半導體組件封裝之方法可進一步包含基材，該基材包含一兩層層壓層、一印製電路板(PCB)、或一坯料(blank)模製化合物板材。組件總成可包含被動裝置。半導體晶粒可係一嵌入式半導體晶粒，該嵌入式半導體晶粒包含耦接至該半導體晶粒並相對於該第二模製化合物暴露的導電互連。導電互連可包含銅凸塊、支柱(pillar)、立柱(post)、或厚RDL跡線。耦接經單切的組件總成中之該至少一者至基材的焊料可含於半導體組件封裝內，且相對於半導體組件封裝不為暴露。

在另一項態樣中，一種製作一半導體組件封裝之方法可包含：提供一基材，該基材包含導電跡線；利用焊料附接一SMD至該基材以形成一組件總成；安裝該組件總成至一臨時載體，其中該組件總成之一第一側面定向成朝向該臨時載體；安裝包含一導電互連之一半導體晶粒至該臨時載體，該半導體晶粒相鄰於該組件總成；在該組件總成及該半導體晶粒安裝至該臨時載體時，利用一模製化合物囊封該組件總成及該半導體晶粒，以形成一重構板材；及使該導電互連及該等導電跡線相對於該模製化合物暴露在該組件總成之該第一側面或該第二側面。

製作一半導體組件封裝之方法可進一步包含基材，該基材包含一兩層層壓層、一PCB、或一坯料模製化合物板材。在安裝該組件總成至該臨時載體之前，可利用於該SMD上方並圍繞該SMD的額外模製化合物囊封SMD於基材上。半導體晶粒可係一嵌入式半導體晶粒，該嵌入式半導體晶粒包含耦接至該半導體晶粒並相對於模製化合物暴露的導電互連，其中該導電互連包含銅凸塊、支柱、立柱、或厚RDL跡線。耦接組件總成至基材之焊料可含於組件總成內，且相對於組件總成不為暴露。可藉由從重構板材移除臨時載體並研磨重構板材來使導電互連及導電跡線暴露。第一重分布層可形成於重構板材上方，以電連接導電互連及導電跡線，且第二重分布層可形成為與第一重分布層相對以電連接經暴露的導電跡線，以形成穿過半導體組件封裝之厚度之電連接。

在另一項態樣中，一種製作一半導體組件封裝之方法可包含：提供一基材，該基材包含導電跡線；利用焊料附接一SMD至該基材；安裝該SMD及該基材至一臨時載體；安裝包含一導電互連之一半導體晶粒，該半導體晶粒相鄰於該SMD；施配模製化合物於該臨時載體上方；及使該導電互連及該等導電跡線相對於該模製化合物暴露。

製作一半導體組件封裝之方法可進一步包含安裝包含導電互連之半導體晶粒，該半導體晶粒相鄰於臨時載體。包含半導體互連之半導體晶粒可經安裝成相鄰於SMD。模製化合物可經施配以囊封SMD及半導體晶粒，從而形成重構板材。該方法可進一步包含：單切基材以使導電跡線暴露在基材之第一側面暴露；及安裝SMD及基材至臨時載體，其中基材之第一側面及經暴露的導電跡線定向成朝向臨時載體。基材可包含一兩層層壓層、一印製電路板(PCB)、或一坯料模製化合物板材。導電互連可包含銅凸塊、支柱、立柱、或厚RDL跡線。

所屬技術領域中具有通常知識者將可自實施方式與附圖及申請專利範圍清楚瞭解前述及其他態樣、特徵及優點。

14‧‧‧半導體晶粒/組件

18‧‧‧背側/背表面

20‧‧‧作用表面

22‧‧‧導電層/接觸墊/接合墊

26‧‧‧絕緣層/鈍化層

28‧‧‧導電互連/電互連結構

30‧‧‧重構板材/板材/重構晶圓/晶圓

32‧‧‧鋸刃/雷射切割工具

40‧‧‧間隙/鋸道

41‧‧‧黏著劑

42‧‧‧囊封物

44‧‧‧嵌入式半導體晶粒

50‧‧‧基材/層壓層/印製電路板(PCB)/坯料模製化合物板材/PCB條/引線架

52‧‧‧基材核心/核心材料/核心

54‧‧‧導電跡線

56‧‧‧第一表面

58‧‧‧焊接墊

60‧‧‧第二表面

62‧‧‧絕緣層/鈍化層

64‧‧‧絕緣層/鈍化層

68‧‧‧開口

70‧‧‧SMD/被動組件/主動組件/SMD技術/被動件

72‧‧‧端子/接觸墊

74‧‧‧焊料/焊料膏/Sn連接

78‧‧‧囊封物/第一模製化合物

80‧‧‧鋸刃/雷射切割工具

82‧‧‧3D互連組件/組件總成/SMD組件總成/組件/模製被動件/模製組件

84‧‧‧導電跡線

86‧‧‧第一側面/第一側表面

88‧‧‧第二側面

100‧‧‧臨時載體/載體/基材

102‧‧‧界面層/膠帶/載帶/載帶材料

104‧‧‧鋸道/離距/空間/間隙

110‧‧‧第二囊封物/模製化合物

112‧‧‧重構板材/晶圓

114‧‧‧研磨機

116‧‧‧前表面/底部表面

118‧‧‧背表面/頂部表面/第二表面/側面

120‧‧‧第一堆積互連結構/堆積互連結構/互連結構/第一堆積互連/重分佈層

122‧‧‧絕緣層/鈍化層/導電層

124‧‧‧導電層/重分佈層

126‧‧‧絕緣層/鈍化層

128‧‧‧凸塊/球/互連結構

130‧‧‧第二堆積互連結構/堆積互連結構/互連結構/第二堆積互連/重分佈層

132‧‧‧絕緣層/鈍化層/導電層

134‧‧‧導電層/重分佈層

136‧‧‧絕緣層/鈍化層

138‧‧‧開口

139‧‧‧堆疊式封裝(POP)焊接墊/SMD焊接墊

140‧‧‧鋸刃/雷射切割工具

142‧‧‧半導體組件封裝/半導體封裝/封裝

144‧‧‧底部表面

146‧‧‧頂部表面

H‧‧‧高度

H1‧‧‧高度

H2‧‧‧高度

Hm‧‧‧高度

Hs‧‧‧高度

L‧‧‧長度

W‧‧‧寬度

圖1繪示從重構板材30單切的嵌入式半導體晶粒。

圖2A至圖2F繪示組件總成、SMD組件總成、或3D互連組件之形成。

圖3A至圖3F繪示包含可軟焊組件總成、SMD組件總成、或3D互連組件之半導體組件封裝之形成。

本揭露參照圖式在以下描述中包括一或多項態樣或實施例，其中相似數字代表相同或類似的元件。所屬技術領域中具有通常知識者應理解，描述意圖覆蓋如藉由隨附申請專利範圍所限定的可包括於本揭露之精神及範疇內的替代方案、修改、及等效物，以及如藉由以下揭露及圖式所支持的其等效物。在描述中，闡述許多特定細節，諸如特定組態、組件、及程序等，以提供對本揭露之透徹理解。在其他情況中，為了不混淆本揭露，未描述熟知之程序及製造技術的具體細節。此外，圖中所示之各種實施例係說明性代表且不必按比例繪製。

本揭露、其態樣及實施方案不受限於本文中所揭示之特定設備、材料類型、或其他系統組件實例或方法。設想與製造及封裝一致的所屬技術領域中已熟知之許多額外組件、製造及裝配過程，用於搭配來自本揭露之具體實施方案使用。據此，例如，雖然揭示具體實施方案，但是此類實施方案及實施之組件可包含如所屬技術領域中已熟知之用於此類系統及實施之組件的任何組件、型號、類型、材料、版本、量、及/或類似者，該等系統及實施之組件與意圖的操作一致。

本文使用字詞「例示性(exemplary)」、「實例(example)」或其各種形式意指用作為一實例、案例、或圖解闡釋。本文描述「例示性」或為「實例」之任何態樣或設計非必然視為較佳或優點優於其他態樣或設計。另外，實例僅為了清楚及理解之目的而提供並且非意欲以任何方式限制或限定所揭示之標的物或本揭露之相關部分。應當理解，可呈現不同範疇之眾多額外或替代實例，但出於簡潔的目的加以省略。

在以下實例、實施例及實施方案參考實例的情況下，所屬技術領域中具有通常知識者應瞭解，其他製造裝置及實例可與所提供之裝置及實例互混或取代所提供之裝置及實例。在上文描述參考特定實施例之處，應顯而易見，可進行數個修改而不會脫離其精神，並且顯而易見，這些實施例及實施方案亦可應用於其他技術。據此，所揭示之標的物意圖含括所有此類變更、修改及變化，彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。

大致上而言，使用兩個複雜的製造程序製造半導體裝置：前段製造及後段製造。前段製造涉及形成複數個晶粒於一半導體晶圓之表面上。該晶圓上之各晶粒含有經電連接以形成功能電路之主動電組件及被動電組件。主動電組件(諸如電晶體及二極體)具有控制電流之流動的能力。被動電組件(諸如電容器、電感器、電阻器及變壓器)建立執行電路功能所必須的電壓與電流之間之關係。

藉由一系列程序步驟形成被動組件及主動組件於半導體晶圓之表面上方，包括摻雜、沉積、光學微影、蝕刻、及平坦化。摻雜藉由諸如離子佈植(ion implantation)或熱擴散之技術而引入雜質至半導體材料中。摻雜程序修改主動裝置中的半導體材料之導電性，將半導體材料轉變成絕緣體、導體，或回應於一電場或基極電流而動態變更半導體材料導電性。電晶體含有經配置成所必要的不同類型及摻雜程度之區域，以在施加電場或基極電流時致能電晶體促進或限制電流之流動。

主動組件及被動組件係由具有不同電性質之材料之層所形成。可藉由各式各樣沉積技術來形成層，部分依沉積之材料之類型而決定沉積技術。例如，薄膜沉積可涉及化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解電鍍、及無電解電鍍程序。大致上而言，各層被圖案化以形成主動組件部分、被動組件部分、或介於組件之間之電連接部分。

可使用光學微影將層圖案化，微影涉及沉積光敏材料(例如，光阻)於待圖案化之層上方。使用光將一圖案自一光罩轉移至光阻。在一實施例中，使用溶劑移除光阻圖案之經受光之部分，而暴露待圖案化之下方層之部分。在另一實施例中，使用溶劑移除光阻圖案之未經受光之部分(負光阻)，而暴露待圖案化之下方層之部分。移除光阻之其餘部分，留下一經圖案化之層。替代地，一些類型材料係藉由使用諸如無電解及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。

圖案化係移除半導體晶圓表面上之頂部層之部分的基本操作。可使用光學微影、光罩、遮罩、氧化物或金屬移除、攝影及模板印刷、以及顯微蝕刻(microlithography)來移除半導體晶圓之部分。光學微影包括：形成一圖案於比例光罩(reticle)或一光罩中；及轉移該圖案至半導體晶圓之表面層。光學微影以一兩步驟式程序形成主動及被動組件之水平尺寸於半導體晶圓之表面上。第一步驟係，將比例光罩或光罩之圖案轉移至光阻層上。光阻係在受曝光時經歷結構及性質變更之一光敏材料。變更光阻之結構及性質之程序作為負型作用光阻或正型作用光阻發生。第二步驟係，將光阻層轉移至晶圓表面中。轉移發生在蝕刻移除半導體晶圓之頂部層之未被光阻覆蓋的部分時。光阻之化學使得該光阻實質上維持完好，並且在移除半導體晶圓之頂部層之未被光阻覆蓋之部分的同時，抵抗被化學蝕刻溶液移除。可根據使用的特定光阻及所欲結果，修改形成、曝光及移除光阻之程序，以及修改移除半導體晶圓之一部分的程序。

在負型作用光阻中，光阻被曝光，並且在名為聚合之程序自可溶狀況變更至不可溶狀況。在聚合中，使未聚合材料曝光或暴露於能量源，且聚合物形成交聯材料，該交聯材料係抗蝕劑。在大多數負光阻中，聚合物係聚異戊二烯。用化學溶劑或顯影劑移除可溶部分(即，未被曝光之部分)，而在光阻層中留下對應於比例光罩上之不透明圖案的孔洞。圖案存在於不透明區域中的光罩稱為清場光罩(clear-field mask)。

在正型作用光阻中，光阻被曝光且在名為光溶解化(photosolubilization)之程序中自相對非可溶狀況變更至更可溶狀況。在光溶解化中，相對不可溶光阻被曝光於適當的光能量並且轉換成一較可溶狀態。在顯影程序中，可藉由溶劑移除光阻之經光溶解化部分。基本正光阻聚合物係酚-甲醛(phenol-formaldehyde)聚合物，亦稱為酚-甲醛酚醛樹脂。用化學溶劑或顯影劑移除可溶部分(即，被曝光之部分)，而在光阻層中留下對應於比例光罩上之透明圖案的孔洞。圖案存在於透明區域中的光罩稱為暗場光罩(dark-field mask)。

在移除半導體晶圓之未被光阻覆蓋之頂部部分之後，移除光阻之其餘部分，而留下一經圖案化之層。替代地，一些類型材料係藉由使用諸如無電解及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。

沉積材料之一薄膜於一現有圖案上方會增大下方圖案且建立一非均勻平表面。均勻平表面可對於生產較小且更緻密聚集(packed)之主動組件及被動組件來說是有益的或需要的。可使用平坦化以自晶圓之表面移除材料且生產均勻平表面。平坦化涉及用拋光墊拋光晶圓之表面。在拋光期間將研磨材料及腐蝕性化學品添加至晶圓之表面。替代地，在不使用腐蝕性化學品之情況下，將機械研磨用於平坦化。在一些實施例中，純機械研磨藉由使用帶式研磨機(belt grinding machine)、標準晶圓背面研磨器(backgrinder)、或其他類似的機器而達成。組合之研磨機械作用及化學腐蝕作用移除任何不規則形貌，導致均勻平表面。

後段製造係指將晶圓成品切割或單切成個別半導體晶粒並接著封裝半導體晶粒以用於結構支撐及環境隔離。為了單切半導體晶粒，沿稱為鋸道(saw street)或劃線(scribe)的晶圓之非功能區域切割晶圓。使用雷射切割工具或鋸刃單切晶圓。在單切之後，個別半導體晶粒被安裝至封裝基材，封裝基材包括用於與其他系統組件互連之接針或接觸墊。接著，形成於半導體晶粒上方的接觸墊連接至在封裝內之接觸墊。可用焊料凸塊、柱形凸塊、導電膏、重分布層、或線接合製作電連接。囊封物或其他模製材料沉積於封裝上方，以提供實體支撐及電隔離。接著，將封裝成品插入於電系統中，並且使半導體裝置之功能可供其他系統組件取用。

電系統可係獨立系統，該獨立系統使用半導體裝置執行一或多個電功能。替代地，電系統可係較大系統之子組件。例如，電系統可係蜂巢式無線電話之部分、個人數位助理(PDA)之部分、數位視訊攝影機(DVC)之部分、或其他電子通訊裝置之部分。替代地，電系統可係圖形卡、網路介面卡、或可插入至電腦中之其他信號處理卡。半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置、或其他半導體晶粒或電組件。小型化及重量減輕可對於欲被市場所接受之產品而言係有益的或必需的。為達成較高密度，必須減小半導體裝置之間之距離。

藉由組合一或多個半導體封裝於單一基材上方，製造商可將預製作組件併入至電子裝置及系統中。因為半導體封裝包括複雜的功能性，所以電子裝置可使用較便宜的組件及效率化製造程序(streamlined manufacturing process)來製造。所得裝置不太可能發生故障且製造成本更低，使得消費者的花費更低。

但是，當組合一或多個半導體封裝於單一基材上方時，形成RDL層於具有焊料或鍍錫(Sn)終端之標準可軟焊被動組件上方可係不實用的，因為焊料或Sn可在後續處理期間熔化，造成電故障。因此，使用其他替代方案以減少故障，諸如使用較昂貴的具有裸Cu終端之組件而非使用Sn或可軟焊組件，從而藉由減少故障來減少成本。在焊料或Sn軟焊的情況下使用標準可軟焊被動組件的另一個替代方案包括放置SMD被動件至基材核心層，以於基材中形成嵌入式晶粒、裝置、或組件，這允許使用可軟焊被動組件，同時減少在後續處理期間熔化焊料及Sn之風險，以及導致的故障。然而，放置SMD被動件於基材中會增加封裝之厚度，且會需要大得多的預製基材面積，從而增加大小及成本，此兩者均係非所欲的。

圖1展示複數個半導體晶粒14之截面圖，該複數個半導體晶粒14係根據如上文所概述之前段製造方法及過程所形成且包括於重構板材、板材、重構晶圓、或晶圓30內。更特定言之，半導體晶粒14可由半導體晶圓或原生晶圓(native wafer)形成，或形成為半導體晶圓或原生晶圓之一部分，該半導體晶圓或原生晶圓具有用於結構支撐之一基底基材材料，諸如但不限於矽、鍺、砷化鎵、磷化銦、或碳化矽。複數個半導體晶粒或組件14可形成於原生晶圓上並可藉由如上文所述之一非作用的晶粒間晶圓區或鋸道分開。鋸道提供將半導體晶圓單切成個別半導體晶粒14之切割區，該個別半導體晶粒14用於包括於重構板材或晶圓30中，該重構板材或晶圓30亦可包括嵌入式晶粒板材。

各半導體晶粒14具有一背側或背表面18及一作用表面20，作用表面20與背側18相對。作用表面20含有類比電路或數位電路，類比電路或數位電路實施為形成在晶粒內之主動裝置、被動裝置、導電層及介電層，並且根據晶粒之電設計及功能而電互連。例如，電路可包括形成在作用表面20內之一或多個電晶體、二極體及其他電路元件，以實施類比電路或數位電路，諸如DSP、ASIC、記憶體或其他信號處理電路。半導體晶粒14亦可含有用於RF信號處理之IPD，諸如電感器、電容器、及電阻器。

使用PVD、CVD、電解電鍍、無電解電鍍製程、或其他合適的金屬沉積程序，形成一導電層22於作用表面20上方。導電層22可係鋁(Al)、銅(Cu)、Sn、鎳(Ni)、金(Au)、銀(Ag)、或其他合適的導電材料之一或多個層。導電層22操作為經電耦合或電連接至作用表面20上之電路的接觸墊或接合墊。導電層22可經形成為經並排設置離半導體晶粒14之邊緣達一第一距離之接觸墊，如圖1中所示。替代地，導電層22可經形成為在多列中偏移之接觸墊，使得一第一列接觸墊經設置成距晶粒之邊緣達一第一距離，而與該第一列交替的一第二列接觸墊經設置成距晶粒之邊緣達一第二距離。

圖1亦展示保形施加於作用表面20上方及導電層22上方之可選的絕緣層或鈍化層26。絕緣層26可包括一或多個層，其等使用PVD、CVD、網板印刷、旋塗、噴塗、燒結、熱氧化、或其他合適的程序施加。絕緣層26可含有但不限於二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化鉭(Ta2O5)、氧化鋁(Al2O3)、聚合物、聚醯亞胺、苯環丁烯(BCB)、聚苯并唑(PBO)、或具有類似的絕緣及結構性質之其他材料之一或多個層。替代地，在不使用任何PBO層之情況下封裝半導體晶粒14，並且絕緣層26可由不同材料形成或被徹底省略。在另一實施例中，絕緣層26包括一鈍化層，該鈍化層形成於作用表面20上方而不設置於導電層22上方。當絕緣層26存在且形成於導電層22上方時，形成完全穿過絕緣層26之開口以暴露導電層22之至少一部分，從而實現後續機械且電互連。替代地，當絕緣層26被省略時，導電層22暴露，從而在不形成開口之情況下實現後續電互連。

圖1亦展示導電互連或電互連結構28，導電互連或電互連結構28可形成為由銅或其他合適的導電材料所形成的管柱、支柱、立柱、厚RDLS、凸塊、或柱形物，其等設置於導電層22上方並耦接或連接至導電層22。可使用圖案化及金屬沉積程序(諸如印刷、PVD、CVD、濺鍍、電解電鍍、無電解電鍍、金屬蒸鍍、金屬濺鍍、或其他合適的金屬沉積程序)，直接形成導電互連28於導電層22上。導電互連28可係Al、Cu、Sn、Ni、Au、Ag、鈀(Pd)、或其他合適的導電材料之一或多個層並且可包括一或多個UBM層。在一些實施例中，可藉由沉積一光阻層於半導體晶粒14及導電層22上方來形成導電互連28。可藉由蝕刻顯影程序來暴露並移除光阻層之一部分，並且導電互連28可使用選擇電鍍程序以銅支柱之形式形成於光阻之移除部分中及導電層22上方。可移除光阻層，留下導電互連28，這提供後續機械且電互連及相對於作用表面20的一墊高部(standoff)。導電互連28可包括在10至100微米(μm)之範圍內之一高度H1或在20至50μm之範圍內之一高度、或約35μm之一高度。

可使用膏印刷、壓縮模製、轉移模製、液體囊封物模製、層壓、真空層壓、旋塗、或其他合適的施用器，將囊封物42沉積成圍繞複數個半導體晶粒14。囊封物42可係聚合物複合材料，諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、或含適當填料之聚合物。半導體晶粒14可一起嵌入於囊封物42中，囊封物42可係非導電性並在環境上保護半導體晶粒14免於外部元素及污染物的侵害。

半導體晶粒14之定向可係面向上，其中作用表面20定向成遠離安裝有半導體晶粒14之載體，或替代地可安裝成面向下，其中作用表面20定向成朝向安裝有半導體晶粒14之載體。因此，黏著劑41可包括於半導體晶粒14之背表面18上方或從半導體晶粒14之背表面18上方省略，其取決於囊封半導體晶粒14及形成板材30所使用的程序，板材30包含全模製於囊封物42之核心中或於環氧樹脂核心內之半導體晶粒14。

板材30可以可選地經歷固化程序以固化囊封物42。囊封物42之表面可實質上與黏著劑41共面。替代地，囊封物42可實質上與背側18共面，藉由移除載體及界面層而使該囊封物暴露。板材30可包括任何形狀及大小的覆蓋區或外觀尺寸(form factor)，包括圓形、矩形、或方形，諸如類似於包括具有300毫米(mm)徑之圓形覆蓋區之300mm半導體晶圓之外觀尺寸的外觀尺寸。亦可形成任何其他所欲的大小。

板材30可利用研磨機經歷可選的研磨操作以平坦化表面並減小板材30之厚度。亦可使用化學蝕刻以移除並平坦化板材30中囊封物42之一部分。因此，導電互連28之一表面可關於囊封物42在板材30之一邊緣或周邊暴露，以在半導體晶粒14與後續形成的重分布層或互連結構之間提供電連接。可使用一鋸刃或雷射切割工具32穿過間隙或鋸道40將板材30單切成個別嵌入式半導體晶粒44。嵌入式半導體晶粒44可隨後用作後續形成的半導體組件封裝之一部分，如下文更詳細地討論。然而，嵌入式半導體晶粒44亦可在施加導電互連28之後以及在嵌入式半導體晶粒44從板材30單切或裝配至圖3C中所示的重構板材112中之前係全部可測試的。

在一些情況下，嵌入式半導體晶粒44可如2015年4月29日申請之標題為「Die Up Fully Molded Fan-out Wafer Level Packaging」的美國專利申請案第13/632,062號(現為USP 8,535,978)中所述形成，該案之揭露內容之全文以引用方式併入本文。

圖2A展示基材、層壓層、印製電路板(PCB)、或坯料模製化合物板材50之截面輪廓圖。基材50可包含：導電跡線54，導電跡線54形成於基材核心或核心材料52之一第一表面56上方；及焊接墊(land pad)58，焊接墊58形成於基材核心或核心材料52之一第二表面60上方，第二表面60與第一表面56相對。當基材50形成為坯料模製化合物板材時，核心材料52可包含與囊封物42、囊封物或第一模製化合物78、或第二囊封物或模製化合物110相同、類似、或功能上等效的材料或材料性質。

導電跡線54及焊接墊58可經圖案化並沉積於基材50之基材核心52上方。在一些情況下，導電跡線54可於兩者上形成為一或多個重分布層(RDL)或RDL圖案，其等可形成於僅第一表面56、僅第二表面60、或第一表面56及第二表面60兩者上或上方。類似地，焊接墊58可形成於僅第一表面56、僅第二表面60、或第一表面56及第二表面60兩者上或上方。

導電跡線54、焊接墊58、或兩者可係Al、Cu、Sn、Ni、Au、Ag、Ti/Cu、TiW/Cu、或偶合劑/Cu或其他合適的導電材料之一或多個層。可使用PVD、CVD、電解電鍍、無電解電鍍、或其他合適的程序形成導電跡線54、焊接墊58、或兩者。在一實施例中，導電跡線54、焊接墊58、或兩者可包含一Ti障壁層、一Cu種層、及形成於Ti障壁層及Cu種層上方之Cu層，且可提供與後續安裝至基材或層壓層50之組件的電互連。在一些情況下，基材或層壓層50可係購買的或呈預成形或預製作項獲得，且兩層層壓基材50可包含130微米(μm)或約130μm(諸如在30至200μm範圍內)的一核心52。

絕緣層或鈍化層62可設置於導電跡線54及第一表面56上方。類似地，絕緣層或鈍化層64可設置於焊接墊58及第二表面60上方。絕緣層62及64可係藉由PVD、CVD、網板印刷、旋塗、噴塗、層壓、燒結、或熱氧化形成的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚醯亞胺、BCB、PBO、環氧樹脂、阻焊材料、或具有類似的絕緣及結構性質之其他材料之一或多個層。在一些情況下，絕緣層或鈍化層62及64可包括於預成形或預製作基材或層壓層50中。絕緣層64中之開口 68可形成於焊接墊58之部分上方，以促進與表面安裝裝置(SMD)(如圖2B中所示之SMD 70)上之一或多個端子或接觸墊72之後續電互連。

圖2B展示使用焊料或焊料膏74將SMD 70之端子72表面安裝至基材或層壓層50。SMD 70可具有一所欲的大小且包含被動組件、主動組件、可軟焊被動件(諸如電阻器或電容器)、其他半導體晶粒、IC、晶圓級晶片尺度封裝(WLCSP)及其他組件。SMD 70之大小可根據JDEC標準，利用公制代碼或英制代碼定大小，其中公制代碼以數十毫米給出SMD組件之長度及寬度，且英制代碼以數百吋給出SMD組件之長度及寬度，除了一些例外。在一些情況下，可使用0201 SMD封裝大小，其包含約0.25mm×0.125mm(或.0098 in×0.0049 in)之尺寸。在其他情況下，0201封裝之尺寸可包含0.6mm×0.3mm(或0.024 in×0.012 in)之尺寸。無論如何，在某些情況下，SMD之大小可選擇成與最終封裝之總體組態及設計一致，如下文更詳細地描述。

可將焊料74放置於焊接墊58上以促進SMD 70與基材50之間的電連通。焊料74可包含Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其等之組合連同一可選的助焊劑溶液。例如，焊料74可係共熔(eutectic)Sn/Pb、高鉛焊料、或無鉛焊料。可使用蒸鍍、電解電鍍、無電解電鍍、球滴(ball drop)、或網板印刷程序沉積焊料74於基材50上方及焊接墊58上。在一些實施例中，焊料74係Sn焊料膏，其使用網板印刷沉積於基材50上方及焊接墊58上。在SMD 70耦接至具有焊料74之基材50之後，焊料74可經歷回焊程序或經回焊以改良SMD 70與焊接墊58之間的電接觸。在回焊之後，基材50及SMD 70可以可選地經歷水性清潔、自動化光學檢查(AOI)、及電漿清潔中之一或多者。

圖2C展示，可使用膏印刷、壓縮模製、轉移模製、液體囊封物模製、層壓、真空層壓、旋塗、或其他合適的施用器，將第一囊封物或模製化合物78可選地沉積成圍繞該複數個SMD 70。囊封物78可係聚合物複合材料，諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、或含適當填料之聚合物。在一些情況下，囊封物78可相同於或類似於形成嵌入式半導體晶粒44中所用之囊封物42。SMD 70可一起嵌入於基材50上於囊封物78中，囊封物78可係非導電性並在環境上保護SMD 70免於外部元素及污染物的侵害。在模製或囊封之後，模製基材50及SMD 70可經歷後模製清潔(PMC)及測試，以鑑別並標記模製基材內之任何壞的、瑕疵的或不工作的SMD 70。儘管囊封物或第一模製化合物78經展示形成或設置成圍繞SMD 70以促進或使得更容易安裝最終組件總成82至臨時載體100，如圖3A中所示，但是囊封物或第一模製化合物78可係可選的並可被徹底省略。在一些實施例中，在囊封物或第一模製化合物78係完全可選的情況下，可在不存在囊封物或第一模製化合物78的情況下進行安裝最終組件總成82至臨時載體100。

如圖2D中所示，可隨後使用一鋸刃或雷射切割工具80於SMD 70之間將模製基材50單切成個別組件總成、SMD組件總成、或包含囊封物78之模蓋之3D互連組件82。模製基材50之單切可分開基材50以暴露導電跡線54並形成複數個組件總成或SMD組件總成82。組件總成82可包含經暴露的導電跡線84，包含導電跡線54、焊接墊58、或兩者。經暴露的導電跡線84可在僅組件總成82之第一側面86、僅組件總成82之第二側面88、或第一側面86及第二側面88兩者暴露，其中第一側面86可與第二側面88相對。對於安裝組件總成82而言，第一側面86及第二側面88可係平的、平坦的、或實質上如此。組件總成82可包含在0.4至0.8mm、0.5至0.7mm之範圍內、或約0.6mm(諸如0.62mm)之一高度H。高度H可係模製化合物高度Hm及基材高度Hs之總和。模製化合物高度Hm可在0.1至0.3mm之範圍內、或係約0.2mm，諸如0.22mm。模製化合物高度Hs可在0.2至0.6mm之範圍內、或係約0.4mm。組件總成82亦可具有在0.9至1.3mm、1.0至1.2mm之範圍內、或約1.1mm之長度L。

圖2E展示組件總成82之截面輪廓圖，該圖繪示組件總成82之寬度W，且展示組件總成82的方向，該方向垂直於或正交於圖2D中所示視圖的方向。組件總成82之寬度W可在0.2至0.6mm、0.3至0.5mm之範圍內、或係約0.4mm，諸如0.43mm。儘管組件總成82之長度L、寬度W、及高度H之例示性測量係關於0201 SMD 70給出，但是亦可使用不同大小的SMD，從而將導致組件總成82之長度L、寬度W、及高度H之大小之對應差異。圖2E之視圖亦展示在組件總成82之第一側面86及組件總成82之第二側面88的經暴露的導電跡線84，其等可用於後續電連接及封裝整合，如關於圖3A至圖3F所討論。

圖2F展示組件總成82之透視圖，其中在組件總成之第一側面86之經暴露的導電跡線84係可見的。圖2F亦展示組件總成82之長度L、寬度W、及高度H之相對定位及定向。

圖3A展示臨時載體或基材100，載體或基材100含有臨時基底材料或犧牲性基底材料，諸如矽、聚合物、不銹鋼、或用於結構支撐之其他合適的低成本剛性材料。一可選的界面層或雙面膠帶102可形成於臨時載體100上方，作為臨時黏接膜或蝕刻停止層。在一實施例中，載體100可係包含一開放中心部分的一環形膜架，其於膠帶102的周邊支撐膠帶。

一或多個(諸如複數個)組件總成82可安裝至臨時載體100及界面層102，其中組件總成82之第一側面86及經暴露的導電跡線84定向成朝向臨時載體 100，並且導電跡線54呈垂直定向。相應地，組件總成82之第二側面88及經暴露的導電跡線84之相對端可定向成遠離臨時載體100、或面向上，實現在最終半導體組件封裝內的後續垂直互連。因此，組件總成82可自保持於未單切基材50上的水平位置垂直，或相對於該水平位置旋轉90度。因此，導電跡線54可採取當安裝於臨時載體100上時之一垂直定向，而非當安裝於未單切基材50之部分上時所保持的水平定向，其中組件總成82之兩個側面包含經暴露的導電跡線84、經暴露的焊接墊58、或兩者。

圖3B展示圖1之嵌入式半導體晶粒44面向上安裝至臨時載體100及界面層102，其中背側18定向成朝向臨時載體100，且作用表面20定向成遠離臨時載體100。半導體晶粒14可使用一取放操作或其他合適的操作放置於臨時載體100上方。如圖1中所示，黏著劑41可以可選地設置於半導體晶粒14之背側18與臨時載體100之間。黏著劑41(當存在時)可係熱環氧樹脂、環氧樹脂、B階段環氧樹脂膜、含可選的丙烯酸聚合物之紫外線(UV)B階段膜、或其他合適的材料。在一實施例中，可在半導體晶粒14安裝於臨時載體100上方之前設置黏著劑41於背側18上方。替代地，黏著劑41可在將嵌入式半導體晶粒44安裝至臨時載體100之前設置於臨時載體100上方。在其他實施例中，嵌入式半導體晶粒41可在不使用黏著劑41的情況下直接安裝至界面層或支撐膠帶102或臨時載體100。

各嵌入式半導體晶粒44可安裝至臨時載體100，各嵌入式半導體晶粒44相鄰於或橫向接觸對應組件總成82。當安裝於臨時載體100上方時可藉由空間或間隙104使成對的嵌入式半導體晶粒44及組件總成82分開，以提供後續形成的半導體組件封裝之鋸道或離距104。在一些情況下，空間104之一部分可用於後續形成的扇出型互連結構。儘管圖3A及圖3B展示組件總成82在嵌入式半導體晶粒44之前安裝至臨時載體100，但是在其他情況下，嵌入式半導體晶粒44可在組件總成82之前首先安裝至臨時載體100。在安裝嵌入式半導體晶粒44及組件總成82至臨時載體100過程中，組件總成82亦可安裝、耦接、或附接至嵌入式半導體晶粒44。為了安裝，組件總成82亦可被翻轉，諸如其中其等之第一側面86定向成朝向臨時載體100，使得導電跡線54垂直定向，而非水平定向，從而使得導電跡線54可提供穿過最終半導體組件封裝142、於重構板材112或半導體組件封裝142之前表面116與背表面118之間完全延伸的垂直互連。在另一情況下，可水平安裝組件總成及SMD 70，或在相對於圖3B中所示者旋轉90度的情況下安裝組件總成及SMD 70，使得導電跡線54與臨時載體100平行或實質上平行，諸如在0至10度、0至5度、或0至1度內。

圖3C展示利用一第二囊封物或模製化合物110囊封複數個組件總成82及嵌入式半導體晶粒44或半導體晶粒14，第二囊封物或模製化合物110形成為圍繞組件總成82、嵌入式半導體晶粒44或半導體晶粒14，並且形成於空間104內，同時經單切的組件總成82、嵌入式半導體晶粒44、及半導體晶粒14安裝至臨時載體100以形成一重構板材或晶圓112。第二囊封物110可與第一囊封物78、囊封物42、或兩者類似或相同，並且可使用膏印刷、壓縮模製、轉移模製、液體囊封物模製、層壓、真空層壓、旋塗、或其他合適的施用器沉積。第二囊封物110可係聚合物複合材料，諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、或含適當的填料之聚合物，其可係非導電性並在環境上保護嵌入式半導體晶粒44及組件總成82免於外部元素及污染物的侵害。在一些情況下，重構板材或晶圓112亦可於基材內包括至少一導孔或垂直互連，該至少一導孔或垂直互連於重構板材112之底部表面116與頂部表面118之間延伸，並且可暴露在重構板材112之底部表面116及頂部表面118。

重構板材112可經歷使用研磨機114之一研磨操作，以平坦化重構板材112之前表面116並減小重構板材112之厚度。亦可使用化學蝕刻以移除並平坦化重構板材112之一部分。研磨操作可使嵌入式半導體晶粒44之導電互連28暴露以及使經暴露的導電跡線84相對於第二囊封物110暴露在組件總成82之第一側面86。重構板材112亦可經歷使用研磨機114之一研磨操作，以平坦化重構板材112之背表面118並減小重構板材112之厚度。研磨操作亦可使經暴露的導電跡線84相對於第二囊封物110暴露在組件總成82之第二側面88。

圖3D展示一第一堆積(build-up)互連結構120形成於重構板材112之前表面116上方。堆積互連結構120可包含任何所欲數目的導電層及絕緣層，其取決於最終裝置或半導體組件封裝142之組態、設計、及路由需要。關於圖3D展示並描述堆積互連結構120之非限制性實例。堆積互連結構120可包含一導電層或重分布層(RDL)124，導電層或重分布層124經圖案化並沉積於嵌入式半導體晶粒44(包括導電互連28)及組件總成82(包括焊接墊58及經暴露的導電跡線84)上方。在一些情況下，導電層124可直接形成於重構板材112之前表面116上，或接觸重構板材112之前表面116。在其他情況下，一中間絕緣層或鈍化層122可形成於導電層124及前表面116上或設置於導電層124與前表面116之間。當中間絕緣層或鈍化層122存在時，絕緣層122可係藉由PVD、CVD、網板印刷、旋塗、噴塗、燒結、或熱氧化形成的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚醯亞胺、BCB、PBO、或具有類似的絕緣及結構性質之其他材料之一或多個層。

導電層124可係Al、Cu、Sn、Ni、Au、Ag、Ti/Cu、TiW/Cu、或偶合劑/Cu或其他合適的導電材料之一或多個層。可使用PVD、CVD、電解電鍍、無電解電鍍、或其他合適的程序形成導電層124。在一實施例中，導電層124係一RDL，其包含一TiW種層、一Cu種層、及形成於TiW種層及Cu種層上方之Cu層。為了在完成的半導體組件封裝內的點之中傳送電信號，導電層124可在導電互連28、焊接墊58、經暴露的導電跡線84、及完成的半導體組件封裝142內之其他特徵之間提供電互連。

當諸如為了形成重構板材112在放置及囊封於臨時載體100上期間而使嵌入式半導體晶粒44及組件總成82之位置自正常位置變動時，嵌入式半導體晶粒44及組件總成82之真實或實際位置會未充分對準堆積互連結構120或導電層124之標稱設計，以提供給定所欲路由密度及節距公差的封裝互連所欲的可靠性。當嵌入式半導體晶粒44及組件總成82之位置變動小時，可不需調整導電層124之位置以適當地對準導電層124與嵌入式半導體晶粒44及組件總成82。然而，當嵌入式半導體晶粒44及組件總成82於重構板材112內之位置的變化為使得標稱位置無法提供適當的與導電層122的對準及對於導電層122的暴露時，可藉由Adaptive Patterning^TM或單元特定圖案化(下文中，「單元特定圖案化(unit specific patterning)」)如2013年5 月9日申請之美國專利申請案第13/891,006號中更詳細所述進行堆積互連結構120位置之調整，該案之揭露內容以引用方式併入本文。因此，互連結構120及導電層124之位置、對準、或位置及對準可藉由x-y移動、藉由角θ之旋轉、藉由兩者、或藉由相對於其等之標稱位置或相對於重構板材112上之參考點或基準點來調整，從而保持嵌入式半導體晶粒44與模組封裝輪廓之間以及組件總成82與模組封裝輪廓之間的恆定對準。

圖3D進一步展示絕緣層或鈍化層126保形施加於導電層124及絕緣層122(若存在)上方並接觸導電層124及絕緣層122。絕緣層126可係使用PVD、CVD、網板印刷、旋塗、噴塗、燒結、熱氧化、或其他合適的程序施加的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚醯亞胺、BCB、PBO、乾膜抗蝕層、或具有類似的絕緣及結構性質之其他材料之一或多個層。絕緣層126可經圖案化，並且可藉由蝕刻、雷射鑽孔、機械鑽孔、或其他合適的程序移除絕緣層126之一部分，以形成完全穿過絕緣層126之開口以暴露導電層124。絕緣層126中之開口可用於接收凸塊、球、或互連結構128。

可藉由使用蒸鍍、電解電鍍、無電解電鍍、球滴、或網板印刷程序沉積導電凸塊材料於導電層124之部分(其等可形成為凸塊下金屬化(UBM)墊)上方來形成凸塊128。凸塊材料可係Al、Sn、Ni、Au、Ag、 Pb、Bi、Cu、焊料、及其等之組合連同一可選的助焊劑溶液。例如、凸塊材料可係共熔Sn/Pb、高鉛焊料、或無鉛焊料。可使用一合適的附接或接合程序，將凸塊材料接合至導電層124。在一實施例中，可藉由將凸塊材料加熱至高於其熔點來使凸塊材料回焊，以形成凸塊128。在一些應用中，凸塊128被第二次回焊以改良至導電層124之電接觸。凸塊128亦可被壓縮接合或熱壓接合至導電層124。凸塊128表示可形成於導電層124上方的一種類型互連結構。凸塊128亦可包含柱形凸塊、微凸塊、或其他電互連。

圖3E展示重構板材112，其中第一堆積互連結構120形成於重構板材112上，且從臨時載體100移除重構板材112，在此之後臨時載體可以可選地經歷一研磨操作(該研磨操作與圖3C之研磨操作類似，但係在背表面118而不是在前表面116)以平坦化背表面118，以減少重構板材112之厚度，並且使經暴露的導電跡線84相對於第二囊封物110或背表面118暴露在組件總成82之第二側面88。因此，在各種實施例中，經暴露的導電跡線84(如導電跡線54及焊接墊58)可暴露在僅第一側面86、僅暴露在第二側面88，或可暴露在第一側面86及第二側面88兩者。在一些情況下，經暴露的導電跡線84相對於第二囊封物110暴露，然而在其他情況下，經暴露的導電跡線84相對於第一側面86、第二側面88、或兩者暴露。

在經暴露的導電跡線84暴露在組件總成82之第二側面88的情況下，第二堆積互連結構130可形成於重構板材112之背表面118上方。堆積互連結構130可包含任何所欲數目的導電層及絕緣層，其取決於最終裝置或半導體組件封裝142之組態、設計、及路由需要。關於圖3E展示並描述堆積互連結構130之非限制性實例。堆積互連結構130可包含一導電層或重分布層(RDL)134，導電層或重分布層134經圖案化並沉積於嵌入式半導體晶粒44上方及組件總成82(包括焊接墊58及經暴露的導電跡線84)上方。在一些情況下，導電層134可直接形成於重構板材112之背表面118上或接觸重構板材112之背表面118。在其他情況下，一中間絕緣層或鈍化層132可形成於導電層134及背表面118上或設置於導電層134與背表面118之間。當中間絕緣層或鈍化層132存在時，絕緣層132可係藉由PVD、CVD、網板印刷、旋塗、噴塗、燒結、或熱氧化形成的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚醯亞胺、BCB、PBO、或具有類似的絕緣及結構性質之其他材料之一或多個層。

導電層134可係Al、Cu、Sn、Ni、Au、Ag、Ti/Cu、TiW/Cu、或偶合劑/Cu或其他合適的導電材料之一或多個層。可使用PVD、CVD、電解電鍍、無電解電鍍、或其他合適的程序形成導電層134。在一實施例中，導電層134係一RDL或扇出型RDL，其包含一TiW種層、一Cu種層、及形成於TiW種層及Cu種層上方之Cu層。為了在完成的半導體組件封裝內的點之中傳送電信號，導電層134可提供焊接墊58、經暴露的導電跡線84、及完成的半導體組件封裝142內之其他特徵之間的電互連。

當諸如為了形成重構板材112在放置及囊封於臨時載體100上期間而使嵌入式半導體晶粒44及組件總成82之位置自正常位置變動時，嵌入式半導體晶粒44及組件總成82之真實或實際位置會未充分對準堆積互連結構130或導電層134之標稱設計，以提供給定所欲路由密度及節距公差的封裝互連所欲的可靠性。當嵌入式半導體晶粒44及組件總成82之位置變動小時，可不需調整導電層134之位置以適當地對準導電層134與嵌入式半導體晶粒44及組件總成82。然而，當嵌入式半導體晶粒44及組件總成82於重構板材112內之位置的變化為使得標稱位置無法提供適當的與導電層132的對準及對於導電層132的暴露時，可藉由單元特定圖案化進行堆積互連結構130位置之調整。因此，互連結構130及導電層134之位置、對準、或位置及對準可藉由x-y移動、藉由角θ之旋轉、藉由兩者、或藉由相對於其等之標稱位置或相對於重構板材112上之參考點或基準點來調整，從而保持嵌入式半導體晶粒44與模組封裝輪廓之間以及組件總成82與模組封裝輪廓之間的恆定對準。

圖3E進一步展示絕緣層或鈍化層136保形施加於導電層134及絕緣層132(若存在)上方並接觸導電層134及絕緣層132。絕緣層136可係使用PVD、CVD、網板印刷、旋塗、噴塗、燒結、熱氧化、或其他合適的程序施加的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚醯亞胺、BCB、PBO、乾膜抗蝕層、或具有類似的絕緣及結構性質之其他材料之一或多個層。絕緣層136可經圖案化，並且可藉由蝕刻、雷射鑽孔、機械鑽孔、或其他合適的程序移除絕緣層136之一部分，以形成完全穿過絕緣層136之開口138以暴露導電層134。絕緣層136中之開口138可暴露導電層134之部分(其等呈堆疊式封裝(POP)焊接墊或SMD焊接墊139形成於第二堆積互連結構130之頂部路由層上)，用於接收凸塊、球、或互連結構128以及其他裝置、封裝、SMD、表面安裝裝置(SMD)、表面安裝組件(例如經封裝的IC、被動組件、連接器、機械零件、EMI屏蔽)、或至基材或其他裝置之安裝。

在形成第一堆積互連結構120及第二堆積互連結構130之後，重構板材以及第一堆積互連120及第二堆積互連130可使用一鋸刃或雷射切割工具140單切成個別半導體組件封裝142。

圖3F展示圖3E之半導體封裝142之放大圖。如所示，重構板材或晶圓112可包含約0.43mm之一高度H1，並且包括第一堆積互連結構120及第二堆積互連結構130之高度之總體封裝高度H2可係0.5mm、或約0.5mm，諸如0.3mm至0.7mm。第一堆積互連結構120及第二堆積互連結構130可耦接至貫穿模型的導電跡線54及SMD 70之焊接墊58，並且直接電連通貫穿模具(through mold)的導電跡線54及SMD 70之焊接墊58，從而提供封裝142之底部表面144與封裝142之頂部表面146之間的垂直電互連。在一些情況下，組件總成82可被鋸成略微大於成品高度或厚度H1，使得在頂部及底部研磨步驟中可使垂直貫穿模具的導電跡線54暴露，諸如利用如圖3C中所示之研磨機114在研磨前表面116及在形成第二堆積互連結構130之前研磨背表面118期間，如圖3E中所示。

半導體封裝142之改良的整合及減小的大小，包括具有焊料或Sn連接74之組件總成82的內含，特別適合小型電子系統(諸如智慧型表)及需要減小的外觀尺寸或可能最小外觀尺寸的其他IoT裝置。嵌入可軟焊組件82於3D扇出型晶圓級封裝或半導體組件封裝142之核心內的方法可包括：使用焊料回焊附接被動組件或主動組件70至一基材或PCB條50；包覆模製該條以囊封組件70；切分該條以形成離散模製組件82；及放置至少一模製組件總成82於一臨時載體100上，使得組件總成82內之導電跡線54經垂直定向，並且第一側表面86定向成朝向載體100並附接至載體100。

該方法可進一步包括：放置具有導電互連28或鍍Cu凸塊之至少一半導體晶粒14於臨時載帶102上，半導體晶粒14相鄰於組件總成或模製被動件82；囊封臨時載體100以形成重構板材或晶圓112；研磨重構板材112以暴露半導體晶粒14上之導電互連或Cu凸塊28以及模製組件82內之導電跡線54(導電跡線54中之至少2條電連接至一SMD、被動組件、或主動組件70)而不暴露嵌入於組件總成或模製組件82內之焊料74；及形成一第一堆積互連結構或重分布層120於重構板材112上，以電連接半導體晶粒14上之至少一接觸墊22至SMD或嵌入式被動組件70上之至少一端子72。可選地，第二堆積互連結構或重分布層130可形成於重構板材112之相對的第二表面或側面118，接觸組件總成或離散模製組件82內之導電跡線54中之至少一者，使得產生穿過半導體組件封裝142之高度H1或厚度至半導體晶粒14上之接觸墊或接合墊22的電連接。

如圖3F中所示，半導體組件封裝142可包含一或多個半導體晶粒14以及SMD技術70，SMD技術70可包括其他半導體晶粒、IC、被動裝置、晶圓級晶片尺度封裝(WLCSP)及其他組件，SMD技術70安裝至嵌入式半導體晶粒44並包括於半導體組件封裝142內，而不是使SMD 70安裝至習知基材或PCB並從亦安裝至習知基材或PCB之半導體晶粒14或嵌入式半導體晶粒44偏離。

因此，半導體組件封裝142可提供許多優點，包括：整合並使用標準的低成本的具有Sn終端的0201被動件；為了易於安裝至界面層或載帶材料102，SMD 70包含一平的第一側表面86；導電跡線54穿過半導體組件封裝142之高度H1用作或操作成3D或垂直互連結構，實現PoP組態；0201被動件整合成在0.5mm主體厚度內；相容於全模製晶圓級扇出型半導體封裝設計(包括Deca M-Series^TM封裝)；及外部組件總成不需要額外內部程序或設備且亦不需要額外循環時間。

在半導體組件封裝142之一些變化中，組件總成82之長度L可延伸並包括更多SMD或被動件70及更多貫穿模具的導電跡線54。在一些情況下，基材50可形成為多層基材以添加額外貫穿模具的導電跡線54。在其他情況下，SMD或被動件70可安裝於基材50之相對之第一表面56及第二相對表面60或基材核心52上方。當SMD 70安裝於基材50之相對表面上方時，可模製或囊封具有SMD 70之基材50之一或兩個側面。在又其他情況下，小的主動Si半導體晶粒可併入於具有SMD 70之基材50上。此外，在當SMD 70包括於包含一單側(2D)封裝結構之半導體組件封裝142內時的情況下，可在無第二堆積互連結構或RDL 130的情況下形成2D封裝結構，使得組件總成82可在水平定向的情況下安裝至界面層或板材載帶102，並且基材或引線架50 可面向上，使得在板材研磨程序或前研磨程序期間暴露POP或SMD焊接墊139，如圖3C中所示。

雖然本揭露包括不同形式之數項實施例，但是在圖式及以下撰寫的說明書中呈現具體實施例之細節，且瞭解本揭露視為所揭示之方法及系統的範例及原理，並且非意圖使所揭示之概念之廣泛態樣限於所闡釋之實施例。此外，所屬技術領域中具有通常知識者應瞭解，其他結構、製造裝置及實例可與所提供之裝置及實例互混或取代所提供之裝置及實例。在上文描述參考特定實施例之處，應顯而易見，可進行數個修改而不會脫離其精神，並且顯而易見，這些實施例及實施方案亦可應用於其他技術。據此，所揭示之標的物意圖含括所有此類變更、修改及變化，彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。因此，顯而易見的是，可在不脫離如隨附申請專利範圍中所闡述之本發明之較寬精神及範疇的情況下對其做出各種修改及改變。據此，應以說明性意義而非限制性意義來看待說明書及圖式。