KR101609016B1 - 반도체 소자용 기판의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

금속판의 제1 면에 제1 감광성 수지층을 형성하는 것과, 상기 금속판의 상기 제1 면과는 상이한 제 2면에 제2 감광성 수지층을 형성하는 것과, 상기 금속판의 상기 제1 면에, 접속용 포스트 형성용의 제1 에칭용 마스크를 형성하는 것과, 상기 금속판의 상기 제 2면에, 배선 패턴 형성용의 제2 에칭용 마스크를 형성하는 것과, 상기 제1 면으로부터 상기 금속판의 도중까지 에칭을 행함으로써 상기 접속용 포스트를 형성하는 것과, 상기 제1 면의 상기 접속용 포스트가 존재하지 않는 부분에 프리 몰드용 수지를 충전하는 것과, 상기 제1 면의 상기 접속용 포스트를 주위의 상기 프리 몰드용 수지보다도 높이가 낮아지도록 가공하는 것과, 상기 제 2면의 에칭을 행하여 상기 배선 패턴을 형성하는 것을 포함하는, 반도체 소자용 기판의 제조 방법.

Description

반도체 소자용 기판의 제조 방법 및 반도체 장치 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SUBSTRATES FOR SEMICONDUCTOR ELEMENTS}
본 발명은, 반도체 소자를 실장하기 위한 반도체 소자용 기판에 관한 것이다. 특히 구조면에서 리드 프레임을 닮은 특징을 겸비한 기판의 제조 방법과 그를 이용한 반도체 장치에 관한 것이다.
본원은, 2009년 3월 30일에, 일본에 출원된 일본 특원2009-081784호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
웨이퍼 프로세스에서 제조되는 각종 메모리, CMOS, CPU 등의 반도체 소자는 전기적 접속용의 단자를 갖는다. 그 전기적 접속용 단자의 피치와, 반도체 소자가 장착되는 프린트 기판측의 접속부의 피치는, 그 스케일이 수배로부터 수백배 정도 상이하다. 그로 인해, 반도체 소자와 프린트 기판을 접속하고자 하는 경우, 인터포저라고 칭해지는 피치 변환을 위한 중개용 기판(반도체 소자 실장용 기판)이 사용된다.
이 인터포저의 한쪽의 면에, 반도체 소자를 실장하고, 다른 쪽의 면 혹은 기판의 주변에서 프린트 기판과의 접속이 이루어진다. 인터포저는 내부 혹은 표면에 금속 리드 프레임을 갖고 있고, 리드 프레임에 의해 전기적 접속 경로를 라우팅하여, 프린트 기판과의 접속을 행하는 외부 접속 단자의 피치를 확장하고 있다.
도 2A 내지 도 2C는, 종래 기술의 인터포저의 일례인, QFN(Quad Flat Non-lead)식 리드 프레임을 사용한 인터포저의 구조를 모식적으로 도시한 도면이다.
도 2A에 도시한 바와 같이, 알루미늄 혹은 구리로 이루어지는 리드 프레임의 중앙부에 반도체 소자(22)를 탑재하는 리드 프레임의 평탄 부분(21)을 형성한다. 리드 프레임의 외주부에 피치가 넓은 리드(23)를 배치한다. 리드(23)와 반도체 소자(22)의 전기적 접속용 단자와의 접속에는, 금선 등의 메탈 와이어(24)를 사용한 와이어 본딩법에 의해 행해진다. 도 2B에 도시한 바와 같이, 최종적으로는 전체를 몰드용 수지(25)로 몰드하여 일체화한다.
또한, 도 2A, 도 2B 중의 보유 지지재(27)는, 리드 프레임을 보유 지지하는 것으로, 몰드용 수지(25)에 의한 몰드 후에 도 2C에 도시한 바와 같이 제거된다. 그러나 도 2A 내지 도 2C의 인터포저에서는, 전기적 접속을 반도체 소자의 외주부와 리드 프레임의 외주부에서만 행할 수 있으므로, 단자 수가 많은 반도체 소자에는 부적합하다고 할 수 있다.
프린트 기판과 인터포저의 접속은, 반도체 소자의 단자 수가 적은 경우에는, 인터포저의 외주부의 취출 전극(26)에 금속 핀을 장착하여 행해진다. 또한, 반도체 소자의 단자 수가 많은 경우에는, 땜납 볼을 인터포저의 외주부의 외부 접속 단자에 어레이 형상으로 배치하는 BGA(Ball Grid Array)가 알려져 있다.
면적이 좁고, 단자 수가 많은 반도체 소자에 대해서는, 배선층이 한 층뿐인 인터포저에서는, 피치의 변환이 곤란하다. 그로 인해, 인터포저의 배선층을 다층화하여, 적층하는 방법이 통상적으로, 채용되고 있다.
면적이 좁고, 단자 수가 많은 반도체 소자의 경우에는, 반도체 소자의 접속 단자는, 반도체 소자의 저면에 어레이 형상으로 배치되어 형성되는 경우가 많다. 그로 인해, 인터포저측의 외부 접속 단자를 반도체 소자의 접속 단자와 동일한 어레이 형상의 배치로 하고, 인터포저와 프린트 기판과의 접속에는 미소한 땜납 볼을 이용하는 플립 칩 접속 방식이 채용된다. 인터포저 내의 배선은, 상부로부터 수직 방향으로 드릴 혹은 레이저로 천공하고, 구멍 내에 금속 도금을 행함으로써, 상하의 전기적 도통이 취해진다.
이 방식에 의한 인터포저에서는, 외부 접속 단자의 피치는 대략 150 내지 200㎛ 정도까지 미세화할 수 있으므로, 접속 단자 수를 늘릴 수는 있다. 그러나 접합의 신뢰성이나 안정성은 저하되어, 높은 신뢰성이 요구되는 차재용 등에는 적합하지 않다.
이와 같은 인터포저는 사용하는 재료나 구조에 의해, 리드 프레임 부분을 보유 지지하는 부분의 구조가 세라믹인 것이나, 혹은 P-BGA(Plastic Ball Grid Array), CSP(Chip Size Package), LGA(Land Grid Array)와 같이, 기재가 유기물인 것 등 수종류 있어, 목적 용도에 따라 구분하여 사용되고 있다.
상기한 어느 것의 인터포저도, 반도체 소자의 소형화, 다핀화, 고속화에 대응하여, 인터포저의 반도체 소자와의 접속 부분의 파인 피치화 및 고속 신호 대응이 진행되어 있다. 미세화의 진전을 고려하면, 인터포저의 단자 부분의 피치는 80 내지 100㎛가 필요하다.
그런데 도통부ㆍ겸ㆍ지지 부재라고도 할 수 있는 리드 프레임은, 얇은 금속을 에칭하여 형성되지만, 안정된 에칭 처리와, 그 후의 가공에 있어서의 핸들링을 위해, 금속판은 120㎛ 정도의 두께를 갖고 있는 것이 바람직하다. 또한, 와이어 본딩 시에 충분한 접합 강도를 얻기 위해서는, 일정 정도의 금속층의 두께와 랜드 면적이 필요해진다.
상기한 조건을 고려하여, 금속판의 두께로서는 100 내지 120㎛ 정도가 최저 필요하다고 한다. 그 경우, 금속판의 양측으로부터 에칭하는 것으로 하여, 리드의 피치로 120㎛, 리드 선 폭으로 60㎛ 정도의 파인화가 한계라고 한다.
또한, 다른 문제로서, 인터포저 제조의 프로세스에 있어서 보유 지지재를 폐기하게 될 경우에, 비용 상승이 생긴다고 하는 것이 있다. 이 점에 대해, 도 2A 내지 도 2C를 이용하여 설명한다.
리드 프레임은 폴리이미드 테이프로 이루어지는 보유 지지재(27)에 접착되고, 리드 프레임의 평탄 부분(21)에 반도체 소자(22)를 고정용 수지 혹은 고정용 테이프(28)로 고정한다. 그 후, 와이어 본딩을 행하고, 트랜스퍼 몰드법으로 복수의 칩 즉 반도체 소자(22)를 몰드용 수지(25)로 일괄하여 몰드한다. 마지막으로, 외장 가공을 실시하고, 인터포저가 1개 1개로 되도록 재단하여 완성한다.
리드 프레임의 이면(29)이 프린트 기판과의 접속면으로 될 경우, 몰드 시에 몰드용 수지(25)가 리드 프레임의 이면(29)의 접속 단자면까지 연장되어 접속 단자에 부착되지 않도록 하기 위해 불가결하다. 그로 인해, 인터포저의 제조 프로세스에 있어서, 보유 지지재(27)가 필요하였다. 그러나 최종적으로는, 보유 지지재(27)는 불필요하므로, 몰드 가공을 한 후에, 보유 지지재(27)를 제거하여 버릴 필요가 있어, 비용 상승으로 연결된다.
또한, 이와 같은 종래 기술의 일례가, 특허 문헌 1에 기재되어 있다. 덧붙여 말하면, 특허 문헌 1에서는, 기판을 관통하는 도체 포스트를 절연 수지에 의해 지지하고 있어, 도체 포스트의 부분이 수지로부터 돌출된 구조가 개시되어 있다.
이들 문제를 해결하고, 초 파인 피치의 배선 즉 피치가 극히 작은 배선을 형성할 수 있어, 안정된 와이어 본딩 가공이 가능하고, 또한 경제성도 우수한 유형의 반도체 소자용 기판을 제공하는 방법으로서, 예를 들면 프리 몰드 수지를 배선의 지지체로 한 구조의 반도체 소자용 기판이 특허 문헌 2에 기재되어 있다.
특허 문헌 2에 기재된 리드 프레임 형상의 반도체 소자용 기판의 제조법에 대해 이하에 설명한다. 금속판의 제1 면에는 접속용 포스트 형성용의 레지스트 패턴, 제2 면에는 배선 패턴 형성용의 레지스트 패턴을 형성하고, 제1 면 상으로부터, 구리를 원하는 두께까지 에칭한 뒤, 제1 면에 프리 몰드용 수지를 도포하고, 프리 몰드층을 형성하고, 그 후에 제2 면의 에칭을 행하고, 배선을 형성하고, 마지막으로 양면의 레지스트를 박리한다.
이와 같이 하여 제조한 리드 프레임 형상의 반도체 소자용 기판에 있어서는, 금속의 두께를, 파인 에칭이 가능한 레벨까지 작게 해도, 프리 몰드 수지가 지지체로 되어 있기 때문에, 안정된 에칭이 가능하다. 또 초음파 에너지의 확산이 작으므로, 와이어 본딩성도 우수하다. 또한, 폴리이미드 테이프 등의 보유 지지재를 사용하지 않으므로, 그에 의한 비용 상승도 억제할 수 있다.
특개평8-340069호 공보 특개평10-223828호 공보
그러나 특허 문헌 2의 기술에는 구조상의 문제점이 있다. 특허 문헌 2의 기술에서는, 충전되는 프리 몰드용 수지의 두께는, 리드 프레임에 필요한 강성을 주기에 충분한 정도가 필요하고, 게다가 접속용 포스트의 저면은, 완전하게 노출되어 있어야 한다.
이와 같이 두께를 제어하여 도포하는 방법으로서는, 예를 들면 실린지 등을 이용하여, 도포면의 바닥의 일점 혹은 복수점으로부터 프리 몰드용 수지를 유입시켜, 그것이 도포면 전체까지 번지는 것을 기다리는 것을 들 수 있다. 이 경우, 프리 몰드용 수지는, 접속용 포스트 저면이 노출되어 있는 상태를 유지해야 하는 관계상, 프리 몰드용 수지의 높이가, 접속용 포스트 저면에 달하기 전에, 프리 몰드용 수지의 충전을 종료해야 한다. 그 결과로서, 프리 몰드용 수지의 높이는 접속용 포스트보다도 낮아진다.
이 상태를 유지한 채로, 반도체 소자용 기판이 완성된 경우, 접속용 포스트는, 주위의 프리 몰드 수지층으로부터 돌출된 상태로 되어 있고, 이에 예를 들면, 땜납 볼을 탑재하고자 한 경우에는, 탑재 위치의 작은 어긋남으로 인해, 볼이 접속용 포스트로부터 탈락할 가능성이 있고, 수율을 떨어뜨린다고 하는 문제가 있다.
상기 종래 기술이 갖는 문제점에 비추어, 본 발명은, 프리 몰드된 리드 프레임 형상의 반도체 소자용 기판을 제조하는 과정에서, 땜납 볼 탑재 시에 볼이 랜드로부터 탈락하는 일 없이, 고수율로 땜납 볼 탑재를 행할 수 있는 반도체 소자용 기판의 제조 방법 및 반도체 장치를 제공한다.
본 발명의 제1 양태는, (가)금속판의 제1 면에 제1 감광성 수지층을 형성하는 것과, 상기 금속판의 상기 제1 면과는 상이한 제2 면에 제2 감광성 수지층을 형성하는 것과, 상기 제1 감광성 수지층에 제1 패턴에 따라 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제1 면에, 현상된 상기 제1 감광성 수지층으로 이루어지는, 접속용 포스트 형성용의 제1 에칭용 마스크를 형성하는 것과, 상기 제2 감광성 수지층에 제2 패턴에 따라 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제2 면에, 현상된 상기 제2 감광성 수지층으로 이루어지는, 배선 패턴 형성용의 제2 에칭용 마스크를 형성하는 것과, 상기 제1 에칭용 마스크 및 상기 제2 에칭용 마스크의 형성 후에, (나)상기 제1 면으로부터 상기 금속판의 도중까지 에칭을 행함으로써 상기 접속용 포스트를 형성하는 것과, 상기 제1 면의 상기접속용 포스트가 존재하지 않는 부분에 프리 몰드용 수지를 충전하는 것과, 상기 제1 면의 상기 접속용 포스트를 주위의 상기 프리 몰드용 수지보다도 높이가 낮아지도록 가공하는 것과, 상기 제2 면의 에칭을 행하여 상기 배선 패턴을 형성하는 것을 포함하는, 반도체 소자용 기판의 제조 방법이다.
본 발명의 제2 양태는, 상기 제1 면의 상기 접속용 포스트가 존재하지 않는 부분에 상기 프리 몰드용 수지를 충전하는 것은, 상기 제1 면의 전체를 상기 프리 몰드용 수지에 의해 매몰시키는 것과, 상기 매몰 시킨 후에, 상기 접속용 포스트의 저면이 노출되도록 상기 프리 몰드용 수지를 두께 방향으로 균일하게 제거하는 것을 포함하는, 본 발명의 제1 양태에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제3 양태는, 상기 제1 면의 상기 접속용 포스트를 주위의 상기 프리 몰드 수지보다도 높이가 낮아지도록 가공하는 것은, 하프 에칭에 의해 행해지는, 본 발명의 제1 양태 또는 본 발명의 제2 양태 중 어느 하나의 양태에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제4 양태는, 본 발명의 제1 양태 내지 본 발명의 제3 양태 중 어느 하나의 양태에 기재된 반도체 소자용 기판의 제조 방법에 의해 얻어진 반도체 소자용 기판에, 반도체 소자가 실장되고, 상기 반도체 소자용 기판과 상기 반도체 소자 사이가 와이어 본딩에 의해 전기적 접속되어 있는 것을 특징으로 하는 반도체 기판이다.
본 발명에 따르면, 프리 몰드된 반도체 소자용 기판을 제조할 때에, 접속용 랜드의 저면의 높이를, 주위의 프리 몰드용 수지보다도 낮게 가공할 수 있다. 이에 의해, 접속용 랜드 주변의 프리 몰드용 수지가 벽의 역할을 하고, 땜납 볼 탑재 시에 볼이 랜드로부터 탈락하는 일 없어, 고수율로 땜납 볼 탑재를 행할 수 있다.
도 1A는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1B는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1C는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1D는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1E는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1F는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1G는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1H는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1I는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1J는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1K는 본 발명에 따른 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 2A는 종래의 기판의 구조를 모식적으로 도시하는 설명도.
도 2B는 종래의 기판의 구조를 모식적으로 도시하는 설명도.
도 2C는 종래의 기판의 구조를 모식적으로 도시하는 설명도.
이하, 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일 실시예로서, BGA 타입의 반도체 소자용 기판을 예로 들어, 도 1A 내지 도 1K를 이용하여 설명한다.
[실시예]
제조한 개개의 단위의 BGA의 사이즈는 10㎜×10㎜으로, 168핀의 평면에서 보아 어레이 형상의 외부 접속부를 가지는 것으로 한다. 이 BGA를 기판에 다면 취하여, 이하의 제조 공정을 거친 후에 절단, 재단을 행하고, 개개의 BGA 타입의 반도체 소자용 기판을 얻었다.
우선, 도 1A에 도시한 바와 같이, 폭이 150㎜, 두께가 150㎛의 긴 띠 형상의 구리 기판(1)을 준비하였다. 다음에, 도 1B에 도시한 바와 같이, 구리 기판(1)의 양면 롤 코터로 감광성 레지스트(2)[동경 오우카(주)제, OFPR4000]를 5㎛의 두께가 되도록 코팅한 후, 90℃에서 프리 베이킹 하였다.
다음에, 원하는 패턴을 갖는 패턴 노광용 포토마스크를 개재하여, 양면으로부터 패턴 노광하고, 그 후 1% 수산화 나트륨 용액으로 현상 처리를 행한 후에, 수세 및 포스트 베이킹을 행하고, 도 1C에 도시한 바와 같이 제1 레지스트 패턴(3) 및 제2 레지스트 패턴(7)을 얻었다.
또한, 구리 기판(1)의 한쪽의 면측[반도체 소자(10)가 탑재되는 면과는 반대측의 면이며, 이하에서는 제1 면측으로 명기]에는, 접속용 포스트(5)를 형성하기 위한 제1 레지스트 패턴(3)을 형성한다. 또한, 구리 기판(1)의 다른 쪽의 면측[반도체 소자(10)가 탑재되는 면이며, 이하에서는 제2 면측으로 명기]에는, 배선 패턴을 형성하기 위한 제2 레지스트 패턴(7)을 형성하였다.
또한, 반도체 소자(10)는 기판 중앙부의 리드 프레임 상면에 탑재된다. 본 실시예의 배선 패턴에 관해서는, 반도체 소자(10)의 외주 부근의 리드 프레임의 외주의 상면에 와이어 본딩용의 랜드(4)가 형성되어 있다. 반도체 소자(10)의 외주와 랜드(4)는, 금세선(8)으로 접속된다. 리드 프레임의 이면에는, 상부 배선으로부터의 전기 신호를 이면으로 유도하기 위한 접속용 포스트(5)가, 예를 들면 평면에서 보아 어레이 형상으로 배치된다.
또한, 랜드(4) 중 몇 개를, 접속용 포스트(5)에 전기적으로 접속시킬 필요가 있다. 그로 인해, 랜드(4) 중 몇 개와 각각 접속한 배선 패턴(6)을 접속용 포스트(5)와 접속하도록 기판의 외주로부터 중심 방향을 향하여, 예를 들면 방사 형상으로 형성하고 있다(도시 생략).
다음에, 구리 기판의 제2 면측을 백시트로 덮어 보호한 후, 염화 제2철 용액을 이용하여, 구리재(材)의 제1 면측으로부터, 제1회째의 에칭 처리를 행하고, 도 1D에 도시한 바와 같이, 제1 면측의 레지스트 패턴으로부터 노출된 구리 기판 부위의 두께를 30㎛까지 얇게 하였다. 염화 제2철 용액의 비중은 1.38, 액체 온도 50℃로 하였다. 제1회째의 에칭 시, 접속용 포스트(5) 형성용의 제1 레지스트 패턴(3)이 형성된 부위의 구리 기판(1)에는, 에칭 처리가 행해지지 않는다. 그로 인해, 구리 기재(1)의 표리를 관통하여 존재하는, 접속용 포스트(5)를 형성할 수 있다.
또한, 제1회째의 에칭에서는, 에칭 처리를 행하는 부위의 구리 기판(1)을 에칭 처리에 의해 완전하게 용해 제거하는 것이 아니라, 소정의 두께의 구리 기판(1)으로 된 단계에서 에칭 처리를 종료하도록, 도중까지 에칭 처리를 행한다.
다음에, 도 1E에 도시한 바와 같이, 제1 면에 관하여, 20% 수산화 나트륨 수용액에 의해, 레지스트 패턴(3)의 박리를 행한, 박리액의 온도는 100℃로 하였다.
다음에, 도 1F에 도시한 바와 같이, 필름 형상의 열가소성수지(신일철화학제, NEX-130C)를 이용하여, 프레스 가공으로 프리 몰드 수지층(11)을 형성하였다. 필름의 두께에 대해서는, 수지가 접속용 포스트의 저면보다 20㎛ 높은 위치까지 충전되도록 조정하여, 130㎛으로 하였다.
상기 프레스 가공 시에는, 진공 가압식 라미네이트 장치를 이용하였다. 프레스부의 온도는 100℃, 진공 챔버 내의 진공도는 0.2torr, 프레스 시간은 30초로 하여 필름 형상의 열가소성수지의 프레스 가공을 행하였다.
이와 같이, 프리 몰드용의 수지로서, 필름 형상의 것을 이용하는 것은, 가공을 간편하게 할 수 있다는 점에서 효과적이다.
또한, 진공 챔버 내에서의 프레스 가공을 행하는 것은, 수지 내에 생긴 공극을 해소하는 효과가 있어, 수지 내의 보이드의 발생을 억제할 수 있다.
그리고 필름 형상 수지를 프레스 가공한 후에는, 포스트 베이킹으로서, 180℃에서 60분간의 가열을 행하였다.
프리 몰드 수지의 포스트 베이킹 후에는, 도 1G에 도시한 바와 같이, 제1 면을 덮고 있는 수지를, 접속용 포스트의 저면이 노출될 때까지 연마하여 제거하였다. 장치로서는, 버프 롤 회전식 연마 장치를 이용하고, 버프 롤의 번수는, 800번 상당을 사용하였다.
다음에, 도 1H에 도시한 바와 같이, 제1 면의 하프 에칭을 행하였다. 하프 에칭액으로서는, 황산과 과산화수소의 혼합액을 이용하고, 에칭량으로서는, 접속용 랜드의 높이가, 가공 전보다도 10㎛만 낮아지도록 계산하였다.
다음에, 제1 면을 백시트로 덮어 보호하고, 제2 면의 백시트를 제거한 후, 제2 면의 에칭을 행하였다. 에칭액으로서는, 염화 제2철 용액을 이용하고, 액의 비중은 1.32, 액체 온도는 50℃로 하였다. 에칭은, 제2 면에 배선 패턴을 형성하는 것을 목적으로 하고, 제2 면 상의 제2 레지스트 패턴(7)으로부터 노출된 구리를 용해 제거하였다.
그 후에, 제1 면의 백시트를 제거하고, 다음에, 도 1I에 도시한 바와 같이, 제2 면의 제2 레지스트 패턴(7)의 박리를 행하고, 본 발명에 따른 BGA를 얻었다.
다음에, 노출된 제1 면의 금속면에 대해, 무전해 니켈/팔라듐/금 도금 형성법에 의한 표면 처리를 실시하여, 도금층(12)을 형성하였다.
리드 프레임에의 도금층(12)의 형성은, 전해 도금법이 적용 가능하다. 그러나 전해 도금법에서는, 도금 전류를 공급하기 위한 도금 전극의 형성이 필요하게 되고, 도금 전극을 형성하는 만큼, 배선 영역이 좁아져, 배선의 라우팅이 곤란해진다. 그로 인해, 본 실시예에서는, 공급용 전극이 불필요한, 무전해 니켈/팔라듐/금 도금 형성법을 채용하였다.
즉, 금속면에 산성 탈지, 소프트 에칭, 산 세정, 팔라듐 촉매 활성 처리, 프리 디프, 무전해 백금 도금, 무전해 금 도금에 의해, 도금층(12)을 형성하였다. 도금 두께는 니켈이 3㎛, 팔라듐이 0.2㎛, 금이 0.03㎛으로 하였다. 사용한 도금액은, 니켈이 엔플레이트NI(멜텍스 사제), 팔라듐이 파우로 본EP(롬 앤드 하스 사제), 금이 파우로 본드IG(롬 앤드 하스 사제)이다.
다음에, 리드 프레임 상에 반도체 소자(10)를 고정용 접착제 혹은 고정용 테이프(13)로 접착, 탑재한 후, 반도체 소자(10)의 전기적 접속용 단자와 배선 패턴(6)의 소정의 부위에 있는 와이어 본딩용 랜드(4)를 금세선(8)을 이용하여 와이어 본딩을 행하였다. 그 후, 리드 프레임과 반도체 소자(10)를 피복하도록 몰딩을 행하였다. 다음에, 면취된 반도체 기판에 재단을 행하여, 개개의 반도체 기판을 얻었다.
마지막으로, 도 1K에 도시한 바와 같이, 각각의 반도체 기판의 단자부에, 플럭스를 도포한 뒤에, 땜납 볼(16)을 탑재하고, 리플로 처리함으로써, 땜납 범프를 형성하고, 원하는 반도체 장치를 얻었다.
본 실시예의 반도체 소자용 기판의 제조 방법 및 반도체 장치는, 프리 몰드된 반도체 소자용 기판을 제조할 때에, 접속용 랜드의 저면의 높이를, 주위의 프리 몰드용 수지보다도 낮게 가공할 수 있다. 이에 의해, 접속용 랜드 주변의 수지가 벽의 역할을 하고, 땜납 볼 탑재 시에 볼이 랜드로부터 탈락하지 않았다. 그 결과, 고수율로 땜납 볼 탑재를 행할 수 있었다.
이상, 본 발명의 적절한 실시예에 대해 설명하고 예증하였지만, 이들은 어디까지나 발명의 예시이며 한정적으로 고려되어야 할 것이 아니며, 추가, 삭제, 치환 및 다른 변경은 본 발명의 범위를 일탈하지 않는 범위에서 가능하다. 즉, 본 발명은 전술한 실시예에 의해 한정되는 것이 아니라, 청구의 범위에 의해 한정되는 것이다.
본 발명에 따르면, 프리 몰드된 반도체 소자용 기판을 제조할 때에, 접속용 랜드의 저면의 높이를, 주위의 프리 몰드용 수지보다도 낮게 가공할 수 있다. 이에 의해, 접속용 랜드 주변의 프리 몰드용 수지가 벽의 역할을 하고, 땜납 볼 탑재 시에 볼이 랜드로부터 탈락하지 않고, 고수율로 땜납 볼 탑재를 행할 수 있다.
1 : 구리 기판
2 : 감광성 레지스트
3 : 제1 레지스트 패턴
4 : 와어이 본딩용 랜드
5 : 접속용 포스트
6 : 배선 패턴
7 : 제2 레지스트 패턴
8 : 금세선
10 : 반도체 소자
11 : 프리 몰드 수지층
12 : 도금층
13 : 고정용 접착제 혹은 고정용 테이프
16 : 땜납 볼
21 : 리드 프레임의 평탄 부분
22 : 반도체 소자
23 : 리드
24 : 메탈 와이어
25 : 프리 몰드용 수지
26 : 취출 전극
27 : 보유 지지재
28 : 고정용 수지 혹은 고정용 테이프
29 : 리드 프레임의 이면

Claims (5)

  1. 금속판의 제1 면에 제1 감광성 수지층을 형성하는 것과,
    상기 금속판의 상기 제1 면과는 상이한 제2 면에 제2 감광성 수지층을 형성하는 것과,
    상기 제1 감광성 수지층에 제1 패턴에 따라 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제1 면에, 현상된 상기 제1 감광성 수지층으로 이루어지는, 접속용 포스트 형성용의 제1 에칭용 마스크를 형성하는 것과,
    상기 제2 감광성 수지층에 제2 패턴에 따라 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제2 면에, 현상된 상기 제2 감광성 수지층으로 이루어지는, 배선 패턴 형성용의 제2 에칭용 마스크를 형성하는 것과,
    상기 제1 에칭용 마스크 및 상기 제2 에칭용 마스크의 형성 후에, 상기 제1 면으로부터 상기 금속판의 도중까지 에칭을 행함으로써 상기 접속용 포스트를 형성하는 것과,
    상기 제1 면의 전체를 프리 몰드용 수지에 의해 매몰시킨 후에, 상기 접속용 포스트의 저면이 노출되도록 상기 제1 면 전체의 상기 프리 몰드용 수지를 두께 방향으로 균일하게 제거함으로써, 상기 제1 면의 상기 접속용 포스트가 존재하지 않는 부분에 프리 몰드용 수지를 충전하는 것과,
    상기 제1 면의 상기 접속용 포스트를 주위의 상기 프리 몰드용 수지보다도 높이가 낮아지도록 하프 에칭에 의해 가공하는 것과,
    상기 제2 면의 에칭을 행하여 상기 배선 패턴을 형성하는 것을 포함하는, 반도체 소자용 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 면의 상기 접속용 포스트가 존재하지 않는 부분에 상기 프리 몰드용 수지를 충전하는 것은, 필름 형상의 열가소성수지를 이용하여, 진공 챔버 내에서의 프레스 가공으로 프리 몰드 수지층을 형성하는 것을 포함하는, 반도체 소자용 기판의 제조 방법.
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  4. 삭제
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