JPH08288424A - 半導体装置 - Google Patents

半導体装置

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JPH08288424A
JPH08288424A JP7092155A JP9215595A JPH08288424A JP H08288424 A JPH08288424 A JP H08288424A JP 7092155 A JP7092155 A JP 7092155A JP 9215595 A JP9215595 A JP 9215595A JP H08288424 A JPH08288424 A JP H08288424A
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JP
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flexible substrate
semiconductor chip
bump
semiconductor device
conductor
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JP7092155A
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English (en)
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Hidetoshi Takeda
英敏 武田
Manabu Bonshihara
學 盆子原
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】 【目的】実装面積の小型化を目的とする実装技術の中
で、実装基板の反りやうねり等が半導体チップに影響し
ないチップサイズ半導体装置を提供する。 【構成】フレキシブル基板４は半導体チップ１の電極パ
ッド２とフレキシブル基板４上に配線されている導体リ
ード８がその電極パッド２上の金属突起バンプ３を介し
てボンディング接続されている。フレキシブル基板４に
は、また外部接続用の金属突起バンプ７が設けられてい
る。フレキシブル基板４と半導体チップ１の外形はほぼ
同一である。 【効果】フレキシブル基板４の弾性を利用し半導体チッ
プ１とフレキシブル基板４の接続部にかかる応力を緩和
する効果がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体チップに関し、
特に半導体チップとフレキシブル基板とからなりほとん
どチップ程度の大きさで使用できるチップサイズ半導体
装置に関する。
【０００２】
【従来の技術】半導体チップとテープキャリアを組み合
わせたチップサイズ半導体装置の従来の例として、まず
テセラ社のμＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）ともいえるパッケージについて説明する。
【０００３】ＴＣＣ（Ｔｅｓｓｅｒａ−ｃｏｍｐｌｉａ
ｎｔ ｃｈｉｐ）と呼ばれている半導体装置（日経マイ
クロデバイス１９９４年５月号９８〜１０２頁に記載
（Ｕ．Ｓ．Ｐａｔｅｎｔ ５，２５８，３３０））は配
線構造が２層ＴＣＰ（ＴａｐｅＣａｒｒｉｅｒ Ｐａｃ
ｋａｇｅ）とよく似ておりこのパッケージに使われるフ
レキシブル配線基板はＴＣＰテープと同様のプロセスで
つくられる。この従来の半導体装置を図９を断面図に示
す。フレキシブル配線基板３２は、接着剤を使わないＣ
ｕ−ポリイミドいわゆる２層ＴＣＰと同じ構造でポリイ
ミドフィルム３１にＡｕをスパッタ＋メッキしてパター
ン形成した配線３３及びリード３６を設けたものであ
る。フィルム３１に設けられたビア・ホールをＮｉメッ
キまたは半田で埋め、さらにフィルム３１よりも高く半
球状に積み上げバンプ３４にし、バンプ３４の表面にさ
らに薄くＡｕメッキを施す。このフィルム３１を弾性の
ある接着剤３５で半導体チップ３６に固定し封止の役割
も兼ねている。半導体チップ３６に張り付けられたフィ
ルム３１から引き出されたＡｕリード３７は半導体チッ
プ３６上のＡｌパッドまたはＡｕパッドに超音波併用の
熱圧着ボンダーで接続し、ガルウイング状にする。この
半導体装置は、さらにチップ３６の周囲に保護枠３８を
取り付け、保護枠３８内に樹脂を充填してリード３７の
部分を封止することもできる。
【０００４】このパッケージの特徴にＫＧＤ（Ｋｎｏｗ
ｎ Ｇｏｏｄ Ｄｉｅ）テクノロジーとして優れている
ということがある。すなわち、このパッケージはμＢＧ
Ａといわれるようなエリア・アレイ・パッケージなので
ＰＧＡ（Ｐｉｎ ＧｒｉｄＡｒｒａｙ）用のテスト基板
に取り付けてバーンインすることができ実装前のテスト
が容易である。
【０００５】次に、他の従来の半導体装置として図１０
を用いてＩＢＭ社のＴＢＧＡ（Ｔａｐｅ Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）について説明する（特開平１−３
０７２３６号公報）。
【０００６】半導体チップとキャリアの熱膨張率の不一
致の問題を解決するのに、基板キャリアを非常に薄い可
とう性材料にすると効果があるということがわかってい
る。図１０はそれを考えた新構造の半導体装置で、テフ
ロン等の適当な絶縁材料層２２を金属キャリア層２１の
上に注型し、絶縁材料層２２にバイア２３の孔を形成す
るとともに絶縁材料層２２の上に金属被膜２４を形成さ
せる。最後に電子デバイスその他のコネクタ端部がボン
ディングするための地点を含めて、メタライズした絶縁
材料層２２上に必要な回路を形成し、図１０においては
この回路に半導体チップ２５を接続している。金属キャ
リア層２１にも回路パターンが形成され金属キャリア２
１に実装基板との接続を行うためのバンプ２６からなる
ＢＧＡが配列されているが、これは半田または熱圧着ボ
ンディングで形成する。この半導体装置のキャリアは可
とう性を持たせた構造であるため熱膨張係数の差が影響
してくる実装基板との接続には効果がある。
【０００７】
【発明が解決しようとする課題】図９に示した従来の半
導体装置では、フレキシブル配線基板３２と半導体チッ
プ３６との間に弾性のある接着剤３５を充填する必要が
ある。また、図１０に示した従来の半導体装置では、半
導体チップ２５よりはるかに大きなキャリアを用い大き
な実装面積を必要とする。
【０００８】また、図９及び図１０に示した従来の半導
体装置は、半導体チップとキャリアとの接続が高い位置
精度を必要とするため難しい。半導体チップとキャリア
の接続部の接続ピッチが小さくなるとその問題は大きく
なる。
【０００９】本発明は、弾性のある接着剤が不要で実装
面積が小さくて済む半導体装置を提供し、さらに半導体
チップとキャリアとの接続が容易な半導体装置、および
バーンイン等の実装前テストが行えるフレキシブル基板
を使った半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
外形が半導体チップとほぼ同一で開口部が設けられたフ
レキシブル基板と、このフレキシブル基板上にパターン
形成された導体リードと、前記半導体チップ上の電極に
設けられ前記開口部に配設された前記導体リードと接続
する第１のバンプと、前記フレキシブル基板上の前記導
体リードに接続された外部接続用の第２のバンプとを備
え、導体リードがフレキシブル基板の半導体チップとは
反対側の面に設けられ、第１のバンプが前記フレキシブ
ル基板の開口部に嵌め合わせられたようにでき、さらに
第１のバンプは金属突起を複数段に重ねたものとし、第
１のバンプと開口部を樹脂で封止することもできる。
【００１１】本発明の半導体装置は、外形が半導体チッ
プとほぼ同一で前記半導体チップ上の電極に対応してス
ルーホールを導電材で埋めたパッドが設けられたフレキ
シブル基板と、このフレキシブル基板上にパターン成形
され前記パッドに接続された導体リードと、前記半導体
チップ上の電極に設けられ前記パッドと接続する第１の
バンプと、前記フレキシブル基板上の前記導体リードに
接続された外部接続用の第２のバンプとを備えている。
【００１２】本発明の半導体装置は、半導体チップ１に
設けた金属突起を複数段に重ねた位置決め用バンプをフ
レキシブル基板に対応して設けた位置決め用開口部に嵌
め合わせたようにもできる。
【００１３】これらの半導体装置は、外形が半導体チッ
プより大きな切断前フレキシブル基板と、この切断前フ
レキシブル基板上にパターン成形された切断前導体リー
ドと、前記切断前フレキシブル基板の前記半導体チップ
に対応する領域以外に設けられ前記切断前導体リードに
接続されたテスト用電極とを備えたものから、前記切断
前フレキシブル基板を前記切断前導体リードと共に前記
半導体チップの外周にほぼ沿った線で切断して外側の部
分を除去することにより得ることができる。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１５】（実施例１）図１は本発明の実施例１の断
面図を、図２に実施例１の半導体装置をマザーボード１
８へ実装した状態の断面図を示す。
【００１６】図において、１は半導体チップ、２は半導
体チップ表面のアルミニウム（Ａｌ）等の電極、３は電
極２の上に形成された金、Ａｕ／Ｐｄ、銅等の金属突起
バンプ、４はポリイミド（Ｐｉ）、エポキシ系樹脂等か
らなるフレキシブル基板、５は半導体チップ１の電極２
に対応した開口部、６はフレキシブル基板４に形成され
た外部接続用電極、７は外部接続用電極６の上に形成さ
れた金属突起バンプ、８はフレキシブル基板４上に形成
され電極６と金属突起バンプ３とを電気的に接続するた
めなどに用いられる銅、アルミ、金等の導体リード、９
はエポキシまたはシリコン系の樹脂コーティングであ
る。
【００１７】図１において、半導体チップ１の電極２上
の金属突起バンプ３はそれに対応して設けたフレキシブ
ル基板４の開口部５上の導体リード８とボンディング接
続されている。導体リード８はフレキシブル基板４の半
導体チップ１がマウントされる側に形成されている。ま
た、半導体チップ１の表面は外気、湿度から保護するた
めに樹脂コーティング９が施されている。本実施例では
半導体チップ１の周辺部に電極２が配列されているもの
に対して、フレキシブル基板４上の外部接続用電極６が
電極２が配列された位置の外側と内側の両側それぞれに
１列または複数列に配列されている例を示している。
【００１８】本実施例では、フレキシブル基板４上に設
ける外部接続用電極６及び金属突起バンプ７のほとんど
を半導体チップ１に対応する領域内に配列でき、図１に
示すように半導体チップ１に対応する領域の外側に配例
する場合であっても、このような外側に配例する外部接
続用電極６及び金属突起バンプ７は、半導体チップ１の
外周に沿って１列または２列程度の少数列に配置でき、
フレキシブル基板４を半導体チップ１よりわずかに大き
くするだけで済み、実装面積を小さくできる。
【００１９】図２はこの半導体装置をマザーボード１８
に実装したときの様子である。フレキシブル基板４と半
導体チップ１の間隙には４０〜５０μｍの空間があるた
め、例えば１００μｍの厚さのフレキシブル基板４の反
りやうねりのあるマザーボード１８に実装すると、半導
体チップ１に歪等の影響を与えることなくマザーボード
１８の反りに沿った実装ができる。
【００２０】（実施例２）図３は本発明の実施例２の断
面図を示す。
【００２１】本実施例において、導体リード８はフレキ
シブル基板４の半導体チップ１がマウントされる面とは
反対側の面に形成されている。また、半導体チップ１の
表面は外気、湿度から保護するために例えばポリイミド
（ＰＩ）コーティング２０がされている。半導体チップ
１の電極２上の金、Ａｕ／Ｐｄ、銅等の金属突起バンプ
３がそれに対応して設けられたフレキシブル基板４の開
口部５に嵌め合わされることにより半導体チップ１とフ
レキシブル基板４が位置合わせされ、さらに半導体チッ
プ１の金属突起バンプ３と開口部５上の導体リード８と
がボンディング接続される。
【００２２】この実施例では、位置合わせのために使っ
ている半導体チップ電極２およびその上に形成された金
属突起バンプ３は、実際に信号または電源ラインとして
使われる電極であり、開口部５上の導体リード８とのコ
ンタクトが必要とされる。この図は、半導体チップ１の
周辺部に電極２が配列されているものに対して、フレキ
シブル基板４上の外部接続用電極６が半導体チップ１の
電極２の位置の内側に１列ないし複数列に配列されてい
る例を示している。
【００２３】本実施例では図３に示すようにフレキシブ
ル基板４を半導体チップ１より小さくでき、実装面積が
小さくて済む。
【００２４】（実施例３）図４は本発明の実施例３の断
面図を示す。
【００２５】半導体チップ１の電極２上に金、Ａｕ／Ｐ
ｄ、銅等の２段に重ねた金属突起バンプ３Ｗを形成し、
この金属突起バンプ３Ｗとこれに対応してフレキシブル
基板４に設けられた開口部５とを嵌め合わせて半導体チ
ップ１とフレキシブル基板４との位置合わせを行ってい
る。２段バンプ３Ｗを使用することにより、半導体チッ
プ１とフレキシブル基板４の間隙を大きくとることがで
き、フレキシブル基板４の厚さの増加に対応でき、半導
体チップ１におけるより大きい応力の緩和が得られ、半
導体チップ１の表面の樹脂封止を行うときは樹脂の流し
込み性が良くなるなど利点がある。
【００２６】また、半導体チップ１の表面は外気、湿度
から保護するために例えばポリイミド（ＰＩ）コーティ
ング２０がされている。この例はフレキシブル基板４の
開口部５から封止樹脂１９を流し込み、半導体チップ１
の電極２と、金属突起バンプ３とフレキシブル基板開口
部５の接合部を封止している。この封止により、金属突
起バンプ３と導電リード８との接合部の補強に加えて接
合部の酸化、腐食を防止することができる。
【００２７】この実施例は、位置合わせのために使って
いる半導体チップ１の電極２およびその上に形成された
金属突起バンプ３Ｗは、実際に信号または電源ラインと
して使われる電極であり、開口部５上ので導体リード８
とのコンタクトが必要とされる。この図は、半導体チッ
プ１の周辺部に電極２が配列されているものに対して、
フレキシブル基板４上の外部接続用電極６が半導体チッ
プ１のその電極２の位置よりも内側に１列ないし複数列
に配列されている例を示している。
【００２８】（実施例４）図５は本発明の実施例４の断
面図を示す。
【００２９】半導体チップ１の例えば４隅に電極２ａ及
び位置合わせ専用金属突起バンプ１１が形成されてい
る。この電極２ａ上の位置合わせ専用金属突起バンプ１
１は電極２に形成したバンプ３と同じものを２段に形成
している。このように位置合わせ専用金属突起バンプ１
１をバンプ３と同じものを２段に重ねたバンプにした理
由は、半導体チップ１の電極２に金属突起バンプ３を形
成するときと同じバンプボンダーが使えるためである。
また、フレキシブル基板４の位置合わせ専用金属突起バ
ンプ１１に相対応する位置に位置合わせ専用開口部１２
が形成されている。
【００３０】４隅の位置合わせ専用金属突起バンプ１１
と位置合わせ専用開口部１２とを嵌め合わせることによ
り半導体チップ１とフレキシブル基板４とのボンディン
グ位置の位置合わせを正確に行うことができる。位置合
わせした後に、位置合わせ専用金属突起バンプ１１の先
端をエッジボンダーでつぶし金属突起バンプ１１を半径
方向に膨らませる開口部１２と密着させると、半導体チ
ップ１とフレキシブル基板４とが固定されて、樹脂封止
時のフレキシブル基板４の浮きを防止できる。なお、位
置合わせ専用開口部１２の形状は円形の方が位置精度が
あがる。
【００３１】半導体チップ１の表面は外気、湿度から保
護するために例えばポリイミド（ＰＩ）コーティング２
０がされている。
【００３２】本実施例ではフレキシブル基板４の中央に
中央開口部１０が設けられ、中央開口部１０内に複数の
導体リード８が設けられ、これらの導体リード８に対応
して半導体チップ１の中央開口部１０に対応する部分に
複数の電極２及び金属突起バンプ３が設けられている。
フレキシブル基板４上の導体リード８と半導体チップ１
上の金属突起バンプ３とは半導体チップ１の中央開口部
１０においてボンディング接続されている。そして中央
開口部１０から樹脂１９を流し込んで導体リード８と金
属突起バンプ３との接合部分のみ封止している。この封
止により接合部の補強に加えて接合部の酸化、腐食を防
止することができる。
【００３３】（実施例５）図６は本発明の実施例５の断
面図を示す。
【００３４】図において、半導体チップ１の電極２の位
置に対応してフレキシブル基板４にスルーホール１４が
形成されている。スルーホール１４はメッキにより銅等
の導電材で埋められ、スルーホール１４にパッドを形成
している。メッキの厚さをフレキシブル基板４の半導体
チップ１側に少し出る（例えば５０μｍ）程度まで析出
させることにより半導体チップ１の電極２側の金属突起
バンプ３を省くこともできる。
【００３５】半導体チップ１とフレキシブル基板４の隙
間からエポキシまたはシリコン系等の封止樹脂１９を流
し込み、半導体チップ１の表面を固定している。この実
施例ではフレキシブル基板４上の導体リード８の上に例
えばポリイミド（ＰＩ）等からなるソルダーレジスト１
５が外部接続用電極６を除いて施された３層構造になっ
ていて外部接続用電極６上には半田バンプ１３が形成さ
れている。
【００３６】（実施例６）図７は本発明の実施例６の断
面図である。
【００３７】フレキシブル基板４上には半導体チップ１
に対応する領域内にある外部接続用電極６の他に半導体
チップ１に対応する領域外にもう一つ別の外部接続用電
極１６が形成されている。この外部接続用電極１６と対
応する半導体チップ１の電極２、外部接続用電極６は金
属突起バンプ３及び導体リード８を通して結ばれてい
る。この引き出された外部接続用電極１６には金、Ａｕ
／Ｐｄ、銅等の金属突起バンプ１７が形成されており、
ＥＴ（Ｅｌｅｃｔｒｉｃａｌ Ｔｅｓｔ）／ＢＴ（Ｂａ
ｒｎ ｉｎ Ｔｅｓｔ）等のテストが専用の治具により
行える。テストを行った後にフレキシブル基板４（導体
リード８も含めて）を矢印２７で示す半導体チップ１の
外周に沿った線で切断してフレキシブル基板４の半導体
チップ１に対応する領域外の部分を切除することにより
本実施例の半導体装置の外形を半導体チップ１と同一に
でき、半導体装置の実装面積を小さくできる。このよう
にフレキシブル基板を半導体チップ１の外側の部分にテ
スト用の外部接続用電極を設けることは上述の本発明の
実施例１〜５に適用可能である。すなわち本実施例と同
様のものから実施例１〜５の半導体装置を製造できる。
【００３８】（実施例７，８）上述の実施例１〜６に示
した電極２，２ａ，６，１６、金属突起バンプ３，７，
１１，１７、開口部５，１０及びスルーホール１４等並
びにこれらの半導体チップ１に対する配置は種々に組合
わせて適用できる。図８はこれらを適宜に組合わせた本
発明の実施例の平面図で、右半分が本発明の実施例７を
示し、左半分が本発明の実施例８を示す。
【００３９】実施例７及び実施例８は共に両側スプロケ
ット穴３０を有するテープ状のフレキシブル基板４に半
導体チップ１を取り付けた状態で示してあり、フレキシ
ブル基板４の周囲には支持部分２９を残して分離用穴２
８が設けられている。図７に示す実施例６は、このよう
にテープ状のフレキシブル基板４に半導体チップ１を取
り付けた状態のものであり、図１〜図６に示す実施例１
〜５は、図８に示す状態のものから支持部分２９を切断
し、導体リード８を分離用穴２８の部分で切除して半導
体チップ１の外側の部分を切除して得ることができる。
【００４０】図８に示す半導体チップ１、電極２、フレ
キシブル基板４、開口部５、外部接続用電極６、金属突
起バンプ７、導体リード８、中央開口部１０、位置合わ
せ専用金属突起バンプ１１、位置合わせ専用開口部１
２、外部接続用電極１６及び金属突起バンプ１７は図１
〜図７に示すものと同様な構造であり、図８には示すこ
とができなかったが、図８に示す実施例７，８には図１
〜図７に示すものと同様な金属突起バンプ３等が設けら
れている。
【００４１】図８の右側は位置合わせ専用電極２ａと位
置合わせ専用金属突起バンプ１１を持たない例で、主に
フレキシブル基板４の開口部５と金属突起バンプ３を嵌
め込むことで位置合わせを行っている。フレキシブル基
板４上の外部接続用電極６は半導体チップ１上の領域に
配置され、テストに使われる外部接続用電極１６は半導
体チップ１上の領域外に配列されている。
【００４２】図８の左側に示す例は半導体チップ１の４
隅にある位置合わせ専用金属突起バンプ１１と、フレキ
シブル基板４の位置合わせ専用開口部１２とで位置合わ
せを行っている。この例ではフレキシブル基板に中央開
口部１０が設けられ、半導体チップ１の中央開口部１０
の中側に電極２が集中して設けられ、フレキシルブ基板
４の外部接続用電極６がその電極２の位置より外側の半
導体チップ１に対応する領域内にそしてテストに使われ
る外部接続用電極１６が半導体チップ１に対応する領域
外に配列されている。
【００４３】
【発明の効果】以上説明したように本発明の半導体装置
は、半導体チップとフレキシブル基板とを第１のバンプ
で接続し、フレキシブル基板に設けた第２のバンプを実
装基板に接続することにより、実装基板の反りやうねり
の影響または実装基板の熱膨張の影響を半導体チップに
与えないように出来る。特に第１のバンプにより半導体
チップとフレキシブル基板との間に十分な隙間が設けら
れるので、半導体チップとフレキシブル基板とを離すた
めに図９に示したような弾性のある接着剤を充填する必
要がない。
【００４４】また、実装基板との接続がフレキシブル基
板上の第２のバンプで行われ、フレキシブル基板の外側
にリード等が突出しないのでフレキシブル基板を半導体
チップと同程度の大きさにすることにより実装面積を小
さく出来る。また、第１のバンプと開口部とを嵌め合わ
せ、または位置決め用バンプを位置決め用開口部に嵌め
合わせることにより、半導体チップとフレキシブル基板
との位置合わせを容易に正確に行うことができる。
【００４５】さらに切断前フレキシブル基板にテスト用
電極を設けておくことにより、半導体チップをフレキシ
ブル基板に接続した状態でＥＴ／ＢＴ等のテストを行う
ことができ、これらテスト後に切断前フレキシブル基板
を半導体チップの外周にほぼ沿って切断することによ
り、テスト済みの半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１の断面図である。
【図２】図１に示す実施例１をマザーボード１８に実装
した状態の断面図である。
【図３】本発明の実施例２の断面図である。
【図４】本発明の実施例３の断面図である。
【図５】本発明の実施例４の断面図である。
【図６】本発明の実施例５の断面図である。
【図７】本発明の実施例６の断面図でる。
【図８】本発明の実施例７及び８を示す平面図である。
【図９】従来の半導体装置の断面図である。
【図１０】従来の他の半導体装置の断面図である。
【符号の説明】
１ 半導体チップ ２ 電極 ２ａ 位置合わせ専用電極 ３，３Ｗ 金属突起バンプ ４ フレキシブル基板 ５ 開口部 ６ 外部接続用電極 ７ 金属突起バンプ ８ 導体リード ９ 樹脂 １０ 中央開口部 １１ 位置合わせ専用金属突起バンプ １２ 位置合わせ専用開口部 １３ 半田バンプ １４ スルーホール １５ ソルダーレジスト １６ 外部接続用電極 １７ 金属突起バンプ １８ マザーボード １９ 封止樹脂 ２０ ポリイミドコーティング ２１ 金属キャリア層 ２２ 絶縁材料層 ２３ バイア ２４ 金属被膜 ２５ 電子デバイス

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 外形が半導体チップとほぼ同一で開口部
    が設けられたフレキシブル基板と、このフレキシブル基
    板上にパターン形成された導体リードと、前記半導体チ
    ップ上の電極に設けられ前記開口部に配設された前記導
    体リードと接続する第１のバンプと、前記フレキシブル
    基板上の前記導体リードに接続された外部接続用の第２
    のバンプとを含むことを特徴とする半導体装置。
  2. 【請求項２】 外形が半導体チップとほぼ同一で前記半
    導体チップ上の電極に対応してスルーホールを導電材で
    埋めたパッドが設けられたフレキシブル基板と、このフ
    レキシブル基板上にパターン成形され前記パッドに接続
    された導体リードと、前記半導体チップ上の電極に設け
    られ前記パッドと接続する第１のバンプと、前記フレキ
    シブル基板上の前記導体リードに接続された外部接続用
    の第２のバンプとを含むことを特徴とする半導体装置。
  3. 【請求項３】 導体リードがフレキシブル基板の半導体
    チップとは反対側の面に設けられ、第１のバンプが前記
    フレキシブル基板の開口部に嵌め合わせられたことを特
    徴とする請求項１記載の半導体装置。
  4. 【請求項４】 第１のバンプは金属突起を複数段に重ね
    たことを特徴とする請求項１または３記載の半導体装
    置。
  5. 【請求項５】 第１のバンプと開口部が樹脂で封止され
    たことを特徴とする請求項１，３または４記載の半導体
    装置。
  6. 【請求項６】 半導体チップ１に設けた金属突起を複数
    段に重ねた位置決め用バンプをフレキシブル基板に対応
    して設けた位置決め用開口部に嵌め合わせたことを特徴
    とする請求項１ないし５記載の半導体装置。
  7. 【請求項７】 外形が半導体チップより大きな切断前フ
    レキシブル基板と、この切断前フレキシブル基板上にパ
    ターン成形された切断前導体リードと、前記切断前フレ
    キシブル基板の前記半導体チップに対応する領域以外に
    設けられ前記切断前導体リードに接続されたテスト用電
    極とを含み、前記切断前フレキシブル基板を前記切断前
    導体リードと共に前記半導体チップの外周にほぼ沿った
    線で切断して外側の部分を除去することにより請求項１
    ないし６記載の半導体装置を得ることを特徴とする半導
    体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070331A (ko) * 1997-01-02 1998-10-26 추후보충 집적 회로 칩 패키지용 외팔보 볼 접속부
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
KR100294012B1 (ko) * 1997-05-30 2001-07-12 다니구찌 이찌로오, 기타오카 다카시 반도체 집적회로장치

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
JPH10326795A (ja) * 1997-03-28 1998-12-08 Sony Corp 半導体装置とその製造方法
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6114763A (en) 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US7898275B1 (en) * 1997-10-03 2011-03-01 Texas Instruments Incorporated Known good die using existing process infrastructure
US6740960B1 (en) * 1997-10-31 2004-05-25 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JP3565090B2 (ja) * 1998-07-06 2004-09-15 セイコーエプソン株式会社 半導体装置の製造方法
JP2001024085A (ja) * 1999-07-12 2001-01-26 Nec Corp 半導体装置
US6246109B1 (en) * 1999-08-05 2001-06-12 Ming-Tung Shen Semiconductor device and method for fabricating the same
JP2001085470A (ja) * 1999-09-16 2001-03-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP4454814B2 (ja) * 2000-08-29 2010-04-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置及びその製造方法
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
JP3591458B2 (ja) * 2000-12-15 2004-11-17 松下電器産業株式会社 半導体装置の実装構造および半導体装置
DE10106836B4 (de) * 2001-02-14 2009-01-22 Infineon Technologies Ag Integrierte Schaltungsanordnung aus einem flächigen Substrat
US6940178B2 (en) * 2001-02-27 2005-09-06 Chippac, Inc. Self-coplanarity bumping shape for flip chip
US7034386B2 (en) * 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US6800947B2 (en) * 2001-06-27 2004-10-05 Intel Corporation Flexible tape electronics packaging
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
US7190069B2 (en) * 2001-10-02 2007-03-13 Cardiac Pacemakers, Inc. Method and system of tape automated bonding
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
JP3687610B2 (ja) * 2002-01-18 2005-08-24 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
EP1367644A1 (en) * 2002-05-29 2003-12-03 STMicroelectronics S.r.l. Semiconductor electronic device and method of manufacturing thereof
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
TWI311806B (en) * 2006-05-12 2009-07-01 Chipmos Technologies Inc Cob type ic package for improving bonding of bumps embedded in substrate and method for fabricating the same
US7847399B2 (en) * 2007-12-07 2010-12-07 Texas Instruments Incorporated Semiconductor device having solder-free gold bump contacts for stability in repeated temperature cycles
FI125526B (fi) * 2008-08-25 2015-11-13 Ge Embedded Electronics Oy Sähköisiä komponentteja sisältävä paketoitu piirilevyrakenne ja menetelmä sähköisiä komponentteja sisältävän paketoidun piirilevyrakenteen valmistamiseksi
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
TWI380421B (en) * 2009-03-13 2012-12-21 Advanced Semiconductor Eng Method for making silicon wafer having through via
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
KR20110105530A (ko) * 2010-03-19 2011-09-27 삼성전자주식회사 전자 소자, 이를 포함하는 패키지 및 패키지 제조 방법
KR101692956B1 (ko) * 2010-09-20 2017-01-04 삼성전자 주식회사 테이프 패키지
DE102011115887A1 (de) * 2011-10-15 2013-04-18 Danfoss Silicon Power Gmbh Leistungshalbleiterchip mit oberseitigen Potentialflächen
DE102011115886B4 (de) 2011-10-15 2020-06-18 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
TWI667865B (zh) * 2014-05-07 2019-08-01 易鼎股份有限公司 Flexible circuit board line lap structure
JP6689691B2 (ja) * 2016-07-12 2020-04-28 新光電気工業株式会社 配線基板及びその製造方法
US10120971B2 (en) * 2016-08-30 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and layout method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0250464A (ja) * 1988-08-12 1990-02-20 Nec Kyushu Ltd 格子配列形半導体素子パッケージ
JPH0352258A (ja) * 1989-07-20 1991-03-06 Ibiden Co Ltd 半導体装置
JPH04233749A (ja) * 1990-08-06 1992-08-21 Motorola Inc 電気アセンブリ用たわみチップ・キャリア
JPH0521640A (ja) * 1991-07-10 1993-01-29 Shin Etsu Polymer Co Ltd Ｉｃチツプ搭載用基板およびｉｃチツプの搭載方法
JPH05129366A (ja) * 1991-11-08 1993-05-25 Fujitsu Ltd 集積回路用ｔａｂ実装構造

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPS61111561A (ja) * 1984-10-05 1986-05-29 Fujitsu Ltd 半導体装置
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4914741A (en) * 1987-06-08 1990-04-03 Digital Equipment Corporation Tape automated bonding semiconductor package
JPH03227541A (ja) * 1990-02-01 1991-10-08 Hitachi Ltd 半導体装置
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
US5214307A (en) * 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
KR0153387B1 (ko) * 1993-12-16 1998-12-01 가네꼬 히사시 칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0250464A (ja) * 1988-08-12 1990-02-20 Nec Kyushu Ltd 格子配列形半導体素子パッケージ
JPH0352258A (ja) * 1989-07-20 1991-03-06 Ibiden Co Ltd 半導体装置
JPH04233749A (ja) * 1990-08-06 1992-08-21 Motorola Inc 電気アセンブリ用たわみチップ・キャリア
JPH0521640A (ja) * 1991-07-10 1993-01-29 Shin Etsu Polymer Co Ltd Ｉｃチツプ搭載用基板およびｉｃチツプの搭載方法
JPH05129366A (ja) * 1991-11-08 1993-05-25 Fujitsu Ltd 集積回路用ｔａｂ実装構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
US6004867A (en) * 1996-12-16 1999-12-21 Samsung Electronics Co., Ltd. Chip-size packages assembled using mass production techniques at the wafer-level
KR19980070331A (ko) * 1997-01-02 1998-10-26 추후보충 집적 회로 칩 패키지용 외팔보 볼 접속부
KR100294012B1 (ko) * 1997-05-30 2001-07-12 다니구찌 이찌로오, 기타오카 다카시 반도체 집적회로장치

Also Published As

Publication number Publication date
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KR100223727B1 (ko) 1999-10-15
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