KR100252731B1 - 반도체 디바이스 및 반도체 디바이스용 패키지 - Google Patents

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카츠노부 스즈키
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

검사가 용이하고, 신뢰도가 향상되었고, 양호한 열적 특성을 갖는 반도체 패키지 및 반도체 디바이스가 제공되고 그 제조 방법이 제공된다. 유기 재료로 만들어진 절연체 및 금속박에 의해 형성된 배선 패턴이 금속 베이스 기판의 상부 위에 형성되고, 이에 의해 적층 구조를 형성한다. 금속 베이스 기판은 복수의 전기적 절연 연속 검사 단자를 갖는다. 금속 베이스 기판, 연속 검사 단자, 및 배선 패턴은 소정의 위치에서 절연체를 가로지르는 비아 홀에 의해 접속된다. 절연체 및 배선 패턴은 반도체 칩이 형성되는 소정의 위치에서 제거된다. 노출된 금속 베이스 기판은 소정의 깊이를 갖는 공동처럼 형성된다.

Description

반도체 디바이스 및 반도체 디바이스용 패키지
본 발명은 반도체 디바이스 및 반도체 디바이스용 패키지에 관한 것으로, 특히 금속 기판을 이용하는 반도체 디바이스용 패키지의 구조에 관한 것이다.
BGA(ball grid array)로서 공지되어 있는 반도체 패키지 구조는 근래에 계속 제안되어 왔다. 이런 종류의 패키지 구조는 예를 들어, 1995년 3월 6일 월요일 자의 "Electronic News" (이하, 참고문헌 1) 및 1995년 6월에 발행된 "Nikkei Microdevice"(이하, 참고문헌 2)의 63쪽에 특별히 언급되어 있고, 이를 실제 응용하기 위하여 많은 노력들이 행해지고 있다, 과거의 BGA 구조가 도면을 참고하여 하기에서 설명된다.
제10도는 참고문헌 1에서 특별히 언급되어 있는 제1종래 기술로서 Amkor/Anam 사의 BGA(Super BGA)에 대한 횡단면도이다.
이런 패키지의 구조에서, 절연체(100)는 금속 기판(97)의 상부 위에 제공되고, 또한 정해진 배선 패턴(102)이 상기 절연체(100)의 상부 위에 형성된다.
배선 패턴(102)이 또한 제공되어 솔더볼(solder ball; 101)이 그 위에 접합되게 된다.
솔더볼(101)이 제공되는 배선 패턴의 일부를 제외하고, 배선 패턴의 다른 일부는 배선 접합에 이용되고, 상기 구조는 절연체(105)로 덮힌다.
금속 기판(97)은 일부분 노출되고, 그 위에 실리콘 칩(99)이 설치되며, 실리콘 칩(99)은 설치 재료(98)를 이용하여 상기 금속 기판(97)과 접합된다.
상기 실리콘 칩(99)의 전극 및 배선 패턴의 정해진 위치들이 접합 배선(103)에 의해 함께 접속된다. 실리콘 칩(99), 접합 배선(103), 및 이들의 주변 영역은 수지 봉합물에 의해 봉합된다.
제11도는 참고문헌 2에서 특별히 언급되어 있는 제2종래 기술의 BGA에 대한 횡단면도이다. 이런 패키지의 구조에서, 배선 패턴(109)은 절연체(107)의 상부 위에 형성된다. 실리콘 칩(108)의 전극 및 배선 패턴(109)의 단부는 TAB(tape automated bonding)을 이용하여 전기적으로 접속된다.
이런 구조는 보통 디바이스 홀(device hall)이라 불린다. 실리콘 칩(108)이 설치되는 절연체(107)의 일부가 제거된다. 솔더볼(112)이 제공되는 배선 패턴(109)의 단부, 실리콘 칩(108)의 전극, 및 이 실리콘 칩(108)의 전극과 TAB을 이용하여 접속되는 배선 패턴(109)의 단부를 제외하고, 상기 구조는 피복 절연체(110)에 의해 덮여진다.
평탄함을 유지하기 위해, 지지 링(106)이 패키지의 바깥쪽 끝부근에 제공된다. 실리콘 칩(108 및 주변 영역은 봉합 수지(111)를 이용하여 봉합된다.
제1종래 기술로서 전술한 BAG 패키지 구조에서는, 설치한 다음에 접속 상태를 관찰하고 점검하는 것이 불가능하다.
또한, 설치 이후에 접속의 신뢰성에 대해서도 역시 불안정하고, 게다가 기판의 재료 및 패키지에 이용된 금속간의 열팽창 계수의 차이로 인해 접속 부분에서 압력이 발생된다.
제2종래 기술로서 전술한 BGA 구조에 관하여는, 실리콘 칩의 접합부에서 발생되는 열을 효과적으로 방열시키는 것이 어려우며, 낮은 열저항을 갖게 하는 것이 어렵게 된다.
또한, 솔더볼이 형성되는 부분은 신축성 막이기 때문에, 설치 시에 가해지는 열로 인해서 평탄도를 유지하기 어렵게 되고, 설치 양품율을 악화시키게 한다.
또한, 전기적 접속을 위해 이용한 부분이 배선 패턴의 단지 한 층이기 때문에, 세라믹 패키지로 접지 및 전원 전위를 향상시키기 위해 과거에 사용되었던 것과 같은 적층 구조를 이용하는 것이 불가능하다.
전술한 바와 같은 종래 기술의 BGA 구조에 관하여 미해결된 문제점이 상당히 있었다.
상술한 종래 기술 및 그에 따른 문제점들을 고려하여, 본 발명의 목적은 종래의 BGA 구조를 개선하고, LSI 디바이스로부터 충분한 전기적 성능을 달성할 수 있으며, 열저항이 낮게 되고, 설치 검사를 용이하게 하는 패키지 구조를 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 디바이스의 패키지는 기본적으로, 미리 정해져 디자인된 배선 패턴으로 형성되어 구성되는 금속 베이스 기판과, 절연층과, 금속막층으로 이루어진 다적층 기판을 포함하고, 적어도 하나의 연속 검사 단자가 상기 다적층 기판의 상기 금속 베이스 기판의 일부 및 상기 배선 패턴의 일부의 반대측에 제공되고, 상기 연속 검사 단자는 상기 금속 베이스 기판으로부터 격리되고 또한 상기 금속 베이스 기판과 전기적으로 절연되며, 적어도 하나의 솔더볼이 상기 금속 베이스 기판에 반대쪽인 배면측의 표면인 상기 배선 패턴의 표면 위 및 상기 연속 검사 단자가 제공되는 지점과 반대 쪽인 상기 배선 패턴 상의 소정의 지점에 제공되는 것을 특징으로 하는 반도체 디바이스 패키지라는 기술적 개념을 갖는다.
본 발명의 한 실시예에 있어서, 반도체 패키지는 주요 성분으로서 예를 들어 구리 또는 알루미늄으로 만들어지는 금속판을 포함하고 예를 들어 배선 패턴 등의 소정의 구성을 갖는 금속 베이스 기판을 적층함으로써 형성되고, 절연체는 적어도 상기 금속 베이스 기판 위에 형성되는 유기 절연 물질로 만들어지고, 박막 배선 패턴은 소정의 배선 패턴을 갖는 금속막에 의해 형성된다.
상기 금속 베이스 기판은 전기적 연속 검사 단자 패턴을 갖고 복수의 불연속이고 전기 절연 단자들에 의해 형성되며, 적어도 전기 연속 검사 단자는 절연체를 통해서 그리고 절연체의 소정 부분에 제공되는 비아 홀에 의해 배선 패턴과 전기적으로 접속된다.
반도체 칩이 형성되는 위치에 형성된 배선 패턴 및 절연체는 제거되고, 이어서 이 부분은 금속 베이스 기판이 노출되는 공동으로 형성되고, 이 공동은 소정의 깊이를 갖는다.
외부 접속을 위해 솔더볼이 설치되는 배선 패턴의 일부분 및 반도체 칩과의 전기적 접속에 이용되는 배선 패턴의 접합 부분을 제외하고, 상기 구조는 유기 절연 재료로 만들어지는 피복 절연체에 의해 피복된다.
또한, 본 발명에 따른 반도체 디바이스의 구조는, 반도체 칩이 저용융점 금속이나 유기 금속을 함유하는 수지를 이용하여 접합시킴으로써 본 발명에 따른 패키지 내에 설치되거나, 또는 유기 수지를 이용하여 봉합된 이후에 전기적 접속을 이루도록 범프를 이용하는 플립칩 접속에 의해 설치된다는 것이다.
제1a도 및 제1b도는 각각 본 발명에 따른 제1실시예의 구조를 도시하는 횡단면도 및 사시도.
제2도는 본 발명의 제1실시예에 따른 구조의 배면측을 도시하는 평면도.
제3도는 본 발명에 따른 제2실시예의 구조를 도시하는 횡단면도.
제4도는 본 발명에 따른 제3실시예의 구조를 도시하는 횡단면도.
제5도는 본 발명에 따른 제4실시예의 구조를 도시하는 횡단면도.
제6도는 본 발명에 따른 제5실시예의 구조를 도시하는 횡단면도.
제7도는 본 발명에 따른 제6실시예의 구조를 도시하는 횡단면도.
제8도는 본 발명에 따른 제7실시예의 구조를 도시하는 횡단면도.
제9도는 본 발명에 따른 제8실시예의 구조를 도시하는 횡단면도.
제10도는 제1종래 기술을 도시하는 횡단면도.시하는 횡단면도.
제11도는 제2종래 기술을 도시하는 횡단면도.
제12a도 및 제12b도는 본 발명에서 비아 홀(via hole) 및 접속 배선간에 형성된 접속 구조의 실시예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 16, 23 : 절연체 2, 12, 24 : 연속 검사 단자
3, 15, 25 : 실리콘 칩 4, 13, 26 : 금속 베이스 기판
5, 14 : 설치 재료 6, 18, 29 : 솔더볼
7, 19 : 접합 배선 8, 20, 30 : 수지 봉합물
9, 21, 31 : 피복 절연체 10, 22 : 비아 홀
11, 17, 28 : 배선 패턴 27 : 범프
50 : 반도체 디바이스 패키지 70 : 사면부
75 : 칩 저항기 76 : 솔더
87 : 방열기 88 : 열전도성 접착제
97 : 금속 기판 106 :지지 링
본 발명의 실시예들이 첨부한 관련 도면들을 참조하여 보다 상세히 하기에서 기술된다.
제1a도 및 제1b도는 각각 본 발명의 제1실시예에 따른 금속 BGA 패키지를 도시하는 횡단면도 및 사시도이다. 이들 도면에서, 본 발명의 반도체 디바이스 패키지(50)가 도시되어 있는데, 상기 패키지(50)는 미리 정해져 디자인된 배선 패턴으로 형성되어 구성되는 금속 베이스 기판(4)과, 절연층(1)과, 금속막층(11)으로 이루어진 다적층 기판을 포함하고, 적어도 하나의 연속 검사 단자(2)가 다적층 기판의 금속 베이스 기판(4)의 일부 및 절연층(1)에 관한 일부 배선 패턴(11)의 반대측에 제공되고, 상기 연속 검사 단자(2)는 금속 베이스 기판(4)으로부터 격리되고 또한 상기 금속 베이스 기판(4)과 전기적으로 절연되고, 적어도 하나의 솔더볼(6)이 배선 패턴(11)의 표면상에 제공되고, 이 표면은 금속 베이스 기판(4)에 반대 표면의 베면측이고 연속 검사 단자(2)가 제공되는 지점과 반대쪽의 배선 패턴 상의 지점에 있다.
유의해야 할 것은, 제1a도 및 제1b도에서 도시된 바와 같이, 본 발명의 제1실시예에 따른 상술한 패키지 구조(50)에 있어서, 상기 구조는 0.15 내지 0.20mm 두께의 구리로된 기판(4)(이하, 금속 베이스 기판)의 표면 상부 위에 제공되는 20 내지 55㎛ 두께의 폴리이미드막(1)(이하, 절연체)으로된 층과, 18 내지 35㎛ 두께의 구리박(11)에 의해 형성된 기판의 표면 주변에 전기적 접속을 위해 상기 절연체(1)위에 형성되는 배선 패턴(11)을 포함한다는 것이다.
상기 금속 베이스 기판의 배면측 상에, 상기 적층을 지지하는 패턴(40), 및 전기적으로 절연되는 복수의 분리되어 있는 연속 검사 단자(2)들의 패턴은 패터닝에 의해 따로따로 형성된다.
연속 검사 단자 패턴(2)을 제외하고, 상기 구조를 지지하는 금속 베이스 기판(4)은 접지 전위에서 전기적으로 세트된다.
이런 전기적 절연 연속 검사 단자(2)는 구리막에 의해 형성된 배선 패턴(11)과 전기적으로 접속된다. 이 전지 접속은 절연체의 금속 솔더링( soldering)에 의해 매몰되는 비아 홀(10)에 의해서, 정해진 위치에 있는 절연체(1)를 횡단한다.
실리콘 칩(3)을 설치하기 위해 정해 놓은 위치에서, 절연체(1) 및 배선 패턴(11)이 제거되고, 이에 따라서 금속 베이스 기판(4)이 노출되고, 공동( cavity)을 형성한다. 이 공동은 소정의 깊이를 갖도록 한다.
외부 접속을 위한 단자로서 솔더볼(6)이 제공되는 배선 패턴(11)의 정해 놓은 일부 및 전기적 접합에 이용되는 배선 패턴(11)의 일부를 제외하고, 상기 구조는 유기 절연 재료로 만들어지는 피복 절연체(9)에 의해 피복된다. 상기 구조는 본 발명의 제1실시예에 따른 금속 BGA 패키지이다.
다음으로, 높은 열전도성을 갖는 실버 페이스트(silver paste) 등과 같은 전도성 설치 재료(5)를 이용하여, 실리콘 칩(3)이 금속 베이스 기판(4)에 형성된 공동 함몰부 내로 접합되고, 접합 배선(7)이 실리콘 칩(3)의 전극들 및 내부 배선 패턴(11)의 소정의 위치들 간의 접속에 이용된다.
그리고, 실리콘 칩(3), 접합 배선(7), 및 배선 패턴(11)의 일부가 예를 들어 에폭시 수지 등의 수지 봉합물(8)을 이용하여 봉합된다.
마지막으로, 솔더볼(6)이 배선 패턴(11)의 소정의 위치에 제공되는데, 그 위에는 피복 절연체(9)가 코팅되어 있지 않다.
전술한 바와 같이, 본 발명의 특징들 중의 하나는 연속 검사 단자(2)가 금속 베이스 기판(4)에 대해 신축성 있도록 배선 패턴(11)에 따라 형성된다는 것이고, 또다른 특징은 연속 검사 단자(2) 및 배선 패턴(11)의 정해 놓은 일부가 절연층(1)에 제공된 비아 홀(10)을 통해 서로 접속된다는 것이다.
더욱이, 본 발명에 있어서, 적어도 배선 패턴(11)의 일부는 적당한 접속 수단을 통해 금속 베이스 기판(4)의 표면상에 설치되는 반도체 칩(3) 상에 형성된 적어도 하나의 접속 패드(pad)에 접속되고, 또한 본 발명에 있어서, 반도체 칩(3), 접속 수단(7, 27), 및 배선 패턴(11)의 일부는 적당한 봉합 재료(8)에 의해 봉합된다.
제12a도 및 제12b도는 본 발명에 있어서, 연속 검사 단자(2), 배선의 단부, 및 솔더볼(6) 간에 형성된 접속 부분의 구성에 대한 항 실시예를 도시하고 있다.
상기 도면에서 잘 나타나 있는 바와 같이, 비아 홀(10)이 절연막(1)에 제공되고, 연속 검사 단자(2) (또는 금속 베이스 랜드) 및 배선 패턴(11)의 한 단부가 비아 홀(10)을 통해 서로 전기적으로 접속된다.
다른 한편으로, 배선 패턴(11)의 한 단부는 원형 부분의 중앙부의 공동부(cavity portion)를 갖는 원형(145)으로 형성되고, 비아 홀의 중앙과 접속된다.
비아 홀에 접속되는 배선 패턴(11)의 상기와 같은 원형부(145)는 대개 랜드 패턴(land pattern)이라 불린다.
유의해야 할 것은 랜드 패턴의 중앙 부분 위에 솔더볼(6)이 설치된다는 것이다.
제2도는 본 발명의 제1실시예에 따른 금속 BGA 패키지를 금속 베이스 기판측에서 관찰한 평면도를 도시하고 있다. 이런 경우에, 솔더볼(6)은 연속 검사 단자(2)의 배면측 상에 형성된다.
솔더볼이 그리드(grid) 배열로 제공되는 패키지는 볼 그리드 배열(ball grid array; BGA)로서 공지되어 있는 구조이고, 특히 금속 베이스 기판(4)을 이용하는 BGA는 금속 BGA로서 공지되어 있다.
금속 BGA의 구조에 대한 가장 두드러진 특징은 에칭에 의해 0.15 내지 0.20mm 두께의 금속 시트(sheet)를 패터닝하는 것이며, 전기적 절연 금속 베이스 기판(4)을 연속 검사 단자(2)로부터 격리시키는 것이다. 본 발명에 대한 본 실시예에서 사면부(beveled part; 70)가 금속 베이스 기판(4) 상에 제공되어 실리콘 칩(3)이 후면측 상에 평탄하게 설치된다.
제3도는 본 발명의 제2실시예를 나타내는 금속 BGA의 구조의 횡단면도를 도시하고 있다. 본 실시예에서는, 상기 제1실시예와는 반대로, 실리콘 칩(15)이 설치되는 금속 베이스 기판(13)에 함몰부가 없으며, 그 구조가 평탄하다.
높은 열전도성을 갖는 실버 페이스트(silver paste; 13) 등과 같은 전도성 설치 재료(14)를 이용하여, 실리콘 칩(15)이 도면에서와 같이 평평한 금속 베이스 기판(13)상에 설치되고, 접합 배선(19)이 실리콘 칩(15) 및 배선 패턴(17)의 전극들 간의 접속에 이용된다.
다음으로, 실리콘 칩(15), 접합 배선(19), 및 배선 패턴(17)의 일부가 에폭시 수지 등의 수지 봉합물(20)을 이용하여 봉합된다. 마지막으로, 솔더볼(18)이 피복 절연체(21)가 코팅되지 않은 배선 패턴(17) 상의 위치에 제공된다.
제4도는 본 발명의 제3실시예에 따른 BGA의 구조를 도시하는 횡단면도이다. 기본 구조는 제1실시예와 동일하다. 이런 패키지 구조는 플립칩(flip-chip) 접속을 이용하여 실리콘 칩(25)을 설치한다.
본 실시예에서는, 실리콘 칩(25)이 설치되는 금속 베이스 기판의 일부분 위의 절연체(23)가 제거되지 않는다. 배선 패턴(28)은 함몰부의 하부면 까지 연장된다.
이 함몰부는 금속 베이스 기판(26), 절연체(23), 및 배선 패턴(28)과 동시에 적당한 다이(die)를 이용하는 처리나 드로잉 처리에 의해 형성된다. 범프(27)가 실리콘 칩(25)의 전극에 해당되는 각각의 배선 패턴(28)의 일부분의 끝에 제공되어, 실리콘 칩(25)과 전기적 접속을 이룬다.
다음으로, 플립칩 접속이 실리콘 칩(25)의 전극 및 범프(27) 사이에 이루어지고, 실리콘 칩(25) 및 그 주변 영역이 에폭시 수지 등의 봉합물(30)을 이용하여 봉합된다. 그 다음으로, 솔더볼(29)은 소정의 위치에 배치된다.
제5도는 본 발명의 제4실시예에 따른 금속 BGA의 구조를 도시하는 횡단면도이다. 기본 구조는 배선 패턴(38)과 실리콘 칩(41)과의 전기적 접속이 접합 배선을 이용하여 이루어지는 것을 제외하면, 제3실시예와 동일하다.
돌기 패턴(35)은 실리콘 칩(41)을 설치하는 위치에서 구리 박막과 함께 상기 구조를 형성함으로써 제공된다. 접합 배선(40)에 의해 실리콘 칩(41)과 접속되는 배선 패턴(38)의 단부는 함몰부의 상단부 주변 및 하단부에 제공된다.
실리콘 칩(41)은 실버 페이스트 등과 같은 설치 재료(37)를 이용하는 돌기 패턴(35) 위에 설치된다. 실리콘 칩(41)의 전극들 및 배선 패턴(38)은 접합 배선(40)에 의해 접속된다. 그 다음으로, 실리콘 칩(41), 접합 배선(40), 및 주변 영역은 에폭시 수지 등의 봉합 수지(42)를 이용함으로써 봉합된다. 그 다음으로, 제 3실시예의 경우였던 바와 같이, 솔더볼(39)은 소정의 위치에 배치된다.
제6도는 본 발명의 제5실시예에 따른 금속 BGA의 구조를 도시하는 횡단면도이다. 제3실시예의 경우에서처럼, 상기 구조는 플립칩 접속을 이루는 것을 목적으로 한다. 실리콘 칩(51)이 설치되는 금속 베이스 기판(47)의 부분은 평평하다. 플립칩 접속은 해당 범프(48)에 의해서 설치된 실리콘 칩(51)의 정해 놓은 전극으로 된다.
그 다음으로, 측벽들 간의 영역 및 실리콘 칩(51)과 절연체(45)의 표면은 예를 들면 에폭시 수지 등의 수지 봉합물(52)을 이용하여 봉합된다. 그 이후에 솔더볼(50)은 앞서 기술한 실시예에서처럼 소정의 위치에 배치된다.
제7도는 본 발명의 제6실시예에 따른 구조를 도시하는 횡단면도이다. 제4실시에의 경우에서처럼, 상기 구조는 배선 접합에 의해 접속을 이루는 것을 목적으로 한다.
실리콘 칩(64)이 설치되는 금속 베이스 기판(58)은 평평하다. 실리콘 칩(64)은 실버 페이스트 등의 설치 재료(59)를 이용함으로써 구리 박막으로부터 형성된 돌기 패턴(57)상에 설치된다.
접합 접속은 접합 배선(62)에 의해서 소정의 배선 패턴(60) 및 실리콘 칩(64)의 전극들 간에 이루어진다. 그 다음으로, 실리콘 칩(64), 접합 배선(62), 및 그 주변 영역은 봉합 재료(63)를 이용하여 봉합된다.
제8도는 본 발명의 제7실시예에 따른 모듈 방식의 금속 BGA의 구조를 도시하는 횡단면도이다. 이 도면은 제2실시예와 기본적으로 동일한 구조예를 도시하고 있지만, 다른 실시예들의 금속 BGA 구조들을 이용하는 것 역시 가능하다.
복수의 금속 BGA가 함께 적층되는 상기 구조는 메모리 등의 LSI 디바이스와 이용하는데 특히 효과적이다.
먼저, 제 2실시예에 대해 기술한 바와 같은 구조를 갖는 반도체 디바이스는 서로 접촉하도록 연속 검사 단자(72) 및 솔더볼(78)을 이용하여 적층되고, 상기 디바이스들은 솔더 접합에 의해 전기적으로 접속된다.
제8도는 도시된 구조는 금속 베이스 기판(73)이 접지 전위로 세트되고 연속 검사 단자(72)가 신호를 위해 이용되는 경우에 이용된다. 금속 베이스 기판(73) 및 연소 검사 단자(72)를 횡단하는 칩 저항기(75) 브릿지(bridge) 등의 칩 부품들을 갖는 것이 가능하고, 상기 브릿지는 솔더(76)를 이용하여 적소에 설치된다. 이것은 패키지 내에서 임피던스 매칭을 하는데 이용될 수 있다.
제9도는 본 발명의 제8실시예를 나타내는 것으로, 낮은 열저항을 달성하기 위한 구조를 도시하는 횡단면도이다. 이 도면은 제2실시예의 구조에 기초한 구조예를 도시하고 있지만, 기타 다른 실시예들의 금속 BGA 구조를 이용하는 것 또한 가능하다.
열전도성 접착제(88)는 실리콘 칩(93)의 배면측과 접촉하게 되는 금속 베이스 기판(88)의 상부 위에 방열기(87)를 설치하는데 이용된다.
다양한 실시예들에 관해 상술한 바와 같이, 본 발명에 따른 패키지는 금속 베이스 기판을 이용하는 구조를 갖고, 이에 따라서 높은 전기적 성능, 용이한 검사, 및 높은 신뢰도가 달성된다. 특히, 접속의 검사 및 신뢰도에 관하여는, 연소 검사 단자 및 금속 베이스 기판간의 절연체를 통해 솔더볼 접속을 관찰하는 것이 가능하다. 연속 검사 단자를 이용하면, 설치 전후에 연속성을 검사할 수 있다. 솔더볼에 의해 형성된 부분이 신축성을 나타내기 때문에, 인쇄 회로 기판 및 패키지간의 열팽창의 차이로 인해 나타나는 종래에는 문제점이 되었던 압력은 흡수되고, 이에 따라서 접속이 이루어진 이후에 접속의 신뢰도를 향상시킬 수 있게 되었다. 연속 검사 단자를 이용하면, 설치 밀도를 높이도록 패키지를 적층하는 것이 가능하다.

Claims (16)

  1. 미리 정해져 디자인된 배선 패턴으로 형성되어 구성되는 금속 베이스 기판과, 절연층과, 금속막층으로 이루어진 다적층 기판을 포함하고,
    적어도 하나의 연속 검사 단자가 상기 다적층 기판의 상기 금속 베이스 기판의 일부 및 상기 배선 패턴의 일부의 반대측에 제공되고,
    상기 연속 검사 단자는 상기 금속 베이스 기판으로부터 격리되고 또한 상기 금속 베이스 기판과 전기적으로 절연되며,
    적어도 하나의 솔더볼이 상기 금속 베이스 기판에 반대쪽인 배면측의 표면인 상기 배선 패턴의 표면 위 및 상기 연속 검사 단자가 제공되는 지점과 반대쪽인 상기 배선 패턴 상의 소정의 지점에 제공되는 것을 특징으로 하는 반도체 디바이스 패키지.
  2. 제1항에 있어서, 상기 연속 검사 단자는 상기 금속 베이스 기판에 대해 신축성 있도록 상기 배선 패턴에 따라 형성되는 것을 특징으로 하는 반도체 디바이스 패키지.
  3. 제1항에 있어서, 상기 연속 검사 단자 및 상기 배선 패턴의 소정 부분은 상기 절연층에 제공된 비아 홀(via hole)을 통해 서로 접속되는 것을 특징으로 하는 반도체 디바이스 패키지.
  4. 제1항에 있어서, 적어도 상기 배선 패턴의 일부는 적당한 접속 수단을 통해 상기 금속 베이스 기판의 표면상에 설치되는 상기 반도체 칩 상에 형성된 적어도 하나의 접속 패드와 접속되는 것을 특징으로 하는 반도체 디바이스 패키지.
  5. 제4항에 있어서, 상기 반도체 칩, 상기 접속 수단, 및 상기 배선 패턴의 일부는 소정의 봉합 재료로 봉합되는 것을 특징으로 하는 반도체 디바이스 패키지.
  6. 제1항에 있어서, 상기 반도체 칩을 설치하는 부분은 평평하고 상기 금속 베이스 기판과 동일한 기판 상에 있는 것을 특징으로 하는 반도체 디바이스 패키지.
  7. 제1항에 있어서, 상기 반도체 칩을 설치하는 부분은 함몰부가 형성되어 있고, 상기 반도체 칩은 상기 함몰부 내에 설치되는 것을 특징으로 하는 반도체 디바이스 패키지.
  8. 제1항에 있어서, 설치된 반도체 칩 및 상기 패키지간의 접속은 배선 접합 방법, 솔더볼이 상기 반도체 칩 상에 형성되는 솔더볼 방법, 및 플립칩 방법에서 선택된 소정의 방법에 의해 이루어지는 것을 특징으로 하는 반도체 디바이스 패키지.
  9. 제1항에 있어서, 상기 반도체 칩 설치 부분 및 상기 반도체 칩은 저용융점 금속, 또는 유기 금속을 함유하는 수지를 이용함으로써 접속되고 설치되는 것을 특징으로 하는 반도체 디바이스 패키지.
  10. 제1항에 있어서, 상기 봉합 재료는 유기 수지인 것을 특징으로 하는 반도체 디바이스 패키지.
  11. 제1항에 있어서, 상기 금속 베이스 기판 및 금속박층은 구리 또는 알루미늄으로 만들어지는 것을 특징으로 하는 반도체 디바이스 패키지.
  12. 제1항에 있어서, 반도체 칩이 설치되는 상기 칩 설치 부분 위에는 절연층 및 금속막층이 제공되지 않는 것을 특징으로 하는 반도체 디바이스 패키지.
  13. 제1항에 있어서, 설치 재료는 상기 칩 설치 부분 상에 제공되는 것을 특징으로 하는 반도체 디바이스 패키지.
  14. 제1항에서 청구된 반도체 디바이스 패키지를 다수 포함하고,
    각각의 상기 반도체 디바이스 패키지들은 서로 층층이 적층되므로 한 반도체 디바이스 패키지의 연속 검사 단자는 상기 반도체 디바이스 패키지 위에 적층되어 있는 또다른 반도체 디바이스 패키지 위에 형성된 솔더볼과 상호 접속되는 것을 특징으로 하는 반도체 디바이스.
  15. 세층으로된 적층 기판을 포함하고, 상기 기판은 금속 베이스 기판, 절연층, 및 금속막층을 포함하고, 배선 패턴은 상기 금속막층 위에 형성되고, 상기 금속 베이스 기판의 일부분 외에 반도체 칩이 설치되는 패키지 제조 방법에 있어서,
    필링(peeling) 발생 방지 수단이 형성된 부분 주변의 상기 금속 베이스 기판의 일부를 제거하여 상기 금속 베이스 기판에 상기 필링 발생 방지 수단을 형성시켜 상기 절연층을 노출시키고 상기 금속 베이스 기판으로부터 상기 필링 발생 방지 수단을 전기적으로 분리하는 단계와,
    상기 절연층 안쪽에 형성된 비아 홀을 통해서 상기 배선 패턴의 일부와 상기 필링 발생 방지 수단을 접속하는 단계와,
    상기 필름 발생 방지 수단이 접속되는 상기 배선 패턴의 일부분 위에 솔더볼을 형성하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  16. 반도체 디바이스 제조 방법에 있어서,
    제1항에 의해 한정되는 복수의 반도체 디바이스 패키지를 준비하는 단계와,
    각각의 상기 반도체 디바이스 패키지들을 서로 층층이 적층하는 단계와,
    한 반도체 디바이스 패키지 위에 제공된 연속 검사 단자를 상기 반도체 디바이스 패키지 위에 적층되는 또다른 반도체 디바이스 패키지 상에 제공된 솔더볼과 접속시켜 두 반도체 디바이스 패키지들 간에 전기적 경로를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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