JP5028968B2 - 半導体装置、積層型半導体装置およびインターポーザ基板 - Google Patents

半導体装置、積層型半導体装置およびインターポーザ基板 Download PDF

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Description

本発明は、半導体装置、積層型半導体装置およびインターポーザ基板に関し、特に、半導体素子とインターポーザ基板の間や、インターポーザ基板とプリント配線板（マザーボード）の間に応力が作用するＢＧＡ型、ＣＳＰ型、ＳＩＰ型、それらの複合体等の半導体装置、積層型半導体装置および該半導体装置に用いるインターポーザ基板に関する。
従来、半導体装置のインターポーザ基板と半導体素子の間に生じる応力を緩和するため、半導体素子とインターポーザ基板との間に応力緩和エラストマを配置した構造のＢＧＡ型等の半導体装置がある。
この半導体装置の特徴は、応力緩和エラストマの存在にある。この応力緩和エラストマとしては、半田リフロー温度での弾性率が１ＭＰａ以上の高分子材料からなる接着テープ（特許文献１参照）や、連続気泡構造体もしくは三次元網目構造体からなる多孔質樹脂テープ（特許文献２参照）が知られている。
しかしながら、このような応力緩和エラストマは、材料価格が高く、特に特許文献２に示される連続気泡構造体もしくは三次元網目構造体からなる多孔質樹脂テープの種類において顕著である。
そこで、応力緩和エラストマの代替として開発し、本願出願人により先に特許出願がなされた（未公開先願）ものとして、以下の発明がある。
図１は、所定の接続層を有する半導体装置の構造を示す説明図であり、図２は、その積層型半導体装置の構造を示す説明図である。
ＢＧＡ型の半導体装置１０は、ポリイミド等の絶縁基板（絶縁テープ）１の上に銅の配線パターン２を形成してなるインターポーザ基板３と、Ｓｉチップからなる半導体素子４との間に接続層５を配置し、これらを接着一体化して構成されている。
半導体装置１０は、所定のボンディングツール（図示せず）を用いて、配線パターン２のインナーリード６を半導体素子４の電極パッドにリードボンディングされている。リードボンディングの接合部および接続層５の上面と半導体素子４の側面との間に形成される直角状のコーナー部分は、全体がモールドレジンやポッティングレジン等の封止樹脂７で封止されている。インターポーザ基板３に形成されたビアホールに半田ボール８が搭載され、この半田ボール８と配線パターン２の所定部分とが電気的に接続されている。
応力緩和エラストマの代替としての接続層５（以下、「エラストマ代替接続層」と言うことがある。）は、半導体素子４とインターポーザ基板３との間に応力が作用することにより、破壊、ずれ（すべり）又は剥がれを生じる材質で構成された層を有する、若しくは、破壊、ずれ（すべり）又は剥がれを生じる構造を有する（「応力」とは、半導体素子と実装基板との熱膨張率差により発生する熱応力や、ＢＧＡパッケージにおける半田ボール９へ加わる外部衝撃による応力などを言う。また、破壊としては、脆性破壊や延性破壊があり、例えば、ひび割れ、破断等がある）。
破壊、ずれ（すべり）又は剥がれは、半導体素子４と接続層５との接着界面の一部、インターポーザ基板３と接続層５との接着界面の一部、又は接続層５内における層間界面の一部で、あるいは、半導体素子４とインターポーザ基板３が分離しない範囲で該接続層内部の一部で生じる。なお、半導体素子４とインターポーザ基板３が分離しないように封止樹脂７で保持されている場合には、破壊、ずれ（すべり）又は剥がれが生じる部位は上記の一部に限られず、例えば接着界面全体に生じてもよい。
具体的には、例えば図１に示すように、半導体素子４とインターポーザ基板３の間に介在する接続層５は、支持体として用いられるコア層１１と、コア層１１を半導体素子４およびインターポーザ基板３に接着するための接着層１２，１３とを含んで構成されている。
コア層１１は、例えば、光を当てたときに硬化する光硬化性物質（感光材）をフィルム化したドライフィルム材、内部に液状層を有する機械的構造を持つフィルム材等により構成されている。コア層１１に接着剤をしみ込ませる等により接着力を持たせることでコア層１１のみで接続層５を構成することもできる。なお、接続層５としてＡｇペースト材を用いる場合には、Ａｇペースト材自体が接着層として機能するためＡｇペースト材単層で用いることができる。すなわち、接続層５は、テープ（フィルム）又はペーストで構成された層を有し、当該層を単層、２層、３層、又は４層以上の構造として用いることができる。
接着層１２，１３は、応力が作用することでコア層１１との接着界面、半導体素子４との接着界面、又はインターポーザ基板３との接着界面に破壊、ずれ（すべり）又は剥がれを生じる材質で構成してもよいし、それらのいずれかの接着界面が破壊、ずれ（すべり）又は剥がれを生じる構造を有するものとしてもよい。
特開平９−３２１０８４号公報 特開平１０−３４０９６８号公報
上記発明によりインターポーザ基板と半導体素子の間に生じる応力の緩和が可能であるが、それに加えて、半導体パッケージとそれを組み込むプリント配線板（マザーボード）との熱膨張率係数差により生じる応力（ストレス）の緩和、或いは積層型半導体装置における半導体装置間に生じる応力の緩和が構造設計の重要なポイントとなっており、より優れた応力緩和能を持つ半導体装置、積層型半導体装置および該半導体装置に用いるインターポーザ基板が求められている。
従って、本発明の目的は、インターポーザ基板とプリント配線板（マザーボード）の間に生じる応力の緩和、或いは積層型半導体装置における半導体装置間に生じる応力の緩和に優れた半導体装置、積層型半導体装置および該半導体装置に用いるインターポーザ基板を提供することにある。
本発明は、上記目的を達成するため、半導体素子、該半導体素子に電気的接続された配線パターンと該配線パターンが形成された絶縁基板とを有するインターポーザ基板、前記半導体素子と前記インターポーザ基板との間を接着する接続層、および前記インターポーザ基板上に配置される半田ボール等の外部端子を備えた半導体装置であって、前記絶縁基板は、前記半導体素子の外側に配置される前記外部端子の搭載部が折り曲げられて、該絶縁基板の折り曲げられていない部分と折り曲げられた部分とが空隙を形成するように対向しており、前記外部端子は、前記半導体素子よりも外側に位置してていることを特徴とする半導体装置を提供する。
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置を前記外部端子により複数積層してなることを特徴とする積層型半導体装置を提供する。
また、本発明は、上記目的を達成するため、半導体素子に電気的接続される配線パターンと該配線パターンが形成された絶縁基板とを有するインターポーザ基板であって、前記絶縁基板は、搭載される半導体素子の外側に配置される半田ボール等の外部端子の搭載部が折り曲げられて、該絶縁基板の折り曲げられていない部分と折り曲げられた部分とが空隙を形成するように対向しており、前記外部端子は、半導体素子よりも外側に位置するように設けられていることを特徴とするインターポーザ基板を提供する。
本発明によれば、インターポーザ基板とプリント配線板（マザーボード）の間に生じる応力の緩和、或いは積層型半導体装置における半導体装置間に生じる応力の緩和に優れた半導体装置、積層型半導体装置および該半導体装置に用いるインターポーザ基板を得ることができる。
〔本発明の第１の実施の形態〕
（半導体装置の構成）
図３は、本発明の第１の実施の形態に係る半導体装置の構造を示す説明図であり、図４は、その積層型半導体装置の構造を示す説明図である。以下に説明する事項以外は、図１，２に示した半導体装置・積層型半導体装置と同様である。なお、接続層５は、エラストマ代替接続層に限らず、従来の応力緩和エラストマを用いた構成としてもよい。また、緩和層を設けずに接着層のみとしてもよい。
ＢＧＡ型の半導体装置２０は、インターポーザ基板３を構成する絶縁基板１の半田ボール８（半導体素子４の外側の半田ボール８）搭載部がプリント配線板９側（半導体素子４の非接着面側）に約１８０°折り曲げられてフォールディング部１ａが形成されている。
絶縁基板１の折り曲げられていない部分と折り曲げられた部分は、空隙２２を有するように対向している。これにより、応力が緩和できるとともに、スペース効率向上の効果、半田ボール８の縮小化の効果がある。
空隙２２には、図３の右半分に示したように、ソルダーレジストを詰めてもよい。ソルダーレジストに替えて、応力緩和エラストマやエラストマ代替接続層などを詰め物として用いてもよい。これにより、フォールディング部の固定化、寸法精度、平衡度の点で有利な効果が得られる。
本実施の形態においては、図３に示されるような、外部端子である半田ボール８が半導体素子４の外側にある場合（Fan-Outタイプ）のほか、半田ボール８が半導体素子４の下と外側の両方にある場合（Fan-In／Outタイプ）にも適用できる。
なお、図３および図４において、図示は省略しているが、配線パターン２は、半田ボール８と電気的に接続されている（以下に説明する第２の実施の形態，第１〜４の参考形態の説明図である図５〜１４においても同様）。
（本実施の形態の効果）
（１）絶縁基板１の半田ボール搭載部にフォールディング部１ａを設けたため、半導体装置２０とプリント配線板９（マザーボード）の間に生じる応力と、積層型半導体装置２００における半導体装置２０間に生じる応力を緩和することができる。
（２）半導体装置２０の積層時に、上下の半導体装置２０の間隔をフレキシブルに調整できる。また、半田ボール等の多ピン化が可能である。
〔本発明の第２の実施の形態〕
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置の構造を示す説明図であり、図６は、その積層型半導体装置の構造を示す説明図である。以下に説明する事項以外は、第１の実施の形態に係る半導体装置・積層型半導体装置と同様である。
すなわち、第１の実施の形態に係る半導体装置２０の半導体素子４がプリント配線板９と対向する面とは反対の面に接着されているのに対し、本実施の形態に係る半導体装置３０の半導体素子４は、プリント配線板９と対向する面に接着されている点で相違する。
フォールディング部１ａは、インターポーザ基板３を構成する絶縁基板１の半田ボール８（半導体素子４の外側の半田ボール８）搭載部がプリント配線板９側（半導体素子４の接着面側）に約１８０°折り曲げられて形成されている。
本実施の形態においては、図５に示されるような、外部端子である半田ボール８が半導体素子４の外側にある場合（Fan-Outタイプ）に適用できる。
〔本発明の第１の参考形態〕
（半導体装置の構成）
図７は、本発明の第１の参考形態に係る半導体装置の構造を示す説明図であり、図８は、その積層型半導体装置の構造を示す説明図である。以下に説明する事項以外は、図１，２に示した半導体装置・積層型半導体装置と同様である。なお、接続層５は、エラストマ代替接続層に限らず、従来の応力緩和エラストマを用いた構成としてもよい。また、緩和層を設けずに接着層のみとしてもよい。
ＢＧＡ型の半導体装置４０は、インターポーザ基板３を構成する絶縁基板１の半田ボール８（半導体素子４の外側の半田ボール８）搭載部が半導体素子４の接着部（搭載部）の下方向（図７の左半分の構成）又は上方向（図７の右半分の構成）へ段形状となるような段差部４１ａ，４１ｂが形成されている。
半田ボール搭載部と半導体素子４搭載部とが同一平面とならなければよく、その段差は、インターポーザ基板の厚さ以上、当該パッケージ高さ以下であることが望ましい。
本参考形態においては、図７に示されるような、外部端子である半田ボール８が半導体素子４の外側にある場合（Fan-Outタイプ）のほか、半田ボール８が半導体素子４の下と外側の両方にある場合（Fan-In／Outタイプ）にも適用できる。
（本参考形態の効果）
（１）半田ボール８搭載部と半導体素子４搭載部とが段形状となるような段差部４１ａ，４１ｂを設けたため、半導体装置４０とプリント配線板９（マザーボード）の間に生じる応力と、積層型半導体装置４００における半導体装置４０間に生じる応力を緩和することができる。
〔本発明の第２の参考形態〕
（半導体装置の構成）
図９は、本発明の第２の参考形態に係る半導体装置の構造を示す説明図であり、図１０は、その積層型半導体装置の構造を示す説明図である。以下に説明する事項以外は、第１の参考形態に係る半導体装置・積層型半導体装置と同様である。
すなわち、第１の参考形態に係る半導体装置４０の半導体素子４がプリント配線板９と対向する面とは反対の面に接着されているのに対し、本参考形態に係る半導体装置５０の半導体素子４は、プリント配線板９と対向する面に接着されている点で相違する。
本参考形態においては、図９に示されるような、外部端子である半田ボール８が半導体素子４の外側にある場合（Fan-Outタイプ）に適用できる。
〔本発明の第３の参考形態〕
（半導体装置の構成）
図１１は、本発明の第３の参考形態に係る半導体装置の構造を示す説明図であり、図１２は、その積層型半導体装置の構造を示す説明図である。以下に説明する事項以外は、図１，２に示した半導体装置・積層型半導体装置と同様である。なお、接続層５は、エラストマ代替接続層に限らず、従来の応力緩和エラストマを用いた構成としてもよい。また、緩和層を設けずに接着層のみとしてもよい。
ＢＧＡ型の半導体装置６０は、半導体素子４の接着部（搭載部）よりも外側、例えば、半導体素子４搭載部と半田ボール８（半導体素子４の外側の半田ボール８）搭載部の間に、スリット６１がパンチングやレーザ等により絶縁基板１に形成されている。スリット６１上に、配線パターン２が部分的に配置されている設計とする。
スリット６１には、緩衝材、他のプラスチック等が充填されていてもよい。
スリット６１は、幅１μｍ〜１ｍｍ程度、長さ１００μｍ〜パッケージ全長程度であることが望ましい。形状の詳細については後述する。
本参考形態においては、図１１に示されるような、外部端子である半田ボール８が半導体素子４の外側にある場合（Fan-Outタイプ）のほか、半田ボール８が半導体素子４の下と外側の両方にある場合（Fan-In／Outタイプ）にも適用できる。
（本参考形態の効果）
（１）半導体素子４搭載部よりも外側に（ここでは半田ボール８搭載部と半導体素子４搭載部との間に）、スリット６１を形成したため、半導体装置６０とプリント配線板９（マザーボード）の間に生じる応力と、積層型半導体装置６００における半導体装置６０間に生じる応力を緩和することができる。
〔本発明の第４の参考形態〕
（半導体装置の構成）
図１３は、本発明の第４の参考形態に係る半導体装置の構造を示す説明図であり、図１４は、その積層型半導体装置の構造を示す説明図である。以下に説明する事項以外は、第３の参考形態に係る半導体装置・積層型半導体装置と同様である。
すなわち、第３の参考形態に係る半導体装置６０の半導体素子４がプリント配線板９と対向する面とは反対の面に接着されているのに対し、本参考形態に係る半導体装置７０の半導体素子４は、プリント配線板９と対向する面に接着されている点で相違する。
本参考形態においては、図１３に示されるような、外部端子である半田ボール８が半導体素子４の外側にある場合（Fan-Outタイプ）に適用できる。
（スリットの形状）
上記第３，第４の参考形態に係る半導体装置・積層型半導体装置において、スリット６１は、以下に説明するように種々の形状を取り得る。
図１５〜図１８は、本発明の第３，第４の参考形態に係る半導体装置・積層型半導体装置における絶縁基板１に形成されたスリット６１の形状の例示である。
図１５におけるスリット６１ａは、図の中央に位置する半導体素子４搭載部の長辺と平行に、半導体素子４搭載側と半田ボール８のランド／コンタクト側を完全に分離する。一方、スリット６１ｂ，６１ｃは、半導体素子４搭載部の長辺と平行に、半導体素子４搭載側と半田ボール８のランド／コンタクト側を不完全に分離する（スリット６１ｂは長方形のウィンドウ形状であり、スリット６１ｃは一端が分離した櫛形状である）。
すなわち、スリット６１ａ〜６１ｃは、図の中央に位置する半導体素子４搭載部の長辺と平行に形成され、半導体素子４搭載部と半導体素子４の外側に配置される半田ボール８の搭載部を完全に又は部分的に分離するものである。
図１６におけるスリット６１ｄは、図の中央に位置する半導体素子４搭載部の長辺（又は短辺も可）に直角に、半導体素子４搭載部の外側で、半田ボール８のランド／コンタクト領域を櫛形状に分離する。また、スリット６１ｅは、長方形のウィンドウ形状をしており、半導体素子４搭載部の長辺（又は短辺も可）に直角に、半導体素子４搭載部の外側で、半田ボール８のランド／コンタクト領域を分離する。
すなわち、スリット６１ｄ，６１ｅは、図の中央に位置する半導体素子４搭載部の長辺又は短辺と垂直に形成され、半導体素子４搭載部と半導体素子４の外側に配置される半田ボール８の搭載部を完全に又は部分的に分離するものである。
図１７は、図１５及び図１６に示すスリット６１ａ〜６１ｅのすべてを有する複合形態を示す。
図１８におけるスリット６１ｆは、図の中央に位置する半導体素子４搭載部の短辺と平行に、半導体素子４搭載側と半田ボール８のランド／コンタクト側を完全に分離する。一方、スリット６１ｇは、半導体素子４搭載部の短辺と平行に、半導体素子４搭載側と半田ボール８のランド／コンタクト側を不完全に分離する（スリット６１ｇは長方形のウィンドウ形状である）。
すなわち、スリット６１ｆ，６１ｇは、図の中央に位置する半導体素子４搭載部の短辺と平行に形成され、半導体素子４搭載部と半導体素子４の外側に配置される半田ボール８の搭載部を完全に又は部分的に分離するものである。
〔エラストマ代替接続層５の形態〕
前述の説明と一部重複するが、エラストマ代替接続層５の取りうる形態は、以下の通りである。
（１）接続層５は、半導体素子４とインターポーザ基板３との間に応力が作用することにより、半導体素子４と接続層５との接着界面の一部、インターポーザ基板３と接続層５との接着界面の一部、又は接続層５内における層間界面の一部が、破壊、ずれ（すべり）又は剥がれを生じる材質で構成された層を有する、若しくは、破壊、ずれ（すべり）又は剥がれを生じる構造を有する。
（２）接続層５は、半導体素子４とインターポーザ基板３との間に応力が作用することにより、半導体素子４とインターポーザ基板３が分離しない範囲で該接続層５内部の一部が、破壊又はずれ（すべり）を生じる材質で構成された層を有する、若しくは、破壊又はずれ（すべり）を生じる構造を有する。
（３）半導体素子４とインターポーザ基板３は、分離しないように樹脂で一部或いは全体が保持されており、かつ、接続層５は、半導体素子４とインターポーザ基板３との間に応力が作用することにより、半導体素子４と接続層５との接着界面、インターポーザ基板３と接続層５との接着界面、又は接続層５内における層間界面が、破壊、ずれ（すべり）又は剥がれを生じる材質で構成された層を有する、若しくは、破壊、ずれ（すべり）又は剥がれを生じる構造を有する。
（４）半導体素子４とインターポーザ基板３は、分離しないように樹脂で一部或いは全体が保持されており、かつ、接続層５は、半導体素子４とインターポーザ基板３との間に応力が作用することにより、該接続層５内部が、破壊又はずれ（すべり）を生じる材質で構成された層を有する、若しくは、破壊又はずれ（すべり）を生じる構造を有する。
（５）接続層５は、テープ（フィルム）又はペーストで構成された層を有する。
（６）接続層５は、コア層１１と、コア層１１を半導体素子４およびインターポーザ基板３に接着するための接着層１２，１３とを含んで構成されている。
（７）接続層５は、単層又は２層の接着層から構成されている。
（８）接続層５は、２層以上の接着力を持たせたコア層から構成されている。
（９）接続層５は、光硬化性物質（感光材）をフィルム化したドライフィルム材、内部に液状層を有する機械的構造を持つフィルム材、又はＡｇペースト材で構成された層を有する。
以下に、さらに具体的にエラストマ代替接続層５の取りうる形態を説明する。
（単層接続層）
接続層５は、単層のフィルム基材とその基材にしみ込ませる接着剤とから構成されている。この接着剤の半導体素子４又はインターポーザ基板３に対する接着力を１〜５００gｆ（０．０１〜５Ｎ）／ｍｍ2の間の比較的弱い状態にすることで、接着相手との間に、ずれ（すべり）又は剥がれ等を生じさせ、応力を吸収する。
（単層接続層）
接続層５は、樹脂材とフィラー等の充填材とからなるペーストで構成されている。樹脂材と充填材の界面での剥れ等、或いは、樹脂材内部(バルク)での亀裂、割れ等が、０．０１〜５Ｎ／ｍｍ2以上の応力で部分的、或いは、全面的に生じるものを用いることにより、応力を吸収する。
（２層接続層）
接続層５は、上記した接着剤をしみ込ませた単層のフィルム基材を２枚重ね合わせて２層構造としたものである。この接着剤の半導体素子４又はインターポーザ基板３に対する接着力を０．０１〜５Ｎ／ｍｍ2の間の比較的弱い状態にすることで、接着相手との間に、或いは、２層のフィルム基材間に、ずれ（すべり）又は剥がれ等を生じさせ、応力を吸収する。
（２層接続層）
接続層５は、上記した接着剤をしみ込ませた単層のフィルム基材と該フィルム基材と接着力の異なるフィルム基材とを２枚重ね合わせて２層構造としたものである。この接着剤の半導体素子４又はインターポーザ基板３に対する接着力を０．０１〜５Ｎ／ｍｍ2の間の比較的弱い状態にすることで、接着相手との間に、或いは、２層のフィルム基材間に、ずれ（すべり）又は剥がれ等を生じさせ、応力を吸収する。
（３層接続層）
接続層５は、上記した接着剤をしみ込ませた単層のフィルム基材を３枚、或いは、該フィルム基材２枚と該フィルム基材とは接着力の異なるフィルム基材１枚を重ね合わせて（重ね順は順不同）３層構造としたものである。この接着剤の半導体素子４又はインターポーザ基板３に対する接着力を０．０１〜５Ｎ／ｍｍ2の間の比較的弱い状態にすることで、接着相手との間に、或いは、同種又は異種のフィルム基材間に、ずれ（すべり）又は剥がれ等を生じさせ、応力を吸収する。
（２層接続層＜接続層の方向性の例＞）
接続層５は、上記した接着剤をしみ込ませた単層のフィルム基材（コア層１１Ａ，１１Ｂ）を２枚、或いは、該フィルム基材１枚と該フィルム基材とは接着力の異なるフィルム基材１枚を重ね合わせて２層構造としたものであって（半導体素子４又はインターポーザ基板３に対する接着力を０．０１〜５Ｎ／ｍｍ2の間の比較的弱い状態とする）、各層は剥れ又はヘキ開強度に方向性(例えば、Ｘ方向に強く、Ｙ方向に弱い)を有する。例えば、同種の２枚のフィルム基材を９０度ずらして重ねることで、各層の剥れ、ヘキ開等を意図的に生じさせ、半導体素子４に加わる３６０度あらゆるＸＹ面からの応力を吸収する。尚、上下２層の接着層の方向ずらしは、４５〜１３５度の範囲とする。
（３層以上接続層＜コア層で吸収する例＞）
接続層５は、上記した接着剤をしみ込ませた単層のフィルム基材（コア層１１Ａ，１１Ｂ）を３枚以上、或いは、該フィルム基材２枚と該フィルム基材とは接着力の異なるフィルム基材１枚以上を重ね合わせて３層以上の構造としたものであって（半導体素子４又はインターポーザ基板３に対する接着力を０．０１〜５Ｎ／ｍｍ2の間の比較的弱い状態とする）、各層は剥れ又はヘキ開強度に方向性(例えば、Ｘ方向に強く、Ｙ方向に弱い)を有する。例えば、同種の２枚のフィルム基材（コア層１１Ａ）を９０度ずらして重ね、これらを挟むようにしてコア層１１Ａとは異なる同種の２枚のフィルム基材（コア層１１Ｂ）を９０度ずらして重ねることで、半導体素子４に加わる３６０度あらゆるＸＹ面からの応力を、各層の剥れ、ヘキ開等を生じさせることで吸収する。尚、同種の上下２層の接着層の方向ずらしは、４５〜１３５度の範囲とする。
上記具体例においては、コア層に接着剤をしみ込ませる形態を挙げたが、これらの具体例において、接着力を有する接着層を片側又は両側に別途設ける形態としてもよい。
（接着強度の調整）
接続層５の接着力を調整する方法を以下に例示する。
（１）ペースト基材の量を減らし、フィラー等の直接接着性に関係しない部分の割合を多くすることで、接続層内部における、および接着相手との接着面積減少で、接着強度を低く抑えることができる。
（２）接着剤をまだら(不均一)にしみ込ませることにより、接着強度のバラつき(０〜１００％)を実現できる。
（３）接着剤を部分的にしみ込ませ、接続層内部における、および接着相手との接着面積減少で、接着強度を低く抑えることができる。
（４）２層以上のコア層を持つ場合に、しみ込ませる接着剤を各層毎に変更し、接着層間の接着強度を、接着層と接着相手との接着強度より低く調整することで、接着層間で先にずれ（すべり）又は剥がれ等を生じるようにできる。
（エラストマ代替接続層５の効果）
エラストマ代替接続層５を用いた実施の形態によれば、以下の効果を奏する。
（１）半導体素子とインターポーザ基板との間に応力が作用したときに、破壊、ずれ（すべり）又は剥がれを生じる材質で構成されている、又は、破壊、ずれ（すべり）又は剥がれを生じる構造を有する接続層を使用することにより、当該応力を緩和できる半導体装置が得られる。ここで、緩和とは、吸収、分散等をいう。
（２）従来の応力緩和エラストマの使用を要しないため、半導体装置およびインターポーザ基板を構成する上で材料価格の低減が可能となり、また、従来の応力緩和エラストマと比較してその取り扱いも容易となる。
〔本発明のその他の実施の形態〕
本発明は、上記各実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形が可能である。
例えば、上記実施の形態においては、ＢＧＡ型半導体装置を例に説明したが、同様の問題を生じる半導体装置、例えば、ＣＳＰ型やＳＩＰ型の半導体装置にも適用することができる。また、ＭＣＰ（マルチチップパッケージ）にも適用することができる。
エラストマ代替接続層を有する半導体装置の構造を示す説明図である。 エラストマ代替接続層を有する積層型半導体装置の構造を示す説明図である。 本発明の第１の実施の形態に係る半導体装置の構造を示す説明図である。 本発明の第１の実施の形態に係る積層型半導体装置の構造を示す説明図である。 本発明の第２の実施の形態に係る半導体装置の構造を示す説明図である。 本発明の第２の実施の形態に係る積層型半導体装置の構造を示す説明図である。 本発明の第１の参考形態に係る半導体装置の構造を示す説明図である。 本発明の第１の参考形態に係る積層型半導体装置の構造を示す説明図である。 本発明の第２の参考形態に係る半導体装置の構造を示す説明図である。 本発明の第２の参考形態に係る積層型半導体装置の構造を示す説明図である。 本発明の第３の参考形態に係る半導体装置の構造を示す説明図である。 本発明の第３の参考形態に係る積層型半導体装置の構造を示す説明図である。 本発明の第４の参考形態に係る半導体装置の構造を示す説明図である。 本発明の第４の参考形態に係る積層型半導体装置の構造を示す説明図である。 本発明の第３，第４の参考形態に係る半導体装置・積層型半導体装置における絶縁基板に形成されたスリットの形状の例示である。 本発明の第３，第４の参考形態に係る半導体装置・積層型半導体装置における絶縁基板に形成されたスリットの形状の例示である。 本発明の第３，第４の参考形態に係る半導体装置・積層型半導体装置における絶縁基板に形成されたスリットの形状の例示である。 本発明の第３，第４の参考形態に係る半導体装置・積層型半導体装置における絶縁基板に形成されたスリットの形状の例示である。
１：絶縁基板
１ａ：フォールディング部
２：配線パターン
３：インターポーザ基板
４：半導体素子
５：接続層
６：インナーリード
７：封止樹脂
８：半田ボール
９：プリント配線板
９ａ:ランド
１０，２０，３０，４０，５０，６０，７０：半導体装置
１１：コア層
１２，１３：接着層
２１：ソルダーレジスト
２２：空隙
４１ａ，４１ｂ：段差部
６１，６１ａ〜６１ｇ：スリット
１００，２００，３００，４００，５００，６００，７００：積層型半導体装置

Claims (6)

  1. 半導体素子、該半導体素子に電気的接続された配線パターンと該配線パターンが形成された絶縁基板とを有するインターポーザ基板、前記半導体素子と前記インターポーザ基板との間を接着する接続層、および前記インターポーザ基板上に配置される半田ボール等の外部端子を備えた半導体装置であって、
    前記絶縁基板は、前記半導体素子の外側に配置される前記外部端子の搭載部が折り曲げられて、該絶縁基板の折り曲げられていない部分と折り曲げられた部分とが空隙を形成するように対向しており、前記外部端子は、前記半導体素子よりも外側に位置していることを特徴とする半導体装置。
  2. 前記空隙には、ソルダーレジスト、応力緩和エラストマ、又はエラストマ代替接続層が詰められていることを特徴とする請求項１に記載の半導体装置。
  3. 前記接続層は、応力緩和エラストマ接続層又はエラストマ代替接続層を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体装置は、ＢＧＡ型、ＣＳＰ型又はＳＩＰ型、若しくはそれらの複合体（ＭＣＰ：マルチチップパッケージ）の半導体装置であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 請求項１乃至請求項４のいずれか１項に記載の半導体装置を前記外部端子により複数積層してなることを特徴とする積層型半導体装置。
  6. 半導体素子に電気的接続される配線パターンと該配線パターンが形成された絶縁基板とを有するインターポーザ基板であって、
    前記絶縁基板は、搭載される半導体素子の外側に配置される半田ボール等の外部端子の搭載部が折り曲げられて、該絶縁基板の折り曲げられていない部分と折り曲げられた部分とが空隙を形成するように対向しており、前記外部端子は、半導体素子よりも外側に位置するように設けられていることを特徴とするインターポーザ基板。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5671681B2 (ja) * 2009-03-05 2015-02-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 積層型半導体装置
US8363418B2 (en) 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
JP6594556B1 (ja) * 2018-01-17 2019-10-23 新電元工業株式会社 電子モジュール
KR102743244B1 (ko) * 2019-02-12 2024-12-18 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
JP7135999B2 (ja) * 2019-05-13 2022-09-13 株式会社オートネットワーク技術研究所 配線基板
CN112588222B (zh) * 2020-11-25 2022-02-18 浙江大学 声表面波调控孔隙率与排布的多孔聚合物制备装置与方法
WO2024232169A1 (ja) * 2023-05-09 2024-11-14 ソニーグループ株式会社 中継部材および電子機器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111306A (en) * 1993-12-06 2000-08-29 Fujitsu Limited Semiconductor device and method of producing the same and semiconductor device unit and method of producing the same
JPH07201912A (ja) * 1993-12-28 1995-08-04 Hitachi Cable Ltd フィルムキャリア方式半導体装置及びフィルムキャリア
JPH0831868A (ja) * 1994-07-21 1996-02-02 Hitachi Cable Ltd Ｂｇａ型半導体装置
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
JP3195236B2 (ja) * 1996-05-30 2001-08-06 株式会社日立製作所 接着フィルムを有する配線テープ，半導体装置及び製造方法
JP2755252B2 (ja) * 1996-05-30 1998-05-20 日本電気株式会社 半導体装置用パッケージ及び半導体装置
US6617193B1 (en) * 1997-04-30 2003-09-09 Hitachi Chemical Company, Ltd. Semiconductor device, semiconductor device substrate, and methods of fabricating the same
JP2924854B2 (ja) * 1997-05-20 1999-07-26 日本電気株式会社 半導体装置、その製造方法
JP3639088B2 (ja) * 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
JP2000077563A (ja) * 1998-08-31 2000-03-14 Sharp Corp 半導体装置およびその製造方法
JP2000260792A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 半導体装置
JP3180800B2 (ja) 1999-04-08 2001-06-25 カシオ計算機株式会社 半導体装置及びその製造方法
JP3722209B2 (ja) * 2000-09-05 2005-11-30 セイコーエプソン株式会社 半導体装置
JP2002289741A (ja) * 2001-03-23 2002-10-04 Nec Kyushu Ltd 半導体装置
JP4103342B2 (ja) * 2001-05-22 2008-06-18 日立電線株式会社 半導体装置の製造方法
JP3705235B2 (ja) * 2002-04-16 2005-10-12 日立電線株式会社 半導体装置の製造方法
JP4225036B2 (ja) 2002-11-20 2009-02-18 日本電気株式会社 半導体パッケージ及び積層型半導体パッケージ
JP3900093B2 (ja) * 2003-03-11 2007-04-04 日立電線株式会社 モールド金型及びそれを用いた半導体装置の製造方法
TW200514484A (en) * 2003-10-08 2005-04-16 Chung-Cheng Wang Substrate for electrical device and methods of fabricating the same
JP4291209B2 (ja) * 2004-05-20 2009-07-08 エルピーダメモリ株式会社 半導体装置の製造方法
US7154175B2 (en) * 2004-06-21 2006-12-26 Intel Corporation Ground plane for integrated circuit package
KR100715316B1 (ko) * 2006-02-13 2007-05-08 삼성전자주식회사 유연성 회로 기판을 이용하는 반도체 칩 패키지 실장 구조

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