JP2000260792A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000260792A
JP2000260792A JP11063365A JP6336599A JP2000260792A JP 2000260792 A JP2000260792 A JP 2000260792A JP 11063365 A JP11063365 A JP 11063365A JP 6336599 A JP6336599 A JP 6336599A JP 2000260792 A JP2000260792 A JP 2000260792A
Authority
JP
Japan
Prior art keywords
wiring board
gap height
bump
semiconductor device
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11063365A
Other languages
English (en)
Other versions
JP2000260792A5 (ja
Inventor
Hideo Aoki
秀夫 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11063365A priority Critical patent/JP2000260792A/ja
Priority to TW089103071A priority patent/TW449881B/zh
Priority to KR1020000011734A priority patent/KR100334302B1/ko
Priority to US09/522,173 priority patent/US6160308A/en
Publication of JP2000260792A publication Critical patent/JP2000260792A/ja
Publication of JP2000260792A5 publication Critical patent/JP2000260792A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 接続部の信頼性が高く、かつアンダーフィル
形成のための樹脂材料の充填を短時間で終了することが
できるフリップチップ型半導体装置を提供する。 【解決手段】 本発明の半導体装置では、配線基板４の
片面に、半導体チップ５がフェースダウンに搭載され、
はんだバンプ６を介して電気的に接続されている。そし
て、半導体チップ５と配線基板４との平均間隙高さＨ
は、バンプ６の配設ピッチをＰ、間隙高さのばらつき量
をＤとしたとき、式Ｐ／４−Ｄ／２≦Ｈ≦Ｐ／４＋Ｄ／
２を満足させる値となっている。また、配線基板４と半
導体チップ５との間隙部には、エポキシ樹脂等の樹脂封
止層７が充填・形成され、この樹脂封止層７により、熱
膨張率の違いに起因する熱応力の緩和および接続部の機
械的保護がなされている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に配線基板と半導体素子との間の樹脂封止層（ア
ンダーフィル）の生産性が高い半導体装置に関する。
【０００２】
【従来の技術】従来から半導体装置では、小型化および
薄型化の要求に応じるために、半導体チップ（ベアチッ
プ）のフリップチップ接続がなされている。フリップチ
ップ接続は、半導体チップを配線基板に対してフェース
ダウンに（電極端子形成面を下向きにして）搭載し、電
極端子に取付けられた金、はんだ等のボール状の突起電
極（以下、バンプという。）を、配線基板の接続端子に
押し付けて加熱し、はんだリフローにより接合する方法
であり、ワイヤボンディングによる接続に比べて、実装
密度に優れている。
【０００３】このようなフリップチップ接続がなされた
半導体装置では、シリコン等の半導体チップと配線基板
（例えば、ガラスエポキシ配線基板）との熱膨張率の違
いに起因する応力が、半導体チップと配線基板との接合
部であるはんだバンプに加わるため、接合部の信頼性が
損なわれるという問題がある。
【０００４】そのため、リフローはんだ付けを終了した
後、図７に示すように、半導体チップ１１と配線基板１
２との間隙部に、フィラーを混入したエポキシ樹脂から
成る液状の樹脂１３を毛細管現象を利用して注入・充填
して、アンダーフィルと呼ばれる樹脂封止層を形成する
ことが行なわれている。この樹脂封止層により、配線基
板１２と半導体チップ１１との熱膨張率の違いに起因す
る熱応力が緩和されるとともに、フリップチップ接続部
の補強および機械的保護がなされる。なお、図中符号１
１ａは、半導体チップ１１の電極端子、１２ａは配線基
板１２の配線層および接続パッド、１４ははんだバンプ
をそれぞれ示す。また、符号１５は、アンダーフィル用
の液状樹脂１３を滴下・供給するためのディスペンス装
置を示す。
【０００５】
【発明が解決しようとする課題】しかしながら、従来か
らの半導体装置では、はんだバンプ１４の高さに相当す
る、半導体チップ１１と配線基板１２との間隙部の高さ
が、バンプの配設（接続）ピッチに関係なく、接続工程
や信頼性からの要求を満たすように設定されているた
め、液状樹脂１３の注入・充填作業に時間がかかってい
た。特に、半導体チップ１１のサイズが大きく、かつは
んだバンプ１４の接続ピッチが 250μm 以下と微細にな
った装置では、樹脂充填が完了するまでに多大な時間を
要するという問題があった。
【０００６】液状樹脂１３の注入・充填の速度を高める
には、樹脂を加熱して流動粘度を下げる方法が考えられ
るが、加熱温度によっては、一定時間が経過すると樹脂
の硬化反応が始まる。そして、硬化反応の開始により、
樹脂の充填速度が著しく低下し、作業が完了しない場合
もあった。
【０００７】本発明は、このような問題を解決するため
になされたもので、半導体チップと配線基板とのフリッ
プチップ接続部の信頼性が高く、かつアンダーフィル形
成のための樹脂材料の充填を短時間で終了することがで
きる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
絶縁基板の少なくとも一主面に配線層および接続端子が
それぞれ形成された配線基板と、この配線基板の前記主
面にフェースダウンに搭載され、エリア状に配設された
バンプを介して接続された半導体素子と、この半導体素
子と前記配線基板との間隙に充填された樹脂封止層とを
備えた半導体装置において、前記半導体素子と配線基板
との平均間隙高さをＨ、前記バンプの配設ピッチをＰ、
前記間隙高さのばらつき量をＤとしたとき、 Ｐ／４−Ｄ／２≦Ｈ≦Ｐ／４＋Ｄ／２ …………（１） となるような平均間隙高さＨを有することを特徴とす
る。
【０００９】本発明の半導体装置を図１に模式的に示
す。この図において、符号１ははんだバンプ、２は半導
体素子（チップ）、３は配線基板をそれぞれ示してい
る。本発明において、配線基板３としては、ガラスクロ
ス−樹脂含浸基板のような絶縁基板の少なくとも一方の
主面（片面または両面）に、Ｃｕ、Ｃｕ系合金、Ｎｉ系
合金等から成る配線層および接続用の電極パッドが形成
された基板を使用することができる。
【００１０】半導体素子と配線基板との間隙は、半導体
素子の反り、配線基板の反り、バンプの高さのばらつき
など、半導体装置を構成する各部品の製造上のばらつき
に起因するばらつき量Ｄ（＝間隙最大値Ｈmax −
Ｈmin ）を有する。このことから、前記（１）式が導か
れている。また、バンプの配設ピッチは、半導体装置内
で一定ではなく、場所によりピッチが異なる場合が一般
的である。平均配設ピッチＰは、図２に示すように、樹
脂の充填方向に沿ったバンプ配設ピッチＰi の平均値と
することができる。（Ｐ＝ΣＰi ／Ｎ 但し、Ｎはバン
プ数） 本発明の半導体装置では、このような配線基板とその上
に搭載・実装される半導体素子との間の平均間隙高さＨ
を、前記（１）式の示す範囲に設定することにより、ア
ンダーフィル形成のための液状樹脂の充填作業を、でき
るだけ短い時間で終了し、生産性を高めることができ
る。
【００１１】すなわち周知のように、アンダーフィル樹
脂は、毛細管現象を利用して半導体素子と配線基板との
間隙に充填されるため、樹脂の充填に要する時間は、間
隙高さＨと、バンプの配設（接続）ピッチＰ、被充填部
の長さ、樹脂の流動性（粘度）、樹脂の表面張力などに
依存する。毛細管現象によるため、間隙高さＨを高くす
ると、流動抵抗が小さくなり、充填が速く（充填に要す
る時間が短く）なる。同様に、バンプ径が同じである場
合、バンプ配設ピッチが広く（大きく）なれば、バンプ
による流動抵抗が小さくなり、充填に要する時間が短く
なる。バンプの配設ピッチを固定して考えた場合には、
バンプ径を小さくすれば、流動抵抗が小さくなる。
【００１２】図３は、バンプ径を変えずにパッド径Ａを
変えた場合の、間隙高さＨの実測値をもとにした関係図
である。この図からわかるように、パッド径を小さくす
れば、同じバンプ径でも間隙高さＨは高くすることがで
きる。これは、溶融時のはんだバンプが表面張力により
球状になるためである。
【００１３】しかし、半導体素子および配線基板のパッ
ド径は、製造プロセス上の問題、および接続部への応力
集中、電流密度増大によるマイグレーション等の信頼性
上の問題があり、容易に小さくすることはできない。現
状では、 100μm 程度が限界値である。
【００１４】図４は、パッド径が 100μm の場合に、バ
ンプのはんだ量を変えて、バンプ径Ｂと間隙高さＨとを
実際に測定した結果を表わすグラフである。この図か
ら、間隙高さＨを高くしようとすると、バンプ径Ｂも大
きくせざるを得ないことがわかる。したがって、間隙高
さＨとバンプ径Ｂは、流動抵抗の見地からは相反する方
向にあり、液状樹脂材料の流動解析の結果によれば、間
隙高さＨとバンプ径Ｂには、バンプの配設（接続）ピッ
チＰによって最適値が存在する。
【００１５】図５に、実験、および毛細管力と流動抵抗
の釣り合いを解いた数値解析結果を示す。およそＨ＝Ｐ
／４の点に最小値が存在することがわかる。この比例関
係は、樹脂物性および充填温度に因らないことが、解析
および実験結果により確かめられている。間隙高さおよ
びバンプの配設ピッチが半導体素子内で一定の範囲にあ
る場合には、間隙高さＨは平均の間隙高さとし、配設ピ
ッチＰは樹脂の充填方向から見た平均の配設ピッチとし
ても、図に示す関係が成り立つ。
【００１６】ただし、以上の考察は、半導体素子２と配
線基板３のいずれもが、完全に平坦な板状体であった場
合の考察であり、実際には、半導体素子２と配線基板３
のそれぞれに若干の反りが存在する。また、はんだバン
プは、製造プロセスから、必ず高さのばらつきを有して
おり、また製造プロセスや材料等により、パッド径、半
導体素子反り量、配線基板反り量などもばらつくため、
実際には間隙高さは、Ｄ（＝間隙最大値Ｈmax −
Ｈmin ）の幅で上下に振れることになる。
【００１７】したがって、配線基板上に半導素子がフリ
ップチップ接続された半導体装置において、バンプの高
さに相当する半導体素子と配線基板との平均間隙高さＨ
を、 Ｐ／４−Ｄ／２≦Ｈ≦Ｐ／４＋Ｄ／２ とすることにより、間隙部への樹脂充填を短時間で終了
してアンダーフィルを形成することができ、接続部の信
頼性が高い半導体装置を、高い生産性および低コストで
得ることができる。
【００１８】また、一般に温度を上げると樹脂の粘度が
低下し、充填に要する時間を短縮することができるが、
本発明の半導体装置では、充填に要する時間が短くな
り、最短時間に近くなっているので、樹脂の硬化が始ま
る前に充填を完了することが可能となる。したがって、
温度を上げての充填も可能となり、さらに生産性の向上
を図ることができる。
【００１９】特に、バンプの平均配設ピッチＰが、 250
μm 以下になった場合には、流動抵抗が増大し、充填時
間もそれに合わせて著しく増大する。そのため、間隙高
さの設計を最適に行なわないと、製品の生産に重大な支
障をきたすことになるが、本発明における間隙高さの設
計・適用によれば、工業的に多大な価値を有する。
【００２０】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。
【００２１】図６は、本発明の半導体装置の一実施例を
断面的に示したものである。
【００２２】この図において、符号４は、両面に配線層
および接続パッド４ａがそれぞれ配設されたガラスエポ
キシ配線基板を示し、この配線基板４の片面に、半導体
チップ５がフェースダウンに搭載され、はんだバンプ６
を介して電気的に接続されている。すなわち、半導体チ
ップ５の電極端子５ａ上にボール状のはんだバンプ６が
取付けられ、このはんだバンプ６が配線基板４の接続パ
ッド４ａに当接され、はんだリフローにより接合されて
いる。そして、半導体チップ５と配線基板４との間隙部
の高さの平均（平均間隙高さＨ）は、はんだバンプ６の
接続ピッチをＰ、間隙部の高さのばらつき幅をＤとした
とき、次式 Ｐ／４−Ｄ／２≦Ｈ≦Ｐ／４＋Ｄ／２ を満足させる値となっている。すなわち、はんだバンプ
６の高さに対応して、半導体チップ５と配線基板４との
平均間隙高さＨが決まり、この間隙高さＨが前記式を満
足させるように、はんだバンプ６の大きさが設定されて
いる。
【００２３】また、配線基板４の他方の面には、外部接
続端子である接続パッド４ａが形成されており、この接
続パッド４ａとはんだバンプ６とは、配線基板４に設け
られたヴィアホール等の内部配線（図示を省略。）を介
して導通されている。さらに、配線基板４と半導体チッ
プ５との間のはんだバンプ６が配置された空間部（前記
した間隙高さＨを有する）には、エポキシ樹脂等から成
る樹脂封止層７が充填されて形成され、この樹脂封止層
（アンダーフィル）７により、半導体チップ５と配線基
板４との接続部の機械的保護、および両者の熱膨張率の
違いに起因する熱応力の緩和がそれぞれなされている。
【００２４】このように構成される実施例の半導体装置
においては、半導体チップ５と配線基板４との平均間隙
高さＨが、Ｐ／４−Ｄ／２≦Ｈ≦Ｐ／４＋Ｄ／２の範囲
にはいる最適の値になっているので、樹脂封止層（アン
ダーフィル）７形成のための配線基板４と半導体チップ
５との間の空間部への樹脂充填を、最短の時間で終了す
ることが可能となる。したがって、接続部の信頼性が高
く、高い生産性を有する半導体装置を得ることができ
る。
【００２５】なお、以上の実施例では、ガラスエポキシ
配線基板上に半導体チップがフリップチップ接続された
半導体装置について説明したが、配線基板４としては、
樹脂系のものに限らず、アルミナ系や窒化アルミ系等の
セラミック系の配線基板を用いることもできる。また、
配線基板４の接続パッド４ａ上に、はんだのような低融
点金属の層を設けた構造としても良く、さらにはんだバ
ンプ６を、半導体チップ５側ではなく配線基板４側に形
成しても良い。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体素子と配線基板との間隙部への樹脂の
充填を、短時間で終了することができ、樹脂封止層（ア
ンダーフィル）により熱応力が緩和され、フリップチッ
プ接続部の信頼性が高い半導体装置を、高い生産性およ
び低コストで得ることができる。
【００２７】また、本発明の半導体装置では、樹脂充填
を短い時間で終了することができるので、温度を上げて
の充填が可能となり、さらに生産性の向上を図ることが
できる。
【図面の簡単な説明】
【図１】フリップチップ型半導体装置の要部を拡大して
模式的に示す図。
【図２】バンプの平均配設ピッチを模式的に説明する
図。
【図３】半導体素子および配線基板のパッド径Ａと間隙
高さＨとの関係を示すグラフ。
【図４】バンプ径Ｂと間隙高さＨとの関係を示すグラ
フ。
【図５】フリップチップ接続体への樹脂充填において、
半導体素子と配線基板との間隙高さＨと、充填時間との
関係を示すグラフ。
【図６】本発明の半導体装置の一実施例を示す断面図。
【図７】アンダーフィル形成のための液状樹脂の注入・
充填方法を模式的に示す図。
【符号の説明】
４………配線基板 ４ａ………配線層および接続パッド ５………半導体チップ ５ａ………電極端子 ６………はんだバンプ ７………樹脂封止層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板の少なくとも一主面に配線層お
    よび接続端子がそれぞれ形成された配線基板と、この配
    線基板の前記主面にフェースダウンに搭載され、エリア
    状に配設されたバンプを介して接続された半導体素子
    と、この半導体素子と前記配線基板との間隙に充填され
    た樹脂封止層とを備えた半導体装置において、 前記半導体素子と配線基板との平均間隙高さをＨ、前記
    バンプの配設ピッチをＰ、前記間隙高さのばらつき量を
    Ｄとしたとき、 Ｐ／４−Ｄ／２≦Ｈ≦Ｐ／４＋Ｄ／２ となるような平均間隙高さＨを有することを特徴とする
    半導体装置。
  2. 【請求項２】 前記バンプの配設ピッチが、樹脂の充填
    方向に沿った平均配設ピッチであることを特徴とする請
    求項１記載の半導体装置。
  3. 【請求項３】 前記バンプがはんだバンプであることを
    特徴とする請求項１または２記載の半導体装置。
  4. 【請求項４】 前記バンプの配設ピッチＰが、 250μm
    以下であることを特徴とする請求項１乃至３のいずれか
    １項記載の半導体装置。
JP11063365A 1999-03-10 1999-03-10 半導体装置 Pending JP2000260792A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11063365A JP2000260792A (ja) 1999-03-10 1999-03-10 半導体装置
TW089103071A TW449881B (en) 1999-03-10 2000-02-22 Semiconductor device
KR1020000011734A KR100334302B1 (ko) 1999-03-10 2000-03-09 반도체 장치
US09/522,173 US6160308A (en) 1999-03-10 2000-03-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11063365A JP2000260792A (ja) 1999-03-10 1999-03-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2000260792A true JP2000260792A (ja) 2000-09-22
JP2000260792A5 JP2000260792A5 (ja) 2006-04-13

Family

ID=13227186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11063365A Pending JP2000260792A (ja) 1999-03-10 1999-03-10 半導体装置

Country Status (4)

Country Link
US (1) US6160308A (ja)
JP (1) JP2000260792A (ja)
KR (1) KR100334302B1 (ja)
TW (1) TW449881B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184811A (ja) * 2000-12-11 2002-06-28 Sony Corp 電子回路装置およびその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313314A (ja) * 2000-04-28 2001-11-09 Sony Corp バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
US6417463B1 (en) * 2000-10-02 2002-07-09 Apple Computer, Inc. Depopulation of a ball grid array to allow via placement
DE10204016A1 (de) * 2002-01-31 2003-04-30 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US7112882B2 (en) * 2004-08-25 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for heat dissipation of semiconductor integrated circuits
JP5028968B2 (ja) * 2006-11-17 2012-09-19 日立電線株式会社 半導体装置、積層型半導体装置およびインターポーザ基板
JP5117371B2 (ja) * 2008-12-24 2013-01-16 新光電気工業株式会社 半導体装置およびその製造方法
US9631065B2 (en) * 2013-03-12 2017-04-25 Intel Corporation Methods of forming wafer level underfill materials and structures formed thereby

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153798A (ja) * 1993-11-30 1995-06-16 Sony Corp 半導体製造方法及び半導体製造装置
JPH10163599A (ja) * 1996-12-03 1998-06-19 Nec Corp プリント配線板
JPH10313022A (ja) * 1997-03-10 1998-11-24 Toshiba Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
JP3311215B2 (ja) * 1995-09-28 2002-08-05 株式会社東芝 半導体装置
JPH09134934A (ja) * 1995-11-07 1997-05-20 Sumitomo Metal Ind Ltd 半導体パッケージ及び半導体装置
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
JP3431406B2 (ja) * 1996-07-30 2003-07-28 株式会社東芝 半導体パッケージ装置
JP2982729B2 (ja) * 1997-01-16 1999-11-29 日本電気株式会社 半導体装置
US5897335A (en) * 1997-02-04 1999-04-27 Integrated Device Technology, Inc. Flip-chip bonding method
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153798A (ja) * 1993-11-30 1995-06-16 Sony Corp 半導体製造方法及び半導体製造装置
JPH10163599A (ja) * 1996-12-03 1998-06-19 Nec Corp プリント配線板
JPH10313022A (ja) * 1997-03-10 1998-11-24 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184811A (ja) * 2000-12-11 2002-06-28 Sony Corp 電子回路装置およびその製造方法

Also Published As

Publication number Publication date
TW449881B (en) 2001-08-11
US6160308A (en) 2000-12-12
KR100334302B1 (ko) 2002-05-03
KR20000076796A (ko) 2000-12-26

Similar Documents

Publication Publication Date Title
US7619305B2 (en) Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking
US7026188B2 (en) Electronic device and method for manufacturing the same
US20020093108A1 (en) Flip chip packaged semiconductor device having double stud bumps and method of forming same
US7119426B2 (en) Semiconductor device and manufacturing method of same
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
JP2002026072A (ja) 半導体装置の製造方法
US6528889B1 (en) Electronic circuit device having adhesion-reinforcing pattern on a circuit board for flip-chip mounting an IC chip
JP4569605B2 (ja) 半導体装置のアンダーフィルの充填方法
JP2000260792A (ja) 半導体装置
KR20030090481A (ko) 비도전성 접착제로 ｉｃ 칩을 기판에 본딩하는 방법과형성된 조립물
JPH08213425A (ja) 半導体装置およびその製造方法
JP2005085931A (ja) 半導体チップ及びその実装回路基板
JP2003100810A (ja) 半導体装置とその製造方法
JPH11345834A (ja) 半導体素子とそれを用いた半導体装置の製造方法および半導体装置
JP2003124257A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4318886B2 (ja) 突起電極接合型半導体装置およびその製造方法
JP4324773B2 (ja) 半導体装置の製造方法
JP4561969B2 (ja) 半導体装置
JP4416618B2 (ja) 半導体装置実装体及びその製造方法
JPH11274235A (ja) 半導体装置およびその製造方法
JPH1098077A (ja) 半導体装置の製造方法
KR20030047085A (ko) 니켈 금속을 연결수단으로 이용한 전자부품 및 접속방법
JPH118269A (ja) 電子部品の製造方法、電子装置の製造方法、電子部品及び電子装置
KR100780694B1 (ko) 플립 칩 패키지
JP2008021712A (ja) 半導体モジュールならびにその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060224

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070821