JP4561969B2 - 半導体装置 - Google Patents
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Description
第1の配線パターンが形成された第1のインターポーザと、前記第1のインターポーザに搭載されるとともに前記第1の配線パターンと電気的に接続された第1の半導体チップと、を含む第1のパッケージと、
第2の配線パターンが形成された第2のインターポーザと、前記第2のインターポーザに搭載されるとともに前記第2の配線パターンと電気的に接続された第2の半導体チップと、を含む第2のパッケージと、
前記第1及び第2の配線パターンを電気的に接続するコンタクト部と、
樹脂と、
を有し、
前記第2のパッケージは、前記第2のインターポーザが前記第1の半導体チップ及び前記第1のインターポーザの上方にオーバーラップするように配置され、
前記コンタクト部は、前記第1及び第2のインターポーザの間に設けられ、
前記樹脂は、前記第1のインターポーザ及び前記第1の半導体チップと、前記第2のインターポーザと、の間に設けられてなる。本発明によれば、第2のインターポーザは、第1のインターポーザ及び第1の半導体チップの上方に位置し、これらの間に樹脂が設けてあるので、上下のインターポーザの接合強度が向上している。
(2)この半導体装置において、
前記樹脂は、前記第1及び第2のパッケージの間に隙間なく充填されていてもよい。これによって、上下のインターポーザの接合強度がさらに向上する。
(3)この半導体装置において、
前記樹脂は、前記第2のパッケージの端面を被覆していてもよい。
(4)この半導体装置において、
前記樹脂は、前記第2のパッケージの端面にフィレットを形成していてもよい。
(5)この半導体装置において、
前記第2の半導体チップを封止するように前記第2のインターポーザに設けられた封止部をさらに有していてもよい。
(6)この半導体装置において、
前記樹脂は、前記封止部の端面を被覆していてもよい。
(7)この半導体装置において、
前記樹脂は、前記第2のパッケージの端面の全部を露出していてもよい。
(8)本発明に係る回路基板には、上記半導体装置が実装されている。
(9)本発明に係る電子機器は、上記半導体装置を有する。
(10)本発明に係る半導体装置の製造方法は、
(a)第1の配線パターンが形成された第1のインターポーザに、前記第1の配線パターンと電気的に接続するように第1の半導体チップを搭載することによって、第1のパッケージを形成すること、
(b)第2の配線パターンが形成された第2のインターポーザに、前記第2の配線パターンと電気的に接続するように第2の半導体チップを搭載することによって、第2のパッケージを形成すること、
(c)前記第2のパッケージを、前記第2のインターポーザが前記第1の半導体チップ及び前記第1のインターポーザの上方にオーバーラップするように配置すること、
(d)コンタクト部によって、前記第1及び第2のインターポーザの間で、前記第1及び第2の配線パターンを電気的に接続すること、
(e)樹脂を、前記第1のインターポーザ及び前記第1の半導体チップと、前記第2のインターポーザと、の間に注入すること、
を含む。本発明によれば、第2のインターポーザを、第1のインターポーザ及び第1の半導体チップの上方に配置し、これらの間に樹脂を設けるので、上下のインターポーザの接合強度を向上させることができる。
(11)この半導体装置の製造方法において、
前記(b)工程で、複数の前記第2のインターポーザに、複数の前記第2の配線パターンと電気的に接続するように複数の前記第2の半導体チップを搭載することによって、複数の前記第2のパッケージを形成し、
前記(c)工程で、前記複数の前記第2のパッケージを、隣同士に隙間をあけて相互にオーバーラップしないように配置し、
前記(e)工程で、前記樹脂を、前記複数の前記第2のパッケージの隣同士の前記隙間から注入してもよい。これによれば、樹脂を複数の第2のパッケージの隣同士の隙間から注入するので、樹脂は、その隙間から複数の第2のパッケージの方向に進行する。すなわち、樹脂が複数の方向に進行するので、注入作業を短時間で完了させることができる。
(12)この半導体装置の製造方法において、
前記(e)工程後に、前記第1のインターポーザを、それぞれの前記第2のパッケージごとに切断することをさらに含んでもよい。
16…第1の半導体チップ 30…第2のパッケージ 32…第2のインターポーザ
33…端面 34…第2の配線パターン 44…封止部 46…端面
48…コンタクト部 50…樹脂 52…外部端子 54…隙間
60…第1のインターポーザ 70…樹脂 72…フィレット 80…樹脂
110…第1のパッケージ 112…第1のインターポーザ
Claims (7)
- 第1の配線パターンが形成された第1のインターポーザと、前記第1のインターポーザに搭載されるとともに前記第1の配線パターンと電気的に接続された第1の半導体チップと、を含む第1のパッケージと、
第2の配線パターンが形成された第2のインターポーザと、前記第2のインターポーザに搭載されるとともに前記第2の配線パターンと電気的に接続された第2の半導体チップと、を含む第2のパッケージと、
前記第1及び第2の配線パターンを電気的に接続するコンタクト部と、
樹脂と、
を有し、
前記第2のパッケージは、前記第2のインターポーザが前記第1の半導体チップ及び前記第1のインターポーザの上方にオーバーラップするように配置され、
前記コンタクト部は、前記第1及び第2のインターポーザの間に設けられ、
前記樹脂は、前記第1のインターポーザ及び前記第1の半導体チップと、前記第2のインターポーザと、の間に設けられ、且つ、前記第2のパッケージの側面にフィレットを形成するように被覆しており、
前記樹脂の熱膨張率は、前記第2のパッケージの熱膨張率よりも大きい半導体装置。 - 第1の配線パターンが形成された第1のインターポーザと、前記第1のインターポーザに搭載されるとともに前記第1の配線パターンと電気的に接続された第1の半導体チップと、を含む第1のパッケージと、
第2の配線パターンが形成された第2のインターポーザと、前記第2のインターポーザに搭載されるとともに前記第2の配線パターンと電気的に接続された第2の半導体チップと、前記第2の半導体チップを封止するように前記第2のインターポーザに設けられた封止部と、を含む第2のパッケージと、
前記第1及び第2の配線パターンを電気的に接続するコンタクト部と、
樹脂と、
を有し、
前記第2のパッケージは、前記第2のインターポーザが前記第1の半導体チップ及び前記第1のインターポーザの上方にオーバーラップするように配置され、
前記コンタクト部は、前記第1及び第2のインターポーザの間に設けられ、
前記樹脂は、前記第1のインターポーザ及び前記第1の半導体チップと、前記第2のインターポーザと、の間に設けられ、且つ、前記第2のパッケージの側面を被覆しており、
前記樹脂の熱膨張率は、前記第2のパッケージの熱膨張率よりも大きい半導体装置。 - 第1の配線パターンが形成された第1のインターポーザと、前記第1のインターポーザに搭載されるとともに前記第1の配線パターンと電気的に接続された第1の半導体チップと、を含む第1のパッケージと、
第2の配線パターンが形成された第2のインターポーザと、前記第2のインターポーザに搭載されるとともに前記第2の配線パターンと電気的に接続された第2の半導体チップと、前記第2の半導体チップを封止するように前記第2のインターポーザに設けられた封止部と、を含む第2のパッケージと、
前記第1及び第2の配線パターンを電気的に接続するコンタクト部と、
樹脂と、
を有し、
前記第2のパッケージは、前記第2のインターポーザが前記第1の半導体チップ及び前記第1のインターポーザの上方にオーバーラップするように配置され、
前記コンタクト部は、前記第1及び第2のインターポーザの間に設けられ、
前記樹脂は、前記第1のインターポーザ及び前記第1の半導体チップと、前記第2のインターポーザと、の間に設けられ、且つ、前記第2のパッケージの側面を被覆しており、
前記第1のインターポーザおよび前記樹脂の側面は、面一であり、
前記樹脂の熱膨張率は、前記封止部の熱膨張率よりも大きい半導体装置。 - 請求項1ないし請求項3のいずれかに記載の半導体装置において、
前記樹脂は、前記第1及び第2のパッケージの間に隙間なく充填されてなる半導体装置。 - 請求項2または請求項3に記載の半導体装置において、
前記樹脂は、前記封止部の側面を被覆してなる半導体装置。 - 請求項1ないし請求項4のいずれかに記載の半導体装置において、
前記樹脂は、前記第2のパッケージの側面を全て被覆してなる半導体装置。 - 請求項2に記載の半導体装置において、
前記樹脂の熱膨張率は、前記封止部の熱膨張率よりも大きい半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004156271A JP4561969B2 (ja) | 2004-05-26 | 2004-05-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004156271A JP4561969B2 (ja) | 2004-05-26 | 2004-05-26 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007093069A Division JP4591715B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005340451A JP2005340451A (ja) | 2005-12-08 |
JP2005340451A5 JP2005340451A5 (ja) | 2007-07-05 |
JP4561969B2 true JP4561969B2 (ja) | 2010-10-13 |
Family
ID=35493674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004156271A Expired - Fee Related JP4561969B2 (ja) | 2004-05-26 | 2004-05-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4561969B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2007069606A1 (ja) | 2005-12-14 | 2009-05-21 | 新光電気工業株式会社 | チップ内蔵基板の製造方法 |
US7608921B2 (en) * | 2006-12-07 | 2009-10-27 | Stats Chippac, Inc. | Multi-layer semiconductor package |
JP2009129975A (ja) * | 2007-11-20 | 2009-06-11 | Spansion Llc | 半導体装置及びその製造方法 |
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JP2003273317A (ja) * | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
2004
- 2004-05-26 JP JP2004156271A patent/JP4561969B2/ja not_active Expired - Fee Related
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JP2003273317A (ja) * | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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---|---|
JP2005340451A (ja) | 2005-12-08 |
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RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060112 |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
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|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |