JP4324773B2

JP4324773B2 - 半導体装置の製造方法

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Publication number: JP4324773B2
Application number: JP2003331003A
Authority: JP
Inventors: 英男宮坂
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-09-24
Filing date: 2003-09-24
Publication date: 2009-09-02
Anticipated expiration: 2023-09-24
Also published as: JP2005101132A

Description

本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。

スタックドタイプの半導体装置が開発されている。スタックドタイプの半導体装置は、半導体チップを三次元的に実装するので、平面的に小型化が可能である。また、既存の半導体チップの組み合わせで対応することができるので、新たな集積回路の設計が不要になる。しかしながら、それぞれの半導体チップをインターポーザによって支持した場合、上下のインターポーザの接合強度が信頼性に影響を与えていた。
特開平６−１３５４１号公報

本発明の目的は、複数の半導体チップそれぞれをインターポーザによって支持した場合の、上下のインターポーザの接合強度を向上させることにある。

（１）本発明に係る半導体装置は、第１の配線パターンが形成された第１のインターポーザと、前記第１のインターポーザに搭載されるとともに前記第１の配線パターンと電気的に接続された第１の半導体チップと、を含む第１のパッケージと、
第２の配線パターンが形成された第２のインターポーザと、前記第２のインターポーザに搭載されるとともに前記第２の配線パターンと電気的に接続された第２の半導体チップと、をそれぞれが含む複数の第２のパッケージと、
前記第１及び第２の配線パターンを電気的に接続するコンタクト部と、
樹脂と、
を有し、
前記複数の第２のパッケージは、隣同士に隙間をあけて相互にオーバーラップしないように配置され、
それぞれの前記第２のパッケージは、前記第２のインターポーザが前記第１のインターポーザの一部及び前記第１の半導体チップの一部の上方にオーバーラップするように配置され、
前記コンタクト部は、前記第１及び第２のインターポーザの間に設けられ、
前記樹脂は、前記第１のインターポーザ及び前記第１の半導体チップと、前記第２のインターポーザと、の間に設けられてなる。本発明によれば、第２のインターポーザは、第１のインターポーザ及び第１の半導体チップの上方に位置し、これらの間に樹脂が設けてあるので、上下のインターポーザの接合強度が向上している。
（２）この半導体装置において、
前記第２の半導体チップを封止するように前記第２のインターポーザに設けられた封止部をさらに有してもよい。
（３）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（４）本発明に係る電子機器は、上記半導体装置を有する。
（５）本発明に係る半導体装置の製造方法は、（ａ）第１のパッケージの上方に、複数の第２のパッケージを隣同士に隙間をあけて相互にオーバーラップしないように配置すること、
（ｂ）前記第１のパッケージとそれぞれの前記第２のパッケージをコンタクト部によって電気的に接続すること、及び、
（ｃ）前記第１のパッケージとそれぞれの前記第２のパッケージと、の間に、樹脂を注入すること、
を含み、
前記第１のパッケージは、第１の配線パターンが形成された第１のインターポーザと、前記第１のインターポーザに搭載されるとともに前記第１の配線パターンと電気的に接続された第１の半導体チップと、を含み、
それぞれの前記第２のパッケージは、第２の配線パターンが形成された第２のインターポーザと、前記第２のインターポーザに搭載されるとともに前記第２の配線パターンと電気的に接続された第２の半導体チップと、を含み、
前記（ａ）工程で、それぞれの前記第２のパッケージを、前記第２のインターポーザが前記第１のインターポーザの一部及び前記第１の半導体チップの一部の上方にオーバーラップするように配置し、
前記（ｂ）工程で、前記コンタクト部によって、前記第１及び第２のインターポーザの間で、前記第１及び第２の配線パターンを電気的に接続し、
前記（ｃ）工程で、前記樹脂を、前記複数の第２のパッケージの隣同士の前記隙間から注入して前記第１のインターポーザ及び前記第１の半導体チップと、前記第２のインターポーザと、の間に設ける。本発明によれば、第２のインターポーザを、第１のインターポーザ及び第１の半導体チップの上方に配置し、これらの間に樹脂を設けるので、上下のインターポーザの接合強度を向上させることができる。また、樹脂を複数の第２のパッケージの隣同士の隙間から注入するので、樹脂は、その隙間から複数の第２のパッケージの方向に進行する。すなわち、樹脂が複数の方向に進行するので、注入作業を短時間で完了させることができる。

以下、本発明の実施の形態を、図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体装置を説明する平面図である。図２は、図１に示す半導体装置のII−II線断面図である。

半導体装置は、第１のパッケージ１０を有する。第１のパッケージ１０は、第１のインターポーザ１２を有する。第１のインターポーザ１２は、基板であって、プレートであってもよい。第１のインターポーザ１２は矩形をなしていてもよい。第１のインターポーザ１２は、ポリイミド樹脂などの樹脂で形成されていてもよいし、樹脂などの有機材料及び無機材料の混合材料で形成されてもよいし、金属基板やセラミック基板であってもよい。第１のインターポーザ１２には、第１の配線パターン１４が形成されている。第１の配線パターン１４は、複数点を電気的に接続する配線と、他の部品との電気的な接続部となるランドを有していてもよい。第１の配線パターン１４は、第１のインターポーザ１２の少なくとも一方の面に形成されている。第１の配線パターン１４は、図示しないスルーホールを通して電気的に接続されるように、第１のインターポーザ１２の両面に形成してもよい。

第１のパッケージ１０は、第１の半導体チップ１６を有する。第１の半導体チップ１６には、集積回路１８が形成されている。第１の半導体チップ１６は、第１のインターポーザ１２に搭載されている。第１の半導体チップ１６は、接着剤２０を介して、第１のインターポーザ１２に接着されている。接着剤２０は、樹脂であってもよい。接着剤２０は、エネルギー硬化性（熱硬化性又は紫外線硬化性など）であってもよい。接着剤２０は、電気的に絶縁性であってもよい。

第１の半導体チップ１６は、第１の配線パターン１４に電気的に接続されている。図２に示すように、第１の半導体チップ１６は、第１のインターポーザ１２にフェースダウンボンディングされていてもよい。その場合、第１の半導体チップ１６の電極となるバンプ２２と第１の配線パターン１４とを対向させて、両者を電気的に接続してもよい。接着剤２０が異方性導電材料（異方性導電膜又は異方性導電ペースト等）であれば、導電粒子によって電気的な接続を図ることができる。接着剤２０が絶縁性接着剤であれば、その収縮力を利用してバンプ２２と第１の配線パターン１４とを圧接させてもよい。あるいは、バンプ２２と第１の配線パターン１４とは金属接合されていてもよい。変形例として、第１の半導体チップ１６を第１のインターポーザ１２にフェースアップボンディングして、電気的接続にワイヤを使用してもよい。

半導体装置は、複数の第２のパッケージ３０を有する。それぞれの第２のパッケージ３０は、第２のインターポーザ３２を有する。第２のインターポーザ３２には、第１のインターポーザ１２についての説明が該当する。さらに、第２のインターポーザ３２は、第１のインターポーザ１２と同じ材料で形成してもよいし、同じ厚みで形成してもよいし、同じ熱膨張率を有していてもよい。あるいは、第２のインターポーザ３２は、第１のインターポーザ１２と異なる材料で形成してもよいし、異なる厚みで形成してもよい。また、第１及び第２のインターポーザ１２，３２は、いずれか一方が他方よりも熱膨張率が大きくてもよい。なお、熱膨張率は、加熱時の膨張率であるとともに、冷却時の収縮率でもある。第２のインターポーザ３２には、第２の配線パターン３４が形成されている。第２の配線パターン３４には、第１の配線パターン１４についての説明が該当する。

第２のパッケージ３０は、第２の半導体チップ３６を有する。第２の半導体チップ３６には、集積回路３８が形成されている。第２の半導体チップ３６は、第２のインターポーザ３２に搭載され、第２の配線パターン３４に電気的に接続されている。第２の半導体チップ３６は、図示しない接着剤によって第２のインターポーザ３２に接着されていてもよい。図２に示すように、第２の半導体チップ３６を第２のインターポーザ３２にフェースアップボンディングしてもよい。その場合、第２の半導体チップ３６のパッド４０及び第２の配線パターン３４にワイヤ４２をボンディングしてもよい。変形例として、第２の半導体チップ３６を、第２のインターポーザ３２にフェースダウンボンディングしてもよい。その電気的接続には、第１の半導体チップ１６についての内容を適用することができる。

第２のパッケージ３０は、封止部４４を有してもよい。封止部４４は、第２の半導体チップ３６を封止しており、電気的接続部（例えばワイヤ４２）を封止していてもよい。封止部４４は、第２のインターポーザ３２に設けられている。封止部４４は、後述する複数のコンタクト部とオーバーラップするように形成されてもよい。封止部４４は、樹脂（例えばモールド樹脂）で形成してもよい。封止部４４は、第１のインターポーザ１２よりも熱膨張率が小さくてもよいし、第２のインターポーザ３２よりも熱膨張率が小さくてもよい。熱膨張率を小さくするために、封止部４４はシリカを含有していてもよい。第１及び第２のインターポーザ１２，３２の熱膨張率が、それぞれ単体としては同じであっても、封止部４４が設けられることで、第２のインターポーザ３２の熱膨張率が、第１のインターポーザ１２よりも小さくなってもよい。

複数の第２のパッケージ３０は、隣同士に隙間４６をあけて相互にオーバーラップしないように配置されている。１つの第２のパッケージ３０（例えば第２のインターポーザ３２及び封止部４４）の一端面と、他の第２のパッケージ３０（例えば第２のインターポーザ３２及び封止部４４）の一端面が、対向するように配置されている。対向する端面は、平面であっても曲面であってもよい。なお、図１には、２つの第２のパッケージ３０が並べられているが、２つを超える数の第２のパッケージ３０を並べてもよい。

第１のパッケージ１０とそれぞれの第２のパッケージ３０は積み重ねられている。それぞれの第２のインターポーザ３２と第１のインターポーザ１２は積み重ねられ、それぞれの第２のインターポーザ３２と第１の半導体チップ１６は積み重ねられている。詳しくは、第２のインターポーザ３２の一部（図１に示す例では第１の半導体チップ１６を２つの角部を含むように３方向から囲む端部であるが、変形例としては１方向又は２方向から囲む端部）が、第１のインターポーザ１２の一部（第１の半導体チップ１６が搭載された領域を除く部分）の上方にオーバーラップするように配置されている。第２のインターポーザ３２の一部（図１に示す例では角部を除く端部であるが、変形例としては角部）が、第１の半導体チップ１６の一部（図１に示す例では２つの角部を一体化した部分であるが、変形例としては３つの角部を一体化した部分又は１つの角部）の上方にオーバーラップするように配置されている。第２のインターポーザ３２の全体が、第１のインターポーザ１２の一部及び第１の半導体チップ１６の一部の上方にオーバーラップするように配置されている。

第１のパッケージ１０（第１のインターポーザ１２）の、第１の半導体チップ１６が搭載された側に、第２のパッケージ３０（第２のインターポーザ３２）が積み重ねられている。第２のパッケージ３０（第２のインターポーザ３２）の第２の半導体チップ３６が搭載された側を、第１のパッケージ１０（第１のインターポーザ１２）の第１の半導体チップ１６とは反対側に配置してもよい。

第１及び第２のパッケージ１０，３０（第１及び第２のインターポーザ１２，３２）の間には、複数のコンタクト部４８が設けられている。コンタクト部４８は、第１及び第２の配線パターン１４，３４を電気的に接続する。例えば、第１の配線パターン１４の一部（例えばランド）と、第２の配線パターン３４の一部（例えばランド）が相互に対向しており、この対向する部分間にコンタクト部４８を設けてもよい。コンタクト部４８は、軟ろう（soft solder）又は硬ろう（hard solder）のいずれで形成してもよい。軟ろうとして、鉛を含まないハンダ（以下、鉛フリーハンダという。）を使用してもよい。鉛フリーハンダとして、スズー銀（Ｓｎ−Ａｇ）系、スズ−ビスマス（Ｓｎ−Ｂｉ）系、スズ−亜鉛（Ｓｎ−Ｚｎ）系、あるいはスズ−銅（Ｓｎ−Ｃｕ）系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも１つを添加してもよい。

第１及び第２のインターポーザ１２，３２の間（詳しくは、それぞれの第２のインターポーザ３２と第１のインターポーザ１２の間と、それぞれの第２のインターポーザ３２と第１の半導体チップ１６との間）には、樹脂（例えばエポキシ樹脂）５０が設けられている。樹脂５０は、第１及び第２のインターポーザ１２，３２の対向面と、第２のインターポーザ３２と第１の半導体チップ１６との対向面と、に接着している。樹脂５０は、複数の第２のパッケージ３０の間の隙間４６に入り込んでいてもよい。その場合、樹脂５０は、第２のインターポーザ３２の端面のみに接触（又は接着）していてもよいし、第２のインターポーザ３２及び封止部４４の端面に接触（又は接着）していてもよい。

樹脂５０によって、第１及び第２のインターポーザ１２，３２（第１及び第２のパッケージ１０，３０）が接合される。したがって、コンタクト部４８の補強することができる。樹脂５０は、コンタクト部４８を囲むように設けられていてもよい。これによれば、樹脂５０によって囲まれたコンタクト部４８は、熱で溶融されても流出しないようになる。

半導体装置は、複数の外部端子（例えばハンダボール）５２を有していてもよい。外部端子５２は、第１のインターポーザ１２の、第１の半導体チップ１６が搭載された面とは反対側に設けられる。外部端子５２は、第１の配線パターン１４の一部となるランド上に設けてもよい。外部端子５２は、軟ろう（soft solder）又は硬ろう（hard solder）のいずれで形成してもよい。軟ろうとして、上述した鉛フリーハンダを使用してもよい。

図３は、本発明に係る半導体装置の製造方法の一部を説明する図であり、詳しくは第１のパッケージの組み立てを説明する図である。図４は、図３のIV−IV線断面の一部拡大図である。本実施の形態では、第１のインターポーザ６０を使用する。第１のインターポーザ６０は、後の工程で切断されて、複数の第１のインターポーザ１２（図１参照）を提供するものである。すなわち、第１のインターポーザ６０は、複数の第１のインターポーザ１２となる領域を含む。第１のインターポーザ６０には、複数の第１の配線パターン１４が形成されている。変形例として、個々の第１のパッケージの一部となる第１のインターポーザ１２を組み立て工程で使用してもよい。

第１のインターポーザ１２には、第１の半導体チップ１６を搭載する。本実施の形態では、第１のインターポーザ６０の、複数の第１のインターポーザ１２となる領域のそれぞれに第１の半導体チップ１６を搭載する。第１の半導体チップ１６は、接着剤２０によって第１のインターポーザ１２に接着する。また、第１の配線パターン１４と第１の半導体チップ１６を電気的に接続する。本実施の形態では、第１のインターポーザ６０の、複数の第１の配線パターン１４のそれぞれと、第１の半導体チップ１６を電気的に接続する。第１のパッケージ１０の組み立ては、上述した第１のパッケージ１０の説明から導き出すことができるプロセスを含む。さらに、第１のパッケージ１０について、第１の半導体チップ１６の特性検査を行って、良品・不良品の判断をする。不良品と判断された第１のパッケージ１０には、後の工程で、第２のパッケージ３０を積み重ねない。

図５及び図６は、本発明に係る半導体装置の製造方法の一部を説明する図であり、詳しくは第２のパッケージの組み立てを説明する図である。本実施の形態では、図５に示すように、第２の配線パターン３４が形成された第２のインターポーザ３２に第２の半導体チップ３６を搭載する。第２の半導体チップ３６は、図示しない接着剤によって第２のインターポーザ３２に接着してもよい。また、第２の配線パターン３４と第２の半導体チップ３６を電気的に接続する。これらのプロセスの詳細は、上述した第２のパッケージ３０の説明から導き出すことができる。変形例として、複数の第２のインターポーザ３２となる領域を含む第２のインターポーザを使用してもよい。その詳細は、第１のインターポーザ６０についての内容が該当する。

そして、図６に示すように、第２の半導体チップ３６を封止するように第２のインターポーザ３２に封止部４４を設ける。封止部４４は、トランスファーモールドによって形成してもよい。このプロセスの詳細は、上述した第２のパッケージ３０の説明から導き出すことができる。さらに、第２のパッケージ３０について、第２の半導体チップ３６の特性検査を行って、良品・不良品の判断をする。特性検査は、封止部４４の形成後に行ってもよいが、その形成前に行って、不良品と判断された第２の半導体チップ３６には封止部４４を設けないことにしてもよい。

図７〜図１２は、本発明に係る半導体装置の製造方法を説明する図である。本実施の形態では、第１のパッケージ１０の上方に、複数の第２のパッケージ３０を隣同士に隙間４６をあけて相互にオーバーラップしないように配置する。なお、第２のインターポーザ３２を、第１のインターポーザ１２の第１の半導体チップ１６が搭載された側に積み重ねる。それぞれの第２のパッケージ３０を、第２のインターポーザ３２が第１のインターポーザ１２の一部及び第１の半導体チップ１６の一部の上方にオーバーラップするように配置する。詳しくは、上述した第１及び第２のパッケージ１０，３０の配置に関する説明から導き出すことができる。

第１及び第２のパッケージ１０，３０（第１及び第２のインターポーザ１２，３２）を積み重ねる前に、コンタクト部４８の少なくとも一部を形成するための材料６２を、第１及び第２のパッケージ１０，３０の少なくとも一方に設ける。材料６２は、固形であってもよい。材料６２は、軟ろう（soft solder）又は硬ろう（hard solder）であってもよい。軟ろうとして、上述した鉛フリーハンダを使用してもよい。材料６２に対向する位置に、コンタクト部４８の他の一部を形成するための材料６４を設けてもよい。材料６４は、材料６２と一体化して、コンタクト部４８となる。材料６４は、ハンダペースト等のペーストであってもよい。ハンダペーストにも鉛フリーハンダを使用することができる。

複数の第１のインターポーザ１２となる領域を有する第１のインターポーザ６０を使用し、それぞれの第１のインターポーザ１２となる領域に、第２のパッケージ３０を積み重ねてもよい。なお、不良品と判断された第１のパッケージ１０には、第２のパッケージ３０を積み重ねない。こうすることで、第２のパッケージ３０（第２の半導体チップ３６）が無駄になるのを避けることができる。

図８に示すように、例えば、リフロー工程を経て、材料６２，６４（図７参照）を溶融して、コンタクト部４８を形成する。これにより、第１のパッケージ１０とそれぞれの第２のパッケージ３０をコンタクト部４８によって電気的に接続することができる。詳しくは、コンタクト部４８によって、第１及び第２のインターポーザ１２，３２の間で、第１及び第２の配線パターン１４，３４を電気的に接続する。

本実施の形態では、図９に示すように、第１のインターポーザ６０を使用して複数の第１のパッケージ１０を構成し、それぞれの第１のパッケージ１０の上方に、複数の第２のパッケージ３０を配置する。

図１０に示すように、第１のパッケージ１０とそれぞれの第２のパッケージ３０との間に樹脂５０を注入する。樹脂５０は、複数の第２のパッケージ３０の隣同士の隙間（第１の半導体チップ１６上の隙間）４６から注入する。こうすることで、樹脂５０は、隙間４６から複数の第２のパッケージ３０の方向に進行する。すなわち、樹脂５０が複数の方向に進行するので、注入作業を短時間で完了させることができる。

本実施の形態では、図９に示すように、第１のインターポーザ６０が使用され、複数の第１のパッケージ１０が並んでいる。そして、１つの第１のパッケージ１０の上方に位置する１つの第２のパッケージ３０と、その隣の第１のパッケージ１０の上方に位置する１つの第２のパッケージ３０が、隣同士に配置される。この場合、隣同士の２つの第１のパッケージ１０の上方に位置する、隣同士の２つの第２のパッケージ３０の隙間は、樹脂５０の注入に使用しないので、接近していてもよい。

図１１に示すように、第２のインターポーザ３２と第１の半導体チップ１６との間に樹脂５０を設け、第２のインターポーザ３２と第１のインターポーザ１２との間にも樹脂５０を設ける。詳しくは、上述した樹脂５０の配置に関する説明から導き出すことができる。樹脂５０によって第１及び第２のインターポーザ１２，３２の接合強度を向上させることができ、コンタクト部４８の補強も図ることができる。

図１２に示すように、上述した第１のインターポーザ６０を使用した場合、これを複数の第１のインターポーザ１２に切断する。また、外部端子５２を設ける。

本実施の形態では、以上の工程を経て、半導体装置を製造することができる。このプロセスは、半導体装置の構造についての説明から導き出すことができる内容を含む。

図１３には、上述した実施の形態で説明した半導体装置１が実装された回路基板１０００が示されている。この半導体装置を有する電子機器として、図１４にはノート型パーソナルコンピュータ３０００が示され、図１５には携帯電話３０００が示されている。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。

図１は、本発明の実施の形態に係る半導体装置を説明する平面図である。図２は、図１に示す半導体装置のII−II線断面図である。図３は、本発明に係る半導体装置の製造方法を説明する図である。図４は、図３のIV−IV線断面の一部拡大図である。図５は、本発明に係る半導体装置の製造方法を説明する図である。図６は、本発明に係る半導体装置の製造方法を説明する図である。図７は、本発明に係る半導体装置の製造方法を説明する図である。図８は、本発明に係る半導体装置の製造方法を説明する図である。図９は、本発明に係る半導体装置の製造方法を説明する図である。図１０は、本発明に係る半導体装置の製造方法を説明する図である。図１１は、本発明に係る半導体装置の製造方法を説明する図である。図１２は、本発明に係る半導体装置の製造方法を説明する図である。図１３は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。図１４は、本実施の形態に係る半導体装置を有する電子機器を示す図である。図１５は、本実施の形態に係る半導体装置を有する電子機器を示す図である。

符号の説明

１０…第１のパッケージ１２…第１のインターポーザ１４…第１の配線パターン１６…第１の半導体チップ１８…集積回路２０…接着剤２２…バンプ３０…第２のパッケージ３０…第２のインターポーザ３２…第２のインターポーザ３４…第２の配線パターン３６…第２の半導体チップ３８…集積回路４２…ワイヤ４４…封止部４６…隙間４８…コンタクト部５０…樹脂５２…外部端子６０…第１のインターポーザ６２…材料６４…材料

Claims

（ａ）第１のパッケージの上方に、複数の第２のパッケージを隣同士に隙間をあけて相互にオーバーラップしないように配置すること、
（ｂ）前記第１のパッケージとそれぞれの前記第２のパッケージをコンタクト部によって電気的に接続すること、及び、
（ｃ）前記第１のパッケージとそれぞれの前記第２のパッケージと、の間に、樹脂を注入すること、
を含み、
前記第１のパッケージは、第１の配線パターンが形成された第１のインターポーザと、前記第１のインターポーザに搭載されるとともに前記第１の配線パターンと電気的に接続された第１の半導体チップと、を含み、
それぞれの前記第２のパッケージは、第２の配線パターンが形成された第２のインターポーザと、前記第２のインターポーザに搭載されるとともに前記第２の配線パターンと電気的に接続された第２の半導体チップと、を含み、
前記（ａ）工程で、それぞれの前記第２のパッケージを、前記第２のインターポーザが前記第１のインターポーザの一部及び前記第１の半導体チップの一部の上方にオーバーラップするように配置し、
前記（ｂ）工程で、前記コンタクト部によって、前記第１及び第２のインターポーザの間で、前記第１及び第２の配線パターンを電気的に接続し、
前記（ｃ）工程で、前記樹脂を、前記複数の第２のパッケージの隣同士の前記隙間から注入して前記第１のインターポーザ及び前記第１の半導体チップと、前記第２のインターポーザと、の間に設ける半導体装置の製造方法。