JPH08236694A - 半導体パッケージとその製造方法 - Google Patents

半導体パッケージとその製造方法

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JPH08236694A
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直治 仙波
Yuzo Shimada
勇三 嶋田
Kazuaki Uchiumi
和明 内海
Kenichi Tokuno
健市 得能
Ikuyuki Morizaki
郁志 森▲崎▼
Akihiro Dotani
明裕 銅谷
Manabu Bonshihara
學 盆子原
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Abstract

(57)【要約】 （修正有） 【目的】 ワイヤボンディング方式、ＴＡＢ方式を採用
しないで、配線長の極めて短い電気特性の良好な小型、
薄型で高密度で、しかも低コスト、高信頼性のスタック
モジュール半導体パッケージの構造および製造方法を提
供する。 【構成】 配線導体３が形成されたセラミックキャリア
基板もしくはフレキシブルキャリアフィルム２に微小バ
ンプ４を介してＬＳＩチップ１が実装されている。封止
樹脂７を注入して、チップを研磨により薄くし、配線導
体３から電気的に接続されたスルーホール５を介してバ
ンプ４で各キャリアフィルムを接続し、三次元スタック
モジュールを構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩチップを実装す
るパッケージ構造および製造方法に関するものであり、
特に三次元的にＬＳＩチップを重ね合わせた高密度なス
タックモジュール構造に最適な素子構造と製造方法に関
するものである。
【０００２】
【従来の技術】従来のスタックモジュールの半導体パッ
ケージは、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔ
ｌｉｎｅ Ｐａｃｋａｇｅ）などのモールドパッケージ
を積み重ねて、周辺のリードを用いて上下を接続させた
構造となっている。
【０００３】また、ＬＳＩチップを直接重ね合わせたス
タックモジュールがあるが、この場合接続をワイヤボン
ディングしており、そのためチップの端面を加工してボ
ンディング出来るような構造になっている。積層された
チップは、キャリア基板の上に実装されており各チップ
からワイヤでキャリア基板に接続されている。
【０００４】ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）接続されたチップを重ねてスタックモ
ジュール化したものもある。この場合、ＴＡＢリードを
曲げて多段に積み重ね、各リードをキャリア基板に接続
している。また、リードフレームのアイランド部にＴＡ
Ｂ接続された半導体素子を多段に接続し、全体を樹脂封
止してＱＦＰパッケージとする方法もある。
【０００５】さらに、スタックモジュールの半導体パッ
ケージの一例が特開昭６１−１０１０６７号公報に開示
されている。これを図１２に示す。これによれば、ＩＣ
搭載用電極３２、チップキャリア接続用電極３３等が形
成されたキャビティ付きセラミックパッケージに、メモ
リーＩＣ３４をマウントして金属細線を用いてメモリー
ＩＣ３４とＩＣ電極３２に電気的に接続し、その後樹脂
封止し、キャリア基板外壁にチップの電極を外部に導出
するための電極パターンを有する複数のキャリアを重ね
合わせ、電極パターン相互間を電気的に接続したメモリ
モジュール構造をとっている。この場合、チップ接続は
ワイヤボンディングで行われておりキャリア間の接続は
キャリア容器の外壁面を利用して行われている。
【０００６】また、特開平２−３１０９５７号公報に開
示された例を図１３に示す。これは、通常のモールドパ
ッケージの両側面、上下面にリード３７を形成した構造
の半導体装置を製造し、次にリード３７によって半導体
装置を多段に接続した構造となっている。
【０００７】その他では、リソグラフィー、酸化、メタ
ル形成技術等を用いて半導体素子の端面に、多段接続用
のメタルを形成して多段接続する方法、メモリー半導体
素子をマルチチップで実装したＱＦＰパッケージを製造
し、このＱＦＰパッケージのリードを用いて多段接続す
る方法、通常のＩＣパッケージとサブおよびマザーボー
ドによって多段接続する方法等がある。
【０００８】
【発明が解決しようとする課題】このような従来技術の
スタックモジュールの半導体パッケージでは、次のよう
な欠点を有する。
【０００９】モールドパッケージの積み重ね構造では、
各パッケージの厚みが厚く全体のモジュールが極めて厚
くなってしまう。またチップの接続をワイヤボンディン
グで行っておりモールドされた形状が大きくなり、小型
化に対する大きな障壁になっている。
【００１０】チップを直接積み重ねた構造では、１チッ
プ毎にボンディング実装しなければならず作業時間が長
くなり、製造コストも高くなる。またベアチップをスタ
ックするためモジュールが出来上がるまで各チップの検
査選別が出来ないという欠点があった。さらに、ワイヤ
ボンディングのためにチップ端部を加工しなければなら
ず、この点においても不利であった。
【００１１】また、ＴＡＢチップを重ねた構造では検査
選別がＴＡＢチップレベルで行える利点があるが、１チ
ップ毎の実装でありコスト的にも高くなってしまう。ま
た形状も大きくなる欠点があった。また、多段接続した
ときの高さが通常のＱＦＰパッケージよりも大きくな
る。従って実装密度を高くすることはできない。また、
ＴＡＢであるため、実装、その他のハンドリングが難し
い。
【００１２】リードフレームのアイランド部にＴＡＢ接
続した半導体素子を多段に接続し、全体を樹脂封止して
ＱＦＰパッケージとする方法は高価であるとともにＴＡ
Ｂ接続するために、半導体素子の強度が必要である。そ
のためある厚さを確保することになる。薄くしても約
０．３mm程度であり、全体のＱＦＰパッケージの厚さを
薄くすることは不可能である。
【００１３】さらに、図１２に示したキャリア容器に入
れた構造のモジュールでは、同様にワイヤボンディング
で接続されており、また外壁面を利用して各キャリア容
器が接続されているため形状が大きくなるとともに配線
長も長くなってしまうという欠点があった。加えて、多
段接続する前の個々の半導体装置に用いているチップキ
ャリアの高さが、半導体素子厚さの数倍以上になってお
り非常に厚いため、高密度実装に適さず、かつ個々の半
導体装置を多段に接続するため、更に実装密度が下がる
ことになってしまう。
【００１４】図１３に示した例でも、モールド樹脂の中
に半導体素子を傾斜させて内蔵させているため、半導体
素子厚とリードフレームの厚さを合わせた厚さの数倍の
モールド厚さとなっているため、前述と同様に高密度実
装ができない。更に、これを多段に接続するため、更に
実装密度が下がることになる。
【００１５】リソグラフィー、酸化、メタル形成技術等
を用いて半導体素子の端面に多段接続用のメタルを形成
する方法は、技術的な難易度が高く、また、莫大な設備
投資が必要となる。
【００１６】メモリーの半導体素子をマルチチップで実
装したＱＦＰパッケージを製造し、リードを用いて多段
接続する方法は個々のＱＦＰパッケージの厚さが半導体
素子の厚さの数倍と厚くなってしまうため高密度実装に
は適さない。更に多段接続するために実装密度が下がる
ことになる。
【００１７】通常のＩＣパッケージとサブおよびマザー
ボードによって、多段接続する方法ではＩＣパッケージ
の厚さは従来のものとかわらず、これを多段接続するの
みであるため実装密度の向上は得られない。更に、サブ
およびマザーボードが入ってくるため実装密度は低下さ
れてしまう。
【００１８】以上述べたように従来技術では実装密度を
向上させることができない。また、莫大な設備投資が必
要、技術的な難易度が高い、高コストである等の色々な
問題点を有している。
【００１９】本発明の目的は、上記問題点を除去せしめ
てワイヤボンディング方式、ＴＡＢ方式を採用しない
で、配線長の極めて短い電気特性の良好な小型、薄型で
高密度で、しかも低コスト、高信頼性のスタックモジュ
ール半導体パッケージの構造および製造方法を提供する
ことにある。
【００２０】
【課題を解決するための手段】本発明はキャリアが単数
もしくは複数個積層された構造よりなる半導体パッケー
ジであって、前記キャリアは、内部もしくは端面スルー
ホールと、少なくともキャリアの表面に形成された導体
パターンと、キャリアの裏面に形成され該スルーホール
と電気的に接続されたインナーボンディング用のパッド
と、該インナーボンディング用のパッドによって接続固
定されたＬＳＩチップとを有し、かつキャリアを複数個
積層する場合には前記スルーホール部により三次元的に
接続されていることを特徴としている。
【００２１】ここでスルーホールはキャリア内部でも、
端面にあっても良い。インナーボンディング用のパッド
としてはバンプを用いることが好適であるが、導電性の
樹脂、異方性導電樹脂等を用いることも可能である。バ
ンプを用いる場合には原則としてＬＳＩチップはフェー
スダウンでマウントされる。また、放熱効果を向上させ
るために、個々のキャリアとＬＳＩチップとの間に放熱
板、もしくは導電パターンを有した構造でもよい。又、
キャリアにコンデンサが内蔵されていると、電気的な設
計の自由度を増加させることができるため、高機能の半
導体装置を得ることができる。
【００２２】キャリアとしては、プリント基板やセラミ
ック焼結体からなるキャリア基板の表裏面および内部に
Ａｇ、Ａｕ、Ｃｕ、Ａｇ−Ｐｄ、Ｍｏ、Ｗ等を主成分と
した導体パターンが形成された多層基板や、フレキシブ
ルキャリアフィルムの表裏面および内部に導体パターン
が形成された配線フィルム等が好適に用いられる。すな
わち、セラミックキャリアを用いることで、チップとの
バンプ接続においてバンプの材質として高融点ろう材を
利用できること、キャリア基板の平坦性、耐湿性が極め
て高い半導体パッケージが得られる。なお、キャリアを
広げることにより、高熱伝導材料であれば放熱フィンと
しての役割を兼ねることが可能となるためキャリアフィ
ルムを用いることによって、チップから発生する熱を効
率的に放散でき、電気的にも特性インピーダンス整合が
可能でノイズを抑えた高性能な半導体パッケージが得ら
れる。またプリント基板を用いれば低コスト化が図れ
る。これらキャリアは小型化を図る面からキャビティを
有しているものがさらに好ましい。
【００２３】ろう材としては、Ｐｂ−Ｓｎ系、Ｓｎ−Ａ
ｇ系、Ｓｎ−Ｚｎ系、Ａｕ−Ｓｎ系、Ａｕ、Ｉｎ等を主
成分としたろう材が用いられる。
【００２４】またその製造方法としては、キャリアとＬ
ＳＩチップをバンプを介してろう付けする工程と、バン
プの形成された基板とチップとの間に封止用樹脂を注入
する工程と、封止された基板上に取り付けられたチップ
を所望の薄さにするために研磨、研削、サーフェースグ
ラインダー、エッチングのいずれかを行う工程と、実装
されたキャリア基板の複数個を重ね合わせてバンプを介
してろう付けする工程から成ることを特徴としている。
ここで、研磨の前に封止用樹脂を注入することによって
ＬＳＩチップの研磨による歪みを防止することができ、
全体の小型化が図れる。
【００２５】
【実施例】
（実施例１）以下本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明のスタックモジュール
の半導体パッケージの構造を示す実施例の説明図であ
る。図２にその製造工程を示す。１はＬＳＩチップであ
り形状は４．５mm×１２．０mm、Ｉ／Ｏ端子は２６端子
の４Ｍ−ＤＲＡＭチップを用いた。２はセラミックキャ
リア基板であり本実施例では厚さ１５０μm のガラスセ
ラミックス基板を用いた。この基板は外形５．０mm×１
３．４mmで、ＬＳＩチップの実装される面と内部にＡｇ
−Ｐｄ系の導体ペーストで配線導体３が形成されてい
る。またキャリア基板をスタックして電気的に接続する
部分にスルーホール５が設けられており、キャリア基板
の表裏面を導体により接続している。４はＬＳＩチップ
とキャリア基板を接続するためのバンプでありＰｂ−Ｓ
ｎ系のはんだにより形成されている。本接続において
は、まずチップにバンプを形成して、次にセラミックキ
ャリア基板２上のパッドにはんだペーストを印刷し、チ
ップをセットして２３０℃の温度ではんだリフロして接
続した（図２（ａ））。また、キャリアにはコンデンサ
１０が内蔵されている。
【００２６】次に接続部とＬＳＩチップ１の信頼性を高
めるため液状の封止樹脂６としてエポキシ樹脂を注入し
硬化させて封止した（図２（ｂ））。ここで用いたチッ
プ１は、０．６mm厚のシリコンウェハから得たものであ
り研磨工程で０．１mmにまで薄くした（図２（ｃ））。
ここで研磨工程としては研削、研磨、サーフェースグラ
インダー、エッチング法等、いずれの方法でも良い。
【００２７】次に薄く研磨したチップ１が実装されたキ
ャリア基板２を４枚重ね合わせてバンプ７を介して電気
的に接続した。バンプ７は１５０μm 径のＣｕボールに
Ｐｂ−Ｓｎ系のはんだをコーティングしたものである。
接続は次のような方法で行った。キャリア基板上のパッ
ドにはんだペーストを印刷形成後、はんだコーティング
したＣｕボールを配列し熱処理してはんだ溶融しバンプ
を形成する（図２（ｄ））。バンプ形成された各キャリ
ア基板のバンプ部と反対側の面に形成されているパッド
へ同様にはんだペーストを印刷し、各キャリア基板を積
み重ね、熱処理することにより４個の基板を接続し、モ
ジュール化した（図２（ｅ））。本実施例では、４個の
４Ｍ−ＤＲＡＭを重ねてモジュール化しているので１６
Ｍ−ＤＲＡＭが得られることになる。モジュール化は所
望の厚さにできるので個々の半導体装置の厚さは例えば
０．１〜０．３mmと非常に薄くできる。
【００２８】この実施例によって得られたパッケージに
おいては、キャリア基板２の反りは２０μm 以下に抑え
られており平面性は良好である。基板２上の接続部は、
はんだぬれ性を十分に行うためＡｇ−Ｐｄ系導体の上に
ＮｉおよびＡｕのメッキが施されている。
【００２９】ここで用いたセラミックキャリア基板２の
材質は、ホウケイ酸鉛系のガラスセラミックスである
が、ホウケイ酸系、ステアタイト、フォルステライト、
コーディエライト、ムライト等の絶縁性を有するガラス
セラミックスやアルミナ、ムライト、窒化アルミ、窒化
シリコン等のセラミックスであっても可能である。キャ
リア基板２に高強度の性質を持ったセラミック材料を用
いることにより、一連の組立プロセスにおいてキャリア
の変形はほとんど発生せず作業性、信頼性の高い半導体
パッケージを実現することが出来る。
【００３０】ろう材としてはＰｂ−Ｓｎ系以外に、Ｓｎ
−Ａｇ系、Ｓｎ−Ｚｎ系、Ａｕ−Ｓｎ系、Ａｕ、Ｉｎ等
を主成分にしたろう材も使用することが出来た。これら
の場合、各材料の溶融温度が異なっているため、ろう材
の組み合わせや処理温度等の条件をそれぞれ設定しなけ
ればならない。
【００３１】またバンプについてはろう材に用いた材料
を利用することも可能であるが、Ｃｕ核のボールやＡ
ｇ、Ｎｉ、Ｆｅ等の金属核ボールを用いても形成でき
る。またバンプの代わりに図１（ｂ）、（ｃ）に示した
ような導体ピンを用いてもよい。
【００３２】さらに、導電性接着剤を用いてチップとキ
ャリアとの接続およびキャリアとキャリアとの接続を行
うことも可能であり、その場合Ａｇ、Ｃｕ、Ａｕ等の導
電性金属粒子を含んだエポキシ系樹脂などを用いること
が出来る。
【００３３】なお、図１（ａ）において高熱伝導性を有
するアルミナ、ガラスセラミック、窒化アルミ等を用い
る場合にキャリアを図で横方向に長く設計することで、
冷却用のフィンとして使用することも可能となる。
【００３４】（実施例２）実施例１と同様にして、但し
セラミックキャリア基板２のかわりにキャリアフィルム
法を用いた例を示す。ここで、キャリアフィルムは厚さ
１００μm 、外形５．０mm×１３．４mmのポリイミドフ
ィルムを用い、ＬＳＩチップの実装される面にはＣｕの
配線導体３を形成した。
【００３５】薄く研磨したチップが実装されたキャリア
フィルムを４枚重ね合わせてバンプ７を介して電気的に
接続する際には、バンプ７としては１５０μm 径のＣｕ
ボールにＰｂ−Ｓｎ系のはんだをコーティングしたもの
を用い、キャリアフィルムの表裏面のパッドにはんだペ
ーストを印刷形成後、はんだコーティングしたＣｕボー
ルを配列し、次に各キャリアフィルムを積み重ね、熱処
理することによりはんだ溶融して４個のフィルムを接続
し、モジュール化した。キャリアフィルム上の接続部
は、はんだぬれ性を十分に行うためＣｕ導体の上にＮｉ
およびＡｕのメッキを施した。
【００３６】（実施例３）図３（ａ）は、本発明の他の
構造を示す実施例の説明図であり、１個のキャリアを示
したものである。ここでは、キャリア基板１個について
示したが、半導体パッケージとして複数個重ね合わせた
ものとしても良いことは言うまでもない。キャリアの材
質はアルミナを用い、厚みは１００μm で、配線導体に
はＭｏを用いた。本キャリアにはＬＳＩチップを収納す
るためのキャビティ２１が形成されている。チップを接
続するためのバンプとしてはＡｕ−Ｓｎ系ろう材を用
い、キャリア基板間の接続にはＳｎ−Ｚｎ系ろう材を用
いた。
【００３７】（実施例４）図３（ｂ）に、実施例３と同
様に、但しキャリアフィルムを用いた例を示す。ここで
配線導体にはＣｕを用い、キャビティ部のフィルム厚み
は１００μm 、周辺部のフィルム厚みは２５０μm とし
た。
【００３８】実施例３、４で示したキャビティを有する
構造にすることによりスタック時の取り扱いが容易にな
り、チップの保護の点からも効果があり信頼性の高い半
導体パッケージを提供できた。
【００３９】なお、図３（ｃ），（ｄ）のように非導電
性樹脂を用い、キャリアを一個ずつ、もしくは積層する
個数を一括で圧接接合させて半導体パッケージを製造す
ることもできる。このような非導電性樹脂を用い、マザ
ーボードに接続するためのキャリア接続用バンプ以外の
部分を樹脂封止することで、耐湿性の向上も図れる。な
おこのような非導電性樹脂は、本実施例のようにキャビ
ティ部が無いものにも適用することが可能であることは
言うまでもない。
【００４０】（実施例５）図４は本発明の実施例５を示
す断面図である。図５にその製造フローを示す。この実
施例の実施例１、２との相違点はキャリアにキャビティ
が設けられ、かつ端面スルーホール３を有している点で
ある。
【００４１】キャビティが形成されているキャリア２に
メタル或いはバンプ４が付いたＬＳＩチップ１をフェー
スダウン接続して、ＬＳＩチップ１の電極とキャリア２
の電極を電気的に接続する（図５（ａ））。次に樹脂６
で封止する（図５（ｂ））。更にＬＳＩチップ１裏面か
ら研削、研磨、サーフェースグラインダー、エッチング
法等によって約０．１〜０．３mmの厚さに形成する（図
５（ｃ））。端面スルーホール５′を用いてメタル、導
電性樹脂等によって多段接続する（図５（ｄ））。
【００４２】このような方法により、例えば４段接続し
た場合、全体の厚さは約０．４−１．２mmとなる。これ
は従来の一番薄いパッケージとして知られるＴＳＯＰの
１．０mmと同等の厚さであるが、実装密度を考慮した場
合には約４倍になり高密度実装に適した多段接続の半導
体装置となる。
【００４３】（実施例６）図６は、本発明の他の構造を
示す実施例の説明図である。ここでは、キャリア基板１
個について示したが、半導体パッケージとしては複数個
重ね合わせたものとなる。
【００４４】図６では、ＬＳＩチップ１はフェースダウ
ンでバンプ４を介してセラミックキャリア基板２の導体
パッドにボンディングされている。セラミック基板２の
厚みは、２００μm であった。高速化、高密度化に伴っ
てＬＳＩチップ１から発生する熱を逃さねばならないこ
とや特性インピーダンスを整合しなければならないとい
う要求に対して、キャリア基板２のチップ実装面と反対
側の面に導体１１を形成した構造となっている。導体層
は導電性の放熱板でもよく、この時導体層はＧＮＤに接
続されていてもよい。導体材料１１としてはＷを用いた
が、Ａｇ、Ａｕ、Ｃｕ、Ａｇ−Ｐｄ、Ｍｏ等を主成分と
した金属を用いても目的を満足することが出来る。
【００４５】本実施例においては、セラミックキャリア
の材質として窒化アルミを用いたが、実施例１で示した
ように他のガラスセラミックスやセラミックスを用いて
も可能である。なお３の配線導体にはＷ系導体を用い、
４のバンプにはＡｇ核にＳｎ−Ａｇ系ろう材をコーティ
ングしたもの、また６のバンプにはＡｕを用いた。
【００４６】（実施例７）実施例６と同様に、但しセラ
ミックキャリア基板のかわりにポリイミドからなる５０
μm 厚のキャリアフィルムを用いた例を図７に示す。
【００４７】発生する熱を逃がすために、本実施例では
キャリアフィルムのチップ実装面と反対側の面に放熱板
９を形成した構造をとっている。この放熱板９は熱の放
散以外に特性インピーダンスを整合させる目的にも利用
でき、電気的なノイズを低減する効果も期待できる。放
熱板として用いる導体層は、ベタあるいはメッシュ状等
のパターンを形成してもよい。放熱板９の材料としては
銅板を用いたが、ニッケル、ステンレス、タングステ
ン、アルミニウム、モリブデン等の金属板を用いても目
的を満足させることが出来る。また、図７（ｂ）、図７
（ｃ）に示したように、所望の厚さに形成した個々のＬ
ＳＩチップ１の裏面に放熱板９をメタル或いは高熱伝導
性樹脂で接着した構造でもよい。
【００４８】本実施例においても配線導体３にはＣｕ導
体を用いたが、バンプ７にはＡｇ核にＳｎ−Ａｇ系ろう
材をコーティングしたもの、またバンプ４にはＡｕを用
いた。なおバンプ７を取り付けるパッド部には、Ｃｕ導
体の上にＮｉおよびＡｕのメッキを形成した。
【００４９】（実施例８）実施例６、７で説明したよう
な放熱効果を有するキャリアをスタックした例を図８に
示す。図８（ｂ）で示したように、放熱板９を長くする
ことで放熱効果の向上が期待できる。また、放熱板９は
厚いほど放熱効果が向上するため、ＬＳＩチップ１と隣
接するキャリア２との間隔が０となることが好ましい。
また、この間隔が０でなくても熱伝導性の良いコンパウ
ンドやシリコンラバーもしくはオイル等を入れても良
い。
【００５０】なお、図８では放熱板をＬＳＩチップ裏側
に密着している図を示したが、キャリアの裏側に密着し
ていても良いことは言うまでもない。
【００５１】（実施例９）図９は本発明の実施例９を示
す断面図である。放熱板９が付いた個々のＬＳＩチップ
１を多段接続し、マザーボード１２に実装した例であ
る。このとき放熱板９の面と、キャリア２の裏面間は図
９（ａ）のようにメタル、高熱伝導性樹脂によって固着
されている構造となっていても、図９（ｂ）のようにバ
ンプで接続された構造でも良い。このような構造により
高密度で高放熱の半導体パッケージができる。
【００５２】（実施例１０）図１０は本発明の実施例１
０を示す断面図である。最上層のセラミック基板２上に
形成した電極２２の表面を片面に粘着層を有するポリイ
ミド型シート等の絶縁物１６を貼り付けてカバーする。
電極１５上が絶縁物でカバーされているため隣接する電
極１５上に導電性の異物が付着してもショート不良が発
生しない。またモジュールを基板上に実装後、必要に応
じて絶縁物１６を剥がすことにより、この電極２２はモ
ジュールのテストパッドとして使用することが可能であ
る。
【００５３】（実施例１１）図１１は本発明の実施例１
１を示す図である。図１１（ａ）ではキャリア接続用の
スルーホール５以外に微細ピッチスルーホール１７を有
する構造で、この微細スルーホール１７は各々がスルー
ホール接続用導体１８で接続されており、全てＧＮＤ端
子１９と接続されている。また、図１１（ｂ）ではキャ
リア２の周辺端面に導体層２０が形成され、これがＧＮ
Ｄ端子１９と接続されている。このような構造をとるこ
とにより導体でＬＳＩを囲むことが可能になり、ＬＳＩ
間の相互干渉を防止することが可能となる。
【００５４】（実施例１２）上記実施例以外の製造方法
について説明する。
【００５５】図２および図５に示す各キャリア２が、多
数個形成されている多数個取り基板に、ＬＳＩチップ１
を多数個バンプ接続し、次に、この多数個搭載されたＬ
ＳＩチップ１と多数個取り基板の個々の間に、封止樹脂
６を注入して封止する。その後、多数個取り基板の状態
でＬＳＩチップ１の裏面から、研磨、研削、サーフェー
スグラインダー、エッチング法等によって所望の厚さに
形成する。
【００５６】多数個取り基板の状態で接続用バンプ７を
半田ボール、半田ペースト印刷、ディスペンス法等によ
り所望の高さのバンプを形成する。
【００５７】次に、多数個取りの中にあって、個々のＬ
ＳＩチップ１からキャリアに引き出されている端子を用
いて、バーインテスト前、バーインテスト、バーインテ
スト後等の電気的特性検査を実施する。尚、本電気的特
性検査は、本工程のみならずＬＳＩチップ１が搭載され
た工程以降であれば、どの工程でも適用できる。その
後、電気的特性検査の完了した多数個取り基板を、所望
の段数位置決めし、重ね合わせる。メタル接続による多
段接続の場合は、リフロー、ウエルド法等で、導電性樹
脂接続による多段接続の場合は、熱硬化、紫外線硬化法
等によって接続する。
【００５８】次にダイシング、レーザー、スクライブ、
チョコブレーク法等によって、個々の多段接続された半
導体装置を得る。
【００５９】尚、チョコブレーク法の場合は、多数個取
り基板製造の段階でブレーク溝を予め基板に形成したも
のを、多数個取り基板として使用する。最後に必要に応
じて最終的な電気的特性検査を実施する。電気的特性検
査は、個々のキャリアの上、下両面に形成されている多
段接続用パッドに、探針、あるいは面接触によって電気
的なコンタクトをとって実施する。
【００６０】なお上記実施例１〜１２ではＬＳＩチップ
としてＤ−ＲＡＭのメモリーチップを用いたが、メモリ
ーチップに限定されるものではなく、マイコン、ゲート
アレイ等のあらゆるＬＳＩチップを用いても同様の半導
体パッケージを実現することが出来る。
【００６１】
【発明の効果】実施例からも明らかなように、本発明の
パッケージ構造および製造方法を採用することにより、
個々のキャリアはもちろん、複数重ね合わせても配線長
の極めて短い電気特性の良好な小型、薄型で高密度なス
タックモジュール半導体パッケージを提供することが出
来る。
【００６２】また、チップを搭載したキャリア基板もし
くはキャリアフィルムを所望の個数一括で同時に重ね合
わせ接続してモジュール化するため作業性に優れ、低コ
スト化が可能である。また、多段接続するそれぞれのキ
ャリアにおいて、回路パターンの一部を、接続、或いは
分離することによって各キャリアにそれぞれ異なった回
路機能を持たせ、それを示す記号、番号等を記載してお
けば、この記号、番号等によって電気回路の組み合わせ
をすることもできる。
【００６３】またＬＳＩチップをセラミック基板もしく
はキャリアフィルムからなるキャリア基板に搭載してい
るため、この単位でチップの検査選別を行うことが可能
であり、良品のみをスタック化出来る。またチップを搭
載したキャリア基板もしくはキャリアフィルムを所望の
個数一括で同時に重ね合わせ接続してモジュール化する
ため作業性に優れ、低コスト化が可能である。また、チ
ップとのバンプ接続においてバンプの材質として高融点
ろう材を利用できる。
【００６４】また熱の放熱性に優れ、特性インピーダン
スを整合したパッケージを提供することが可能である。
【００６５】なお、特にセラミックキャリアを用いるこ
とで、キャリア基板の平坦性、耐湿性が極めて良い等の
効果を有し、さらに組立プロセスにおいてもハンドリン
グ性が良好で、実装基板へのはんだリフローの際もキャ
リア基板の面がフラットに維持されるため、高信頼の接
続が可能である。
【図面の簡単な説明】
【図１】本発明の実施例１、２を説明するための図であ
る。
【図２】本発明の実施例１の製造フローを示す図であ
る。
【図３】本発明の実施例３、４を説明するための図であ
る。
【図４】本発明の実施例５を説明するための図である。
【図５】本発明の実施例５の製造フローを示す図であ
る。
【図６】本発明の実施例６を示す図である。
【図７】本発明の実施例７を示す図である。
【図８】本発明の実施例８を示す図である。
【図９】本発明の実施例９を示す図である。
【図１０】本発明の実施例１０を示す図である。
【図１１】本発明の実施例１１を示す図である。
【図１２】従来の技術を示す図である。
【図１３】従来の技術の第２例を示す図である。
【符号の説明】
１ ＬＳＩチップ ２ キャリア ３ 配線導体 ４ インナーボンディング用バンプ ５ スルーホール ５′ 端面スルーホール ６ 封止樹脂 ７ キャリア接続用バンプ ９ 放熱板 １０ コンデンサ １１ 導体 １２ マザーボード １３ 導体ピン １４ 非導電性樹脂 １５ 電極 １６ 絶縁物 １７ 微細ピッチスルーホール １８ スルーホール接続用導体 １９ ＧＮＤ端子 ２０ 導体層 ２１ キャビティ ３１ セラミック ３２ ＩＣ搭載用電極 ３３ チップキャリア接続用電極 ３４ メモリＩＣ ３５ 封止樹脂 ３６ 半田 ３７ リード ３８ モールド材 ４０ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 得能 健市 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 森▲崎▼ 郁志 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 銅谷 明裕 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 盆子原 學 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】キャリアの内部もしくは端面のスルーホー
    ルと、少なくともキャリアの表面に形成された導体パタ
    ーンと、キャリアの裏面に形成され該スルーホールと電
    気的に接続されたインナーボンディング用のパッドと、
    該インナーボンディング用のパッドによって接続固定さ
    れたＬＳＩチップとからなることを特徴とする半導体パ
    ッケージ。
  2. 【請求項２】キャリアが複数個積層された構造よりなる
    半導体パッケージであって、前記キャリアは、内部もし
    くは端面スルーホールと、少なくともキャリアの表面に
    形成された導体パターンと、キャリアの裏面に形成され
    該スルーホールと電気的に接続されたインナーボンディ
    ング用のパッドと、該インナーボンディング用のパッド
    によって接続固定されたＬＳＩチップとを有し、かつ前
    記スルーホール部により三次元的に接続されていること
    を特徴とする半導体パッケージ。
  3. 【請求項３】スルーホールがキャリア内部にあり、かつ
    電気的に接続されたキャリア接続用のバンプ状端子より
    三次元的に接続されていることを特徴とする請求項１な
    いし２記載の半導体パッケージ。
  4. 【請求項４】ＬＳＩチップがフェースダウンでマウント
    され、かつインナーボンディング用のパッドが、バンプ
    により形成されていることを特徴とする請求項１ないし
    ３記載の半導体パッケージ。
  5. 【請求項５】インナーボンディング用のパッドおよびキ
    ャリア接続用バンプの材質として、Ｐｂ−Ｓｎ系、Ｓｎ
    −Ａｇ系、Ｓｎ−Ｚｎ系、Ａｕ−Ｓｎ系、Ａｕ、Ｉｎを
    主成分としたろう材を用いることを特徴とした請求項３
    ないし４記載の半導体パッケージ。
  6. 【請求項６】キャリアもしくはＬＳＩチップと密着して
    いる放熱板、もしくはキャリアに密着した導体パターン
    を有していることを特徴とする請求項１記載の半導体パ
    ッケージ。
  7. 【請求項７】任意のキャリアに実装されているＬＳＩチ
    ップと、前記任意のキャリアに隣接するキャリアとの間
    に、キャリアもしくはＬＳＩチップと密着している放熱
    板、もしくはキャリアに密着した導体パターンを有して
    いることを特徴とする請求項２ないし５記載の半導体パ
    ッケージ。
  8. 【請求項８】ＬＳＩチップもしくはキャリアと放熱板と
    の間に、熱伝導性材料を有していることを特徴とする請
    求項７記載の半導体パッケージ。
  9. 【請求項９】導体パターンがＧＮＤと接続されているこ
    とを特徴とする請求項６ないし８記載の半導体パッケー
    ジ。
  10. 【請求項１０】キャリアが、ＬＳＩチップを収納するた
    めのキャビティを有していることを特徴とする請求項１
    ないし９記載の半導体パッケージ。
  11. 【請求項１１】キャビティの深さが半導体素子に形成さ
    れたバンプ高さよりも深いことを特徴とする請求項１０
    記載の半導体パッケージ。
  12. 【請求項１２】インナー接続された各ＬＳＩチップとキ
    ャリア基板間に樹脂が注入され封止された構造を有する
    ことを特徴とする請求項２ないし１１記載の半導体パッ
    ケージ。
  13. 【請求項１３】キャリアが、コンデンサを内蔵している
    ことを特徴とする請求項１ないし１２記載の半導体パッ
    ケージ。
  14. 【請求項１４】キャリアに内蔵されているコンデンサが
    電気的にＶＣＣ−ＧＮＤ間に接続されていることを特徴
    とする請求項１３記載の半導体パッケージ。
  15. 【請求項１５】キャリアがセラミック焼結体からなるフ
    ィルム状の基板、もしくはフレキシブルフィルム、もし
    くはプリント基板よりなることを特徴とする請求項１な
    いし１４記載の半導体パッケージ。
  16. 【請求項１６】最上層部表面に形成された端子電極を絶
    縁物で覆った構造を特徴とする請求項１ないし１５記載
    の半導体パッケージ。
  17. 【請求項１７】キャリアの周辺端面に導体層が形成さ
    れ、この層がＧＮＤと接続されていることを特徴とする
    請求項１ないし１６記載の半導体パッケージ。
  18. 【請求項１８】キャリアの周辺部に微細なピッチで整列
    したスルーホールが形成され、これらスルーホールが全
    てＧＮＤと接続されていることを特徴とする請求項１な
    いし１７記載の半導体パッケージ。
  19. 【請求項１９】セラミックキャリア基板とＬＳＩチップ
    を接続する工程と、バンプの形成された基板あるいはチ
    ップとの間に封止用樹脂を注入する工程と、封止された
    基板上に取り付けられたチップを所望の薄さにするため
    に研磨、研削、サーフェースグラインダー、エッチング
    のいずれかを行う工程と、実装されたキャリア基板の複
    数個を重ね合わせてバンプを介してろう付けする工程か
    ら成ることを特徴とした半導体パッケージの製造方法。
  20. 【請求項２０】多段接続された半導体パッケージにおい
    て、キャリアが個々に分割されていないで多数個取りの
    状態で、ＬＳＩチップのマウント、バンプによるＬＳＩ
    チップとキャリアの接続、樹脂封止、厚さ形成、バーイ
    ンテスト、多段接続、電気的特性検査を実施後、最終行
    程においてレーザー、スクライブ、ダイシング、チョコ
    ブレーク法より選ばれる方法によって個々に分割して、
    個々の多段接続された半導体パッケージとすることを特
    徴とする半導体パッケージの製造方法。
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JP7036664A Expired - Lifetime JP2944449B2 (ja) 1995-02-24 1995-02-24 半導体パッケージとその製造方法

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US (1) US6188127B1 (ja)
EP (1) EP0729184A3 (ja)
JP (1) JP2944449B2 (ja)
KR (1) KR100231366B1 (ja)
TW (1) TW312844B (ja)

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186204A (ja) * 1995-12-28 1997-07-15 Nec Corp テープキャリアパッケージのスタック構造
WO1998022980A1 (fr) * 1996-11-21 1998-05-28 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
US5995379A (en) * 1997-10-30 1999-11-30 Nec Corporation Stacked module and substrate therefore
US6025648A (en) * 1997-04-17 2000-02-15 Nec Corporation Shock resistant semiconductor device and method for producing same
JP2000315866A (ja) * 1999-04-30 2000-11-14 Ibiden Co Ltd 多層配線板およびその製造方法
US6239496B1 (en) 1999-01-18 2001-05-29 Kabushiki Kaisha Toshiba Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
JP2001168269A (ja) * 1999-12-08 2001-06-22 Denso Corp 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法
US6274929B1 (en) * 1998-09-01 2001-08-14 Texas Instruments Incorporated Stacked double sided integrated circuit package
JP2001244365A (ja) * 2000-02-28 2001-09-07 Hitachi Chem Co Ltd 配線基板、半導体装置及び配線基板の製造方法
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2001267492A (ja) * 2000-03-14 2001-09-28 Ibiden Co Ltd 半導体モジュールの製造方法
US6380629B1 (en) 1999-06-29 2002-04-30 Hyundai Electronics Industries Co., Ltd. Wafer level stack package and method of fabricating the same
US6388333B1 (en) 1999-11-30 2002-05-14 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
KR100338929B1 (ko) * 1999-09-27 2002-05-30 박종섭 적층형 마이크로 비지에이 패키지 및 제조방법
KR20020049145A (ko) * 2000-12-19 2002-06-26 박종섭 반도체 패키지 제조용 절연 테이프와 그를 이용한 반도체패키지
US6469374B1 (en) 1999-08-26 2002-10-22 Kabushiki Kaisha Toshiba Superposed printed substrates and insulating substrates having semiconductor elements inside
US6483718B2 (en) 2000-09-05 2002-11-19 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
JP2003078108A (ja) * 2001-08-31 2003-03-14 Hitachi Chem Co Ltd 半導体パッケージ用基板、これを用いた半導体パッケージとその積層体、およびこれらの製造方法
US6545228B2 (en) 2000-09-05 2003-04-08 Seiko Epson Corporation Semiconductor device with a plurality of stacked boards and method of making
US6589813B1 (en) 1999-06-28 2003-07-08 Hyundai Electronics Industries Co., Ltd. Chip size stack package and method of fabricating the same
KR100381836B1 (ko) * 1996-12-13 2003-07-18 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6717251B2 (en) 2000-09-28 2004-04-06 Kabushiki Kaisha Toshiba Stacked type semiconductor device
KR100424188B1 (ko) * 1998-09-21 2004-05-17 주식회사 하이닉스반도체 칩 사이즈 스택 패키지
KR100464561B1 (ko) * 2000-04-11 2004-12-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
JP2005244068A (ja) * 2004-02-27 2005-09-08 Shinko Electric Ind Co Ltd 積層型半導体装置
JP2005340451A (ja) * 2004-05-26 2005-12-08 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
WO2006043388A1 (ja) * 2004-10-21 2006-04-27 Matsushita Electric Industrial Co., Ltd. 半導体内蔵モジュール及びその製造方法
KR100584003B1 (ko) * 1999-12-02 2006-05-29 삼성전자주식회사 적층 칩 패키지의 제조 방법
KR100605434B1 (ko) * 2000-09-28 2006-07-28 가부시끼가이샤 도시바 적층형 반도체 디바이스
KR100631934B1 (ko) * 2000-06-28 2006-10-04 주식회사 하이닉스반도체 스택 패키지
US7119428B2 (en) 2004-03-01 2006-10-10 Hitachi, Ltd. Semiconductor device
JP2007504676A (ja) * 2003-09-05 2007-03-01 サンミナ−エスシーアイ コーポレーション スタック式電子アセンブリ
KR100709175B1 (ko) * 2003-05-06 2007-04-20 가부시키가이샤 히타치세이사쿠쇼 반도체모듈
JP2007123753A (ja) * 2005-10-31 2007-05-17 National Institute Of Advanced Industrial & Technology インターポーザ、半導体チップユニットおよび半導体チップ積層モジュール、ならびに製造方法
JP2007180593A (ja) * 2007-03-30 2007-07-12 Seiko Epson Corp 半導体装置の製造方法
US7285848B2 (en) 2004-05-11 2007-10-23 Spansion Llc Carrier for stacked type semiconductor device and method of fabricating the same
JPWO2006035528A1 (ja) * 2004-09-29 2008-05-15 株式会社村田製作所 スタックモジュール及びその製造方法
JP2008147598A (ja) * 2006-12-13 2008-06-26 Shinko Electric Ind Co Ltd 積層型パッケージ及びその製造方法
JP2008311520A (ja) * 2007-06-15 2008-12-25 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2008311267A (ja) * 2007-06-12 2008-12-25 Taiyo Yuden Co Ltd 回路モジュールの製造方法及び回路モジュール
JP2009182087A (ja) * 2008-01-30 2009-08-13 Kyocera Corp 積層型半導体パッケージおよび電子装置
JP2009260062A (ja) * 2008-04-17 2009-11-05 Spansion Llc 積層型半導体装置、及びその製造方法
KR100936070B1 (ko) * 2008-02-26 2010-01-12 재단법인 서울테크노파크 웨이퍼 스택 제작 방법
US7714425B2 (en) 2007-10-04 2010-05-11 Elpida Memory, Inc. Semiconductor device, method for manufacturing the same, and flexible substrate for mounting semiconductor
JP2010120145A (ja) * 2008-11-21 2010-06-03 Toshiba Corp Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法
JP2012060129A (ja) * 2010-09-09 2012-03-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives ワイヤ挿入溝を備えるチップ素子
US9368424B2 (en) 2004-05-20 2016-06-14 Cypress Semiconductor Corporation Method of fabricating a semiconductor device used in a stacked-type semiconductor device
US9373587B2 (en) 2013-05-27 2016-06-21 Shinko Electric Industries Co., Ltd. Stacked electronic device

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19626126C2 (de) * 1996-06-28 1998-04-16 Fraunhofer Ges Forschung Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6600364B1 (en) 1999-01-05 2003-07-29 Intel Corporation Active interposer technology for high performance CMOS packaging application
TW460927B (en) * 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP2000216334A (ja) 1999-01-25 2000-08-04 Seiko Epson Corp 半導体装置
JP3627565B2 (ja) * 1999-03-30 2005-03-09 セイコーエプソン株式会社 半導体装置およびその製造方法
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
JP2000340737A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
JP4019251B2 (ja) 1999-07-22 2007-12-12 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
US6528870B2 (en) * 2000-01-28 2003-03-04 Kabushiki Kaisha Toshiba Semiconductor device having a plurality of stacked wiring boards
US6780672B2 (en) * 2000-01-31 2004-08-24 Lockheed Martin Corporation Micro eletro-mechanical component and system architecture
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
JP2002134650A (ja) * 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002305286A (ja) * 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
TW575949B (en) 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
DE10110203B4 (de) * 2001-03-02 2006-12-14 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
JP2002270634A (ja) * 2001-03-08 2002-09-20 Rohm Co Ltd 半導体装置
EP1389897A1 (en) * 2001-04-24 2004-02-18 Mitsui Mining & Smelting Co., Ltd. Printed circuit board, its manufacturing method, and csp manufacturing methdo
US20020173077A1 (en) * 2001-05-03 2002-11-21 Ho Tzong Da Thermally enhanced wafer-level chip scale package and method of fabricating the same
JP3631445B2 (ja) * 2001-06-06 2005-03-23 東芝三菱電機産業システム株式会社 平型半導体スタック装置
JP3660275B2 (ja) * 2001-06-14 2005-06-15 シャープ株式会社 半導体装置およびその製造方法
US20020190367A1 (en) * 2001-06-15 2002-12-19 Mantz Frank E. Slice interconnect structure
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
JP3925615B2 (ja) * 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
JP4023159B2 (ja) * 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US6573460B2 (en) 2001-09-20 2003-06-03 Dpac Technologies Corp Post in ring interconnect using for 3-D stacking
US6573461B2 (en) 2001-09-20 2003-06-03 Dpac Technologies Corp Retaining ring interconnect used for 3-D stacking
US7253091B2 (en) * 2001-09-28 2007-08-07 Hrl Laboratories, Llc Process for assembling three-dimensional systems on a chip and structure thus obtained
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6750082B2 (en) * 2002-09-13 2004-06-15 Advanpack Solutions Pte. Ltd. Method of assembling a package with an exposed die backside with and without a heatsink for flip-chip
US6856010B2 (en) * 2002-12-05 2005-02-15 Staktek Group L.P. Thin scale outline package
KR100484088B1 (ko) * 2002-12-06 2005-04-20 삼성전자주식회사 멀티 칩 패키지용 다이 어태치와 경화 인라인 장치
US20040207990A1 (en) * 2003-04-21 2004-10-21 Rose Andrew C. Stair-step signal routing
TWI231023B (en) * 2003-05-27 2005-04-11 Ind Tech Res Inst Electronic packaging with three-dimensional stack and assembling method thereof
JP3858854B2 (ja) * 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
US20040262728A1 (en) * 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
KR100506035B1 (ko) * 2003-08-22 2005-08-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
JP3821125B2 (ja) * 2003-12-18 2006-09-13 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器
US7227249B1 (en) 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
US7126829B1 (en) * 2004-02-09 2006-10-24 Pericom Semiconductor Corp. Adapter board for stacking Ball-Grid-Array (BGA) chips
US6987314B1 (en) 2004-06-08 2006-01-17 Amkor Technology, Inc. Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
US7282791B2 (en) * 2004-07-09 2007-10-16 Elpida Memory, Inc. Stacked semiconductor device and semiconductor memory module
KR20060018453A (ko) * 2004-08-24 2006-03-02 삼성전자주식회사 히트 싱크를 갖는 반도체 소자
US20060048385A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Minimized profile circuit module systems and methods
US7498666B2 (en) * 2004-09-27 2009-03-03 Nokia Corporation Stacked integrated circuit
JP4014591B2 (ja) * 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
KR100639702B1 (ko) * 2004-11-26 2006-10-30 삼성전자주식회사 패키지된 반도체 다이 및 그 제조방법
US7183638B2 (en) * 2004-12-30 2007-02-27 Intel Corporation Embedded heat spreader
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
WO2006088270A1 (en) * 2005-02-15 2006-08-24 Unisemicon Co., Ltd. Stacked package and method of fabricating the same
JP5116268B2 (ja) * 2005-08-31 2013-01-09 キヤノン株式会社 積層型半導体装置およびその製造方法
US8389867B2 (en) * 2005-09-30 2013-03-05 Ibiden Co., Ltd. Multilayered circuit substrate with semiconductor device incorporated therein
KR100892935B1 (ko) 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
TWI312561B (en) * 2006-10-27 2009-07-21 Advanced Semiconductor Eng Structure of package on package and method for fabricating the same
US8074581B2 (en) 2007-10-12 2011-12-13 Steelcase Inc. Conference table assembly
US9024455B2 (en) * 2010-05-26 2015-05-05 Hitachi Chemical Company, Ltd. Semiconductor encapsulation adhesive composition, semiconductor encapsulation film-like adhesive, method for producing semiconductor device and semiconductor device
JP4550102B2 (ja) * 2007-10-25 2010-09-22 スパンション エルエルシー 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
TWI355061B (en) * 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
KR100997793B1 (ko) 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
KR101078733B1 (ko) 2009-06-29 2011-11-02 주식회사 하이닉스반도체 반도체 패키지
US8310835B2 (en) * 2009-07-14 2012-11-13 Apple Inc. Systems and methods for providing vias through a modular component
TWI397155B (zh) * 2009-12-24 2013-05-21 Powertech Technology Inc 形成矽穿孔之多晶片堆疊過程
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
JP2012033875A (ja) 2010-06-30 2012-02-16 Canon Inc 積層型半導体装置
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US20120074558A1 (en) * 2010-09-29 2012-03-29 Mao Bang Electronic Co., Ltd. Circuit Board Packaged with Die through Surface Mount Technology
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
CN102522380B (zh) 2011-12-21 2014-12-03 华为技术有限公司 一种PoP封装结构
US8513795B2 (en) * 2011-12-27 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC configuration with contactless communication
CN104040715B (zh) * 2012-02-09 2017-02-22 富士电机株式会社 半导体器件
CN102623359A (zh) * 2012-04-17 2012-08-01 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US9548283B2 (en) * 2012-07-05 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package redistribution layer structure and method of forming same
CN103094219B (zh) * 2012-11-28 2015-01-28 贵州振华风光半导体有限公司 三维集成高密度厚膜多芯片组件的集成方法
CN102945821B (zh) * 2012-11-28 2015-07-29 贵州振华风光半导体有限公司 高密度厚膜混合集成电路的集成方法
KR101845143B1 (ko) * 2013-01-31 2018-05-18 파크 테크-파카징 테크놀로지이스 게엠베하 반도체 칩 배열 및 그 제조 방법
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
US9735078B2 (en) * 2014-04-16 2017-08-15 Infineon Technologies Ag Device including multiple semiconductor chips and multiple carriers
EP3055881A4 (en) * 2014-12-15 2017-09-13 INTEL Corporation Opossum-die package-on-package apparatus
CN108878398B (zh) 2017-05-16 2020-07-21 晟碟半导体（上海）有限公司 包括导电凸块互连的半导体器件
JP6984183B2 (ja) * 2017-06-05 2021-12-17 富士電機株式会社 半導体パッケージ、半導体装置および半導体装置の製造方法
CN113410193B (zh) * 2021-05-27 2024-05-03 元成科技(苏州)有限公司 一种8+1堆叠式芯片封装装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04290258A (ja) * 1991-03-19 1992-10-14 Nec Corp マルチチップモジュール
JPH0529534A (ja) * 1991-07-25 1993-02-05 Nec Corp メモリモジユール
JPH06260566A (ja) * 1993-03-04 1994-09-16 Sony Corp ランドグリッドアレイパッケージ及びその作製方法、並びに半導体パッケージ

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS574127A (en) 1980-06-10 1982-01-09 Fujitsu Ltd Formation of conductor pattern
US5237204A (en) * 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
JPS61101067A (ja) 1984-10-24 1986-05-19 Nec Corp メモリモジユ−ル
WO1993013557A1 (en) * 1985-02-14 1993-07-08 Yoshiyuki Sato Structure for mounting the semiconductor chips in a three-dimensional manner
US4953005A (en) * 1987-04-17 1990-08-28 Xoc Devices, Inc. Packaging system for stacking integrated circuits
JP2667689B2 (ja) 1988-12-29 1997-10-27 株式会社徳力本店 低融点Ａｇはんだ
JP2799408B2 (ja) 1989-12-22 1998-09-17 株式会社日立製作所 半導体装置及びそれを実装した電子装置
JPH02310957A (ja) 1989-05-26 1990-12-26 Hitachi Ltd 半導体装置
JPH03295265A (ja) 1990-04-13 1991-12-26 Hitachi Ltd マルチチツプ半導体装置
US5043794A (en) * 1990-09-24 1991-08-27 At&T Bell Laboratories Integrated circuit package and compact assemblies thereof
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JPH04280695A (ja) * 1991-03-08 1992-10-06 Hitachi Ltd 高集積半導体装置及びそれを用いた半導体モジュール
JPH0574985A (ja) 1991-04-16 1993-03-26 Nec Corp 半導体素子の実装構造
JPH05329681A (ja) 1991-12-10 1993-12-14 Nec Corp 多層ろう材とその製造方法および接続方法
US5241454A (en) * 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
JPH05198708A (ja) 1992-01-23 1993-08-06 Hitachi Ltd 半導体集積回路装置
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
JP3201637B2 (ja) 1992-03-06 2001-08-27 田中電子工業株式会社 半導体素子用のはんだバンプ形成材料
JPH05291480A (ja) 1992-04-07 1993-11-05 Hitachi Ltd 積層形マルチチップ半導体装置
US5247423A (en) * 1992-05-26 1993-09-21 Motorola, Inc. Stacking three dimensional leadless multi-chip module and method for making the same
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
JP2763478B2 (ja) 1993-07-12 1998-06-11 京セラ株式会社 コンデンサ材料及び多層アルミナ質配線基板並びに半導体素子収納用パッケージ
JPH06118129A (ja) 1992-10-08 1994-04-28 Mitsubishi Electric Corp 半導体装置の評価装置
JPH06232608A (ja) 1992-10-29 1994-08-19 Nec Corp 複合マイクロ波回路モジュール
JP2812107B2 (ja) 1992-10-30 1998-10-22 日本電気株式会社 半導体装置
KR100238197B1 (ko) 1992-12-15 2000-01-15 윤종용 반도체장치
JPH06244056A (ja) 1992-12-29 1994-09-02 Sumitomo Kinzoku Ceramics:Kk 半導体素子収納用パッケージ
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH06275774A (ja) 1993-03-19 1994-09-30 Fujitsu Ltd 回路ユニットの接続装置および該接続装置を用いた回路モジュール
JPH06302760A (ja) 1993-04-13 1994-10-28 Matsushita Electric Ind Co Ltd 半導体装置
JPH06333983A (ja) 1993-05-19 1994-12-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
EP0658937A1 (en) * 1993-12-08 1995-06-21 Hughes Aircraft Company Vertical IC chip stack with discrete chip carriers formed from dielectric tape

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04290258A (ja) * 1991-03-19 1992-10-14 Nec Corp マルチチップモジュール
JPH0529534A (ja) * 1991-07-25 1993-02-05 Nec Corp メモリモジユール
JPH06260566A (ja) * 1993-03-04 1994-09-16 Sony Corp ランドグリッドアレイパッケージ及びその作製方法、並びに半導体パッケージ

Cited By (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186204A (ja) * 1995-12-28 1997-07-15 Nec Corp テープキャリアパッケージのスタック構造
WO1998022980A1 (fr) * 1996-11-21 1998-05-28 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
US6759272B2 (en) 1996-11-21 2004-07-06 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
US6664616B2 (en) 1996-11-21 2003-12-16 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
KR100381836B1 (ko) * 1996-12-13 2003-07-18 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6287892B1 (en) 1997-04-17 2001-09-11 Nec Corporation Shock-resistant semiconductor device and method for producing same
US6025648A (en) * 1997-04-17 2000-02-15 Nec Corporation Shock resistant semiconductor device and method for producing same
KR100299885B1 (ko) * 1997-04-17 2001-09-06 가네꼬 히사시 반도체장치및그의제조방법
US5995379A (en) * 1997-10-30 1999-11-30 Nec Corporation Stacked module and substrate therefore
KR100298282B1 (ko) * 1997-10-30 2001-09-06 가네꼬 히사시 적층모듈용기판및적층모듈
US6413798B2 (en) 1998-01-18 2002-07-02 Kabushiki Kaisha Toshiba Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
US6468831B2 (en) 1998-02-26 2002-10-22 Texas Instruments Incorporated Method of fabricating thin integrated circuit units
US6274929B1 (en) * 1998-09-01 2001-08-14 Texas Instruments Incorporated Stacked double sided integrated circuit package
KR100424188B1 (ko) * 1998-09-21 2004-05-17 주식회사 하이닉스반도체 칩 사이즈 스택 패키지
US6239496B1 (en) 1999-01-18 2001-05-29 Kabushiki Kaisha Toshiba Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
JP2000315866A (ja) * 1999-04-30 2000-11-14 Ibiden Co Ltd 多層配線板およびその製造方法
US6589813B1 (en) 1999-06-28 2003-07-08 Hyundai Electronics Industries Co., Ltd. Chip size stack package and method of fabricating the same
US6828686B2 (en) 1999-06-28 2004-12-07 Hyundai Electronics Industries Co., Ltd. Chip size stack package and method of fabricating the same
US6380629B1 (en) 1999-06-29 2002-04-30 Hyundai Electronics Industries Co., Ltd. Wafer level stack package and method of fabricating the same
US6469374B1 (en) 1999-08-26 2002-10-22 Kabushiki Kaisha Toshiba Superposed printed substrates and insulating substrates having semiconductor elements inside
KR100338929B1 (ko) * 1999-09-27 2002-05-30 박종섭 적층형 마이크로 비지에이 패키지 및 제조방법
US6528348B2 (en) 1999-11-30 2003-03-04 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
US6388333B1 (en) 1999-11-30 2002-05-14 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
KR100584003B1 (ko) * 1999-12-02 2006-05-29 삼성전자주식회사 적층 칩 패키지의 제조 방법
JP2001168269A (ja) * 1999-12-08 2001-06-22 Denso Corp 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法
JP2001244365A (ja) * 2000-02-28 2001-09-07 Hitachi Chem Co Ltd 配線基板、半導体装置及び配線基板の製造方法
WO2001065602A1 (en) * 2000-02-28 2001-09-07 Hitachi Chemical Co., Ltd. Wiring board, semiconductor device, and method of manufacturing wiring board
US7704799B2 (en) 2000-02-28 2010-04-27 Hitachi Chemical Co., Ltd. Method of manufacturing wiring substrate
US6472734B2 (en) 2000-03-08 2002-10-29 Kabushiki Kaisha Toshiba Stacked semiconductor device and method for manufacturing the same
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2001267492A (ja) * 2000-03-14 2001-09-28 Ibiden Co Ltd 半導体モジュールの製造方法
KR100464561B1 (ko) * 2000-04-11 2004-12-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
KR100631934B1 (ko) * 2000-06-28 2006-10-04 주식회사 하이닉스반도체 스택 패키지
US7129420B2 (en) 2000-09-05 2006-10-31 Seiko Epson Corporation Semiconductor device and method for manufacture thereof, circuit board, and electronic instrument
US6483718B2 (en) 2000-09-05 2002-11-19 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US7184276B2 (en) 2000-09-05 2007-02-27 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US7067741B2 (en) 2000-09-05 2006-06-27 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US6775153B2 (en) 2000-09-05 2004-08-10 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US6545228B2 (en) 2000-09-05 2003-04-08 Seiko Epson Corporation Semiconductor device with a plurality of stacked boards and method of making
US6717251B2 (en) 2000-09-28 2004-04-06 Kabushiki Kaisha Toshiba Stacked type semiconductor device
KR100605434B1 (ko) * 2000-09-28 2006-07-28 가부시끼가이샤 도시바 적층형 반도체 디바이스
KR20020049145A (ko) * 2000-12-19 2002-06-26 박종섭 반도체 패키지 제조용 절연 테이프와 그를 이용한 반도체패키지
JP2003078108A (ja) * 2001-08-31 2003-03-14 Hitachi Chem Co Ltd 半導体パッケージ用基板、これを用いた半導体パッケージとその積層体、およびこれらの製造方法
US7573128B2 (en) 2003-05-06 2009-08-11 Hitachi, Ltd. Semiconductor module in which a semiconductor package is bonded on a mount substrate
KR100709175B1 (ko) * 2003-05-06 2007-04-20 가부시키가이샤 히타치세이사쿠쇼 반도체모듈
JP2007504676A (ja) * 2003-09-05 2007-03-01 サンミナ−エスシーアイ コーポレーション スタック式電子アセンブリ
JP2005244068A (ja) * 2004-02-27 2005-09-08 Shinko Electric Ind Co Ltd 積層型半導体装置
US7119428B2 (en) 2004-03-01 2006-10-10 Hitachi, Ltd. Semiconductor device
US7285848B2 (en) 2004-05-11 2007-10-23 Spansion Llc Carrier for stacked type semiconductor device and method of fabricating the same
US7642637B2 (en) 2004-05-11 2010-01-05 Spansion Llc Carrier for stacked type semiconductor device and method of fabricating the same
US9368424B2 (en) 2004-05-20 2016-06-14 Cypress Semiconductor Corporation Method of fabricating a semiconductor device used in a stacked-type semiconductor device
JP2005340451A (ja) * 2004-05-26 2005-12-08 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4561969B2 (ja) * 2004-05-26 2010-10-13 セイコーエプソン株式会社 半導体装置
JPWO2006035528A1 (ja) * 2004-09-29 2008-05-15 株式会社村田製作所 スタックモジュール及びその製造方法
US7807499B2 (en) 2004-09-29 2010-10-05 Murata Manufacturing Co., Ltd. Stacked module and manufacturing method thereof
WO2006043388A1 (ja) * 2004-10-21 2006-04-27 Matsushita Electric Industrial Co., Ltd. 半導体内蔵モジュール及びその製造方法
JP2007123753A (ja) * 2005-10-31 2007-05-17 National Institute Of Advanced Industrial & Technology インターポーザ、半導体チップユニットおよび半導体チップ積層モジュール、ならびに製造方法
JP2008147598A (ja) * 2006-12-13 2008-06-26 Shinko Electric Ind Co Ltd 積層型パッケージ及びその製造方法
JP2007180593A (ja) * 2007-03-30 2007-07-12 Seiko Epson Corp 半導体装置の製造方法
JP4591715B2 (ja) * 2007-03-30 2010-12-01 セイコーエプソン株式会社 半導体装置の製造方法
JP2008311267A (ja) * 2007-06-12 2008-12-25 Taiyo Yuden Co Ltd 回路モジュールの製造方法及び回路モジュール
JP2008311520A (ja) * 2007-06-15 2008-12-25 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
US7714425B2 (en) 2007-10-04 2010-05-11 Elpida Memory, Inc. Semiconductor device, method for manufacturing the same, and flexible substrate for mounting semiconductor
JP2009182087A (ja) * 2008-01-30 2009-08-13 Kyocera Corp 積層型半導体パッケージおよび電子装置
KR100936070B1 (ko) * 2008-02-26 2010-01-12 재단법인 서울테크노파크 웨이퍼 스택 제작 방법
JP2009260062A (ja) * 2008-04-17 2009-11-05 Spansion Llc 積層型半導体装置、及びその製造方法
JP2010120145A (ja) * 2008-11-21 2010-06-03 Toshiba Corp Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法
JP2012060129A (ja) * 2010-09-09 2012-03-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives ワイヤ挿入溝を備えるチップ素子
US9373587B2 (en) 2013-05-27 2016-06-21 Shinko Electric Industries Co., Ltd. Stacked electronic device

Also Published As

Publication number Publication date
TW312844B (ja) 1997-08-11
EP0729184A3 (en) 1999-11-03
JP2944449B2 (ja) 1999-09-06
US6188127B1 (en) 2001-02-13
EP0729184A2 (en) 1996-08-28
KR100231366B1 (ko) 1999-11-15

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CN110634830B (zh) 一种多芯片集成的封装方法和结构

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