JPH05291480A - 積層形マルチチップ半導体装置 - Google Patents
積層形マルチチップ半導体装置Info
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- JPH05291480A JPH05291480A JP4085301A JP8530192A JPH05291480A JP H05291480 A JPH05291480 A JP H05291480A JP 4085301 A JP4085301 A JP 4085301A JP 8530192 A JP8530192 A JP 8530192A JP H05291480 A JPH05291480 A JP H05291480A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- lead frame
- lead
- chip
- film carrier
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】
【目的】本発明は、フイルムキャリアＴＣＰを複数個積
層したマルチチップ半導体装置に関し、ＴＣＰのアウタ
リードのフォーミングのための折り曲げ加工によるアウ
タリードの亀裂発生を防ぎ、温度サイクル等で断線不良
が発生しにくいマルチチップ半導体装置を提供する。 【構成】リードフレーム６の接続部分を信号引き出し方
向もしくは直角方向に階段状に折り曲げた。本リードフ
レーム６を介して、フイルムキャリアＴＣＰのアウタリ
ードのフォーミングを行なうことなく接続して積層し、
モールドした。
層したマルチチップ半導体装置に関し、ＴＣＰのアウタ
リードのフォーミングのための折り曲げ加工によるアウ
タリードの亀裂発生を防ぎ、温度サイクル等で断線不良
が発生しにくいマルチチップ半導体装置を提供する。 【構成】リードフレーム６の接続部分を信号引き出し方
向もしくは直角方向に階段状に折り曲げた。本リードフ
レーム６を介して、フイルムキャリアＴＣＰのアウタリ
ードのフォーミングを行なうことなく接続して積層し、
モールドした。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造とその
製造方法に係り、特に、フィルムキャリアＴＣＰ（Ｔap
e Ｃarrier Ｐackage）を用いた大容量マルチチップ半
導体装置に関するものである。
製造方法に係り、特に、フィルムキャリアＴＣＰ（Ｔap
e Ｃarrier Ｐackage）を用いた大容量マルチチップ半
導体装置に関するものである。
【０００２】
【従来の技術】半導体メモリは、大形コンピュータ，ワ
ークステーション，パーソナルコンピュータ，ワードプ
ロセッサ等の情報機器に多量に使用されている。今後こ
れらの機器の高性能化，製品拡大がさらに進むことか
ら、ここに使われている半導体メモリの需要も加速的に
増大していくものと予想される。これに対し、大容量の
メモリを必要とする装置では、機器内での半導体メモリ
が占める実装面積は増大する方向にあり、これが機器の
小形，軽量化を阻害する最大の要因となっている。この
問題の解決法として、そのひとつは従来から強力に押し
進められているＩＣチップ内素子の高集積化による一チ
ップ当りのメモリ容量増大である。また、他の一つは特
開昭５９−１９４４６０号及び、特開昭６１−１８５９
５８号公報、特開平３−２９３５４にあるように、更に
は図７に示す様に複数個のＩＣチップを厚さ方向に積み
重ねて高密度化を図るもの、さらに、他の一つは、特開
平３−３２０５１号に述べられているように、パッケー
ジングされたメモリモ半導体装置をプリント配線板に複
数個積み重ねて高密度化を図るものである。
ークステーション，パーソナルコンピュータ，ワードプ
ロセッサ等の情報機器に多量に使用されている。今後こ
れらの機器の高性能化，製品拡大がさらに進むことか
ら、ここに使われている半導体メモリの需要も加速的に
増大していくものと予想される。これに対し、大容量の
メモリを必要とする装置では、機器内での半導体メモリ
が占める実装面積は増大する方向にあり、これが機器の
小形，軽量化を阻害する最大の要因となっている。この
問題の解決法として、そのひとつは従来から強力に押し
進められているＩＣチップ内素子の高集積化による一チ
ップ当りのメモリ容量増大である。また、他の一つは特
開昭５９−１９４４６０号及び、特開昭６１−１８５９
５８号公報、特開平３−２９３５４にあるように、更に
は図７に示す様に複数個のＩＣチップを厚さ方向に積み
重ねて高密度化を図るもの、さらに、他の一つは、特開
平３−３２０５１号に述べられているように、パッケー
ジングされたメモリモ半導体装置をプリント配線板に複
数個積み重ねて高密度化を図るものである。
【０００３】これらのうち、ＩＣチップ内素子の高集積
化は従来技術の延長では解決出来ない新しい局面に来て
おり、新技術，生産設備の開発が必要である。プリント
板への高密度実装方法は高密度小形モジュール、両面実
装用ＺＩＰ（Ｚigzag-in-line Ｐackage)部品の採用等
が行われており、一個のチップを１パッケージングとし
たモジュールを使う範囲ではこれ以上の大幅な高密度化
は難しい状況にある。
化は従来技術の延長では解決出来ない新しい局面に来て
おり、新技術，生産設備の開発が必要である。プリント
板への高密度実装方法は高密度小形モジュール、両面実
装用ＺＩＰ（Ｚigzag-in-line Ｐackage)部品の採用等
が行われており、一個のチップを１パッケージングとし
たモジュールを使う範囲ではこれ以上の大幅な高密度化
は難しい状況にある。
【０００４】これに対し、複数個のＩＣチップを厚さ方
向に三次元的に積み重ねる方法が非常に有利であり、形
状及びパッケージング方法も種々提案されている。特開
平３−２９３５４、あるいは図７に示すような従来方
法、例えば、特開平３−２９３５４にあるようにＩＣチ
ップを搭載するダイパッドを挟んで複数個の電極ピンを
接続する場合、上下ＩＣチップ表面の電極パッドの配置
を１８０度ずらさなければならず、２種類のマスクが必
要となりコストが高くなる。また、図７の方法で積層す
る場合、ＴＣＰのアウタリードのフォーミングのため折
り曲げ加工により、アウタリードに亀裂が生じ易く、温
度サイクル等で断線不良が発生して信頼性が劣化するな
どの問題があった。
向に三次元的に積み重ねる方法が非常に有利であり、形
状及びパッケージング方法も種々提案されている。特開
平３−２９３５４、あるいは図７に示すような従来方
法、例えば、特開平３−２９３５４にあるようにＩＣチ
ップを搭載するダイパッドを挟んで複数個の電極ピンを
接続する場合、上下ＩＣチップ表面の電極パッドの配置
を１８０度ずらさなければならず、２種類のマスクが必
要となりコストが高くなる。また、図７の方法で積層す
る場合、ＴＣＰのアウタリードのフォーミングのため折
り曲げ加工により、アウタリードに亀裂が生じ易く、温
度サイクル等で断線不良が発生して信頼性が劣化するな
どの問題があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術の不具合点を除去したマルチチップ半導体装置
（三次元的積層パッケージ）を提供するものである。
従来技術の不具合点を除去したマルチチップ半導体装置
（三次元的積層パッケージ）を提供するものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、ＴＣＰのアウタリードとリードフレームとを接続す
るためのリードフレームの接続部分を信号引き出し方
向、もしくは信号引き出し方向とは直角に階段状に折り
曲げ加工したリードフレーム、あるいは前記接続部分を
金属性のスペーサを用いて、階段状に加工したリードフ
レームを使用して、ＴＣＰのアウタリードをフォーミン
グすることなく、ＴＣＰとリードフレームを接続し、逐
次積層接続して、モールドした。
に、ＴＣＰのアウタリードとリードフレームとを接続す
るためのリードフレームの接続部分を信号引き出し方
向、もしくは信号引き出し方向とは直角に階段状に折り
曲げ加工したリードフレーム、あるいは前記接続部分を
金属性のスペーサを用いて、階段状に加工したリードフ
レームを使用して、ＴＣＰのアウタリードをフォーミン
グすることなく、ＴＣＰとリードフレームを接続し、逐
次積層接続して、モールドした。
【０００７】
【作用】すなわち、フィルムキャリアテープにＩＣチッ
プを電気的に接続したフィルムキャリアテープ半導体装
置ＴＣＰを、組立用枠を介して、二個以上積み重ねてな
るマルチチップ半導体装置において、組立用枠として金
属製のリードフレームを用い、リードフレームの接続部
分を折り曲げあるいはスペーサを用いて、階段状に加工
した。各階段は、フィルムキャリアテープ半導体装置Ｔ
ＣＰの積層間隔距離に合わせてスペーサ厚さあるいは折
り曲げ高さを変えようとした。これにより各ＴＣＰのア
ウタリードを接続部分まで、平行に導くことができ、ア
ウタリードに折り曲げ等の変形を加えること無く、ボン
ディングすることができるようになり、リードの断線不
良防止、接続の信頼性向上が図られ、高信頼性マルチチ
ップ半導体装置を得ることが出来る。
プを電気的に接続したフィルムキャリアテープ半導体装
置ＴＣＰを、組立用枠を介して、二個以上積み重ねてな
るマルチチップ半導体装置において、組立用枠として金
属製のリードフレームを用い、リードフレームの接続部
分を折り曲げあるいはスペーサを用いて、階段状に加工
した。各階段は、フィルムキャリアテープ半導体装置Ｔ
ＣＰの積層間隔距離に合わせてスペーサ厚さあるいは折
り曲げ高さを変えようとした。これにより各ＴＣＰのア
ウタリードを接続部分まで、平行に導くことができ、ア
ウタリードに折り曲げ等の変形を加えること無く、ボン
ディングすることができるようになり、リードの断線不
良防止、接続の信頼性向上が図られ、高信頼性マルチチ
ップ半導体装置を得ることが出来る。
【０００８】
【実施例】以下、本発明の一実施例を図１から図７によ
り説明する。図１は、本発明による一実施例のマルチチ
ップ半導体装置の断面図である。図２は、前記一実施例
のマルチチップ半導体装置に用いたリードフレームの正
面図である。図３は、本発明による一実施例のマルチチ
ップ半導体装置の断面図である。図４は、図３の一実施
例のマルチチップ半導体装置に用いたリードフレームの
正面図である。図５は、本発明による一実施例のマルチ
チップ半導体装置の断面図である。図６は、図５の一実
施例のマルチチップ半導体装置に用いたリードフレーム
及び接続部分の作製方法を説明するための斜視図であ
る。図７はフィルムキャリアテープ半導体装置のアウタ
リードをフォーミングして、積層し、組み立た従来実施
例のマルチチップ半導体装置の断面図である。
り説明する。図１は、本発明による一実施例のマルチチ
ップ半導体装置の断面図である。図２は、前記一実施例
のマルチチップ半導体装置に用いたリードフレームの正
面図である。図３は、本発明による一実施例のマルチチ
ップ半導体装置の断面図である。図４は、図３の一実施
例のマルチチップ半導体装置に用いたリードフレームの
正面図である。図５は、本発明による一実施例のマルチ
チップ半導体装置の断面図である。図６は、図５の一実
施例のマルチチップ半導体装置に用いたリードフレーム
及び接続部分の作製方法を説明するための斜視図であ
る。図７はフィルムキャリアテープ半導体装置のアウタ
リードをフォーミングして、積層し、組み立た従来実施
例のマルチチップ半導体装置の断面図である。
【０００９】図１において、マルチチップ半導体装置１
はポリイミド製フィルム（図示せず）にスプロケット，
デバイスホール，サポートリング４，入出力および電源
印加用等のリード５をそれぞれ設け、前記デバイスホー
ルに、ＩＣチップ３を接続し、ＩＣチップ３及びリード
５などのを固定するためポッテングプラスチック樹脂７
が塗布されたフィルムキャリアテープ半導体装置２を、
図２に示したようにリードフレーム６と接続するための
接続部分９が信号引き出し方向に、階段状に折り曲げて
一体化加工したリードフレーム６に各層のフィルムキャ
リアテープ半導体装置２のアウタリード５をパルスヒー
トボンディングで逐次接続した後、モールド用樹脂８を
用いてトランスファモールドしてリード６を成形したも
のである。
はポリイミド製フィルム（図示せず）にスプロケット，
デバイスホール，サポートリング４，入出力および電源
印加用等のリード５をそれぞれ設け、前記デバイスホー
ルに、ＩＣチップ３を接続し、ＩＣチップ３及びリード
５などのを固定するためポッテングプラスチック樹脂７
が塗布されたフィルムキャリアテープ半導体装置２を、
図２に示したようにリードフレーム６と接続するための
接続部分９が信号引き出し方向に、階段状に折り曲げて
一体化加工したリードフレーム６に各層のフィルムキャ
リアテープ半導体装置２のアウタリード５をパルスヒー
トボンディングで逐次接続した後、モールド用樹脂８を
用いてトランスファモールドしてリード６を成形したも
のである。
【００１０】図１において、階段の高さおよび階段数
は、積層するフィルムキャリアテープ半導体装置２の間
隔，積層数に応じて、プレス加工すればよい。これによ
りフィルムキャリアテープ半導体装置２のアウタリード
５は、図８に示す従来方法と異なり、リードをフォーミ
ングする必要がなく、リードに機械的ストレスが加わら
ない。
は、積層するフィルムキャリアテープ半導体装置２の間
隔，積層数に応じて、プレス加工すればよい。これによ
りフィルムキャリアテープ半導体装置２のアウタリード
５は、図８に示す従来方法と異なり、リードをフォーミ
ングする必要がなく、リードに機械的ストレスが加わら
ない。
【００１１】図２は前述したようにフィルムキャリアテ
ープ半導体装置２のアウタリード５とリードフレーム６
を接続するための接続部分９を信号引き出し方向に、階
段状に折り曲げて一体化加工したリードフレーム６の正
面図である。各リードフレームは連結固定用リード部１
０，１１で固定されている。固定用リード部１０，１１
は、接続部分９ａ，９ｂ，９ｃ，９ｄにフィルムキャリ
アテープ半導体装置２のアウタリード５を接続し、トラ
ンスファモールドした後のリード６の整形工程で同時に
切断して各リードフレームを分離する。
ープ半導体装置２のアウタリード５とリードフレーム６
を接続するための接続部分９を信号引き出し方向に、階
段状に折り曲げて一体化加工したリードフレーム６の正
面図である。各リードフレームは連結固定用リード部１
０，１１で固定されている。固定用リード部１０，１１
は、接続部分９ａ，９ｂ，９ｃ，９ｄにフィルムキャリ
アテープ半導体装置２のアウタリード５を接続し、トラ
ンスファモールドした後のリード６の整形工程で同時に
切断して各リードフレームを分離する。
【００１２】図３は階段状の接続部分９を信号引き出し
方向とは直角になるよう折り曲げ加工した図４のリード
フレーム６を用いて積層したマルチチップ半導体装置の
断面である。本実施例においても、図１の実施例と同じ
効果が得られる。
方向とは直角になるよう折り曲げ加工した図４のリード
フレーム６を用いて積層したマルチチップ半導体装置の
断面である。本実施例においても、図１の実施例と同じ
効果が得られる。
【００１３】図５はフィルムキャリアテープ半導体装置
２のアウタリード５とリードフレーム６を接続するため
の接続部分９をリードフレーム６に金属性のスペーサ１
２，１３，１４を貼り付けて階段状に加工したリードフ
レーム６を用いて、図１のマルチチップ半導体装置１と
同様にして積層したマルチチップ半導体装置の断面であ
る。スペーサ１２，１３，１４の厚さは、フィルムキャ
リアテープ半導体装置２の積層間距離に対応して決めて
ある。本スペーサの製作は、図６に示すようにまずモー
ルドパケージの外に引きだされて整形されるリードフレ
ーム６となる金属板の上にボンディング接続代１５，１
６，１７，１８だけずらして開口部が設けられた金属板
を載せて熱圧着で接合したものをプレス加工で、図２に
示すリードフレームと同じような形状に成形した。これ
により、図１に述べたと、同様にフィルムキャリアテー
プ半導体装置２のアウタリード５をフォーミングする必
要がなく、同じ効果が得られた。
２のアウタリード５とリードフレーム６を接続するため
の接続部分９をリードフレーム６に金属性のスペーサ１
２，１３，１４を貼り付けて階段状に加工したリードフ
レーム６を用いて、図１のマルチチップ半導体装置１と
同様にして積層したマルチチップ半導体装置の断面であ
る。スペーサ１２，１３，１４の厚さは、フィルムキャ
リアテープ半導体装置２の積層間距離に対応して決めて
ある。本スペーサの製作は、図６に示すようにまずモー
ルドパケージの外に引きだされて整形されるリードフレ
ーム６となる金属板の上にボンディング接続代１５，１
６，１７，１８だけずらして開口部が設けられた金属板
を載せて熱圧着で接合したものをプレス加工で、図２に
示すリードフレームと同じような形状に成形した。これ
により、図１に述べたと、同様にフィルムキャリアテー
プ半導体装置２のアウタリード５をフォーミングする必
要がなく、同じ効果が得られた。
【００１４】
【発明の効果】本発明によれば、フィルムキャリアテー
プ半導体装置２の積層時アウタリード５を接続部分ま
で、平行に導くことができ、アウタリードに折り曲げ等
の変形を加えること無く、ボンディングすることができ
るようになり、リードの断線不良防止、接続の信頼性向
上が図られ、高信頼性マルチチップ半導体装置を得るこ
とが出来る。
プ半導体装置２の積層時アウタリード５を接続部分ま
で、平行に導くことができ、アウタリードに折り曲げ等
の変形を加えること無く、ボンディングすることができ
るようになり、リードの断線不良防止、接続の信頼性向
上が図られ、高信頼性マルチチップ半導体装置を得るこ
とが出来る。
【図１】引き出し方向に折り曲げ加工したリードフレー
ムを用いた実施例のマルチチップ半導体装置の断面図で
ある。
ムを用いた実施例のマルチチップ半導体装置の断面図で
ある。
【図２】実施例のマルチチップ半導体装置用リードフレ
ームの正面図である。
ームの正面図である。
【図３】引き出し方向とは直角に折り曲げ加工したリー
ドフレームを用いた実施例のメモリモジュールの断面図
である。
ドフレームを用いた実施例のメモリモジュールの断面図
である。
【図４】引き出し方向とは直角に折り曲げ加工したリー
ドフレームの正面図である。
ドフレームの正面図である。
【図５】スペーサ付きリードフレームを用いた実施例の
メモリモジュールの断面図である。
メモリモジュールの断面図である。
【図６】スペーサ付きリードフレームの作製方法説明図
である。
である。
【図７】アウタリードフォーミング有の従来技術により
組み立てたマルチチップ半導体装置の断面図である。
組み立てたマルチチップ半導体装置の断面図である。
１…マルチチップ半導体装置、２…フィルムキャリアテ
ープ半導体装置、３…ＩＣチップ、４…サポートリン
グ、５…アウタリード、６…リードフレーム、７…ポッ
テング樹脂、８…モールド樹脂、９…接続部分、９ａ，
９ｂ，９ｃ，９ｄ…ａｂｃｄ段の接続部分、１０，１１
…連結固定用リード、１２，１３，１４…金属製スペー
サ、１５，１６，１７，１８…ボンディング接続代。
ープ半導体装置、３…ＩＣチップ、４…サポートリン
グ、５…アウタリード、６…リードフレーム、７…ポッ
テング樹脂、８…モールド樹脂、９…接続部分、９ａ，
９ｂ，９ｃ，９ｄ…ａｂｃｄ段の接続部分、１０，１１
…連結固定用リード、１２，１３，１４…金属製スペー
サ、１５，１６，１７，１８…ボンディング接続代。
フロントページの続き (72)発明者 本田 美智晴 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 松本 邦夫 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 吉田 亨 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内
Claims (2)
- 【請求項１】フイルムキャリアテープに半導体チップを
電気的に接続したフイルムキャリア半導体装置（ＴＣ
Ｐ）を積み重ねてなる積層形マルチチップ半導体装置に
おいて、フイルムキャリア半導体装置（以下ＴＣＰと略
記）のアウタリードとリードフレームとを接続するため
のリードフレームの接続部分を信号引き出し方向もしく
は信号引き出し方向とは直角方向に階段上に折り曲げ加
工したリードフレームを介して、ＴＣＰのアウタリード
フォーミングを行なうことなく接続して積層し、モール
ドしたことを特徴とした積層形マルチチップ半導体装
置。 - 【請求項２】ＴＣＰを積み重ねてなる積層形マルチチッ
プ半導体装置において、ＴＣＰのアウタリードとリード
フレームとを接続するためのリードフレームの接続部分
を金属性のスペーサを用いて、階段状に加工し、ＴＣＰ
のアウタリードフォーミングを行なうことなくＴＣＰと
リードフレームを接続して積層し、モールドしたことを
特徴とした積層形マルチチップ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085301A JPH05291480A (ja) | 1992-04-07 | 1992-04-07 | 積層形マルチチップ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085301A JPH05291480A (ja) | 1992-04-07 | 1992-04-07 | 積層形マルチチップ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291480A true JPH05291480A (ja) | 1993-11-05 |
Family
ID=13854774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085301A Pending JPH05291480A (ja) | 1992-04-07 | 1992-04-07 | 積層形マルチチップ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213546A (ja) * | 1994-10-27 | 1996-08-20 | Samsung Electron Co Ltd | 積層形パッケージ |
| US6188127B1 (en) | 1995-02-24 | 2001-02-13 | Nec Corporation | Semiconductor packing stack module and method of producing the same |
-
1992
- 1992-04-07 JP JP4085301A patent/JPH05291480A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213546A (ja) * | 1994-10-27 | 1996-08-20 | Samsung Electron Co Ltd | 積層形パッケージ |
| US6188127B1 (en) | 1995-02-24 | 2001-02-13 | Nec Corporation | Semiconductor packing stack module and method of producing the same |
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