JPH08213546A - 積層形パッケージ - Google Patents

積層形パッケージ

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JPH08213546A
JPH08213546A JP7280474A JP28047495A JPH08213546A JP H08213546 A JPH08213546 A JP H08213546A JP 7280474 A JP7280474 A JP 7280474A JP 28047495 A JP28047495 A JP 28047495A JP H08213546 A JPH08213546 A JP H08213546A
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package
stacked
lead frame
packages
laminated
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Ki Won Choi
基 元 崔
Seung K Mok
承 坤 睦
Sung-Ho An
昇 晧 安
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 積層形パッケージの高密度の実装が行なわれ
ることは勿論のこと、その半導体チップのパッケージの
着脱が容易に行なわれることによってモールディング工
程の以前に不良半導体チップのパッケージが容易に交替
されることができる。 【解決手段】 多数個のボンディングパッドを有する基
板１３０と、ワイヤ１１４によってそのボンディングパ
ッドに対応して電気的に連結される電極パッドを備えて
おり、前記基板の上部面および下部面にそれぞれ実装さ
れる半導体チップを有する複数個のパッケージと、前記
パッケージが両面実装されるダイパッドのないリードフ
レーム１２を包含することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は積層形パッケージに
関するもので、より詳細にはその構造が簡単に、かつ、
高密度の実装が可能な積層形パッケージに関するもので
ある。
【０００２】
【従来の技術】一般に、半導体チップのパッケージは、
集積回路（Integrated Circuit：IC）または大規模集積
回路（ＬＳＩ）のような半導体チップがリードフレーム
のダイパッド上に接着され、その半導体チップのボンデ
ィングパッドとそのリードフレームの内部リードが対応
してワイヤボンディングされ、その半導体チップとワイ
ヤおよび内部リードが成形樹脂によって封止される構造
となっている。
【０００３】このような半導体チップのパッケージは、
印刷回路基板上に実装される面積を相当に占有するの
で、半導体チップのパッケージの高密度の実装を実現す
るために半導体チップのパッケージの薄形化および小形
化が進められている。
【０００４】しかし、その半導体チップのパッケージ自
体の薄形化および小形化によって実装密度を増大させる
ことが相当に行なわれた現在の状態においては、その実
装密度を継続して増大させることが大変難しくなった。
【０００５】これにより、半導体チップを印刷回路基板
上に表面実装するチップ・オン・ボールド（Chip on Bo
ard ：以下、COB と称する）の方法や半導体チップまた
は半導体チップのパッケージを積層する積層形パッケー
ジ等が開発されている。
【０００６】一方、メモリ素子用の半導体チップのパッ
ケージの場合は、それぞれの半導体チップのパッケージ
の同一の入出力端子であるリードを並列に電気的に連結
してメモリ容量を増加させる方法がある。この方法を実
現するために同一の半導体チップのパッケージのリード
を少なくとも二つ以上積層するとか、二つの半導体チッ
プを積層してから、一つのパッケージ本体に樹脂封止す
る方法等が使用されている。
【０００７】図２０は従来の積層形パッケージの一つの
実施形態の切開斜視図であって、米国の特許第４，９９
６，５８３号に開示されているものである。
【０００８】積層形パッケージ１０からは金属配線（図
示せず）とランドパターン１２が形成されている印刷回
路基板１４上に４個のメモリ素子用の半導体チップ１６
が順次的に積層されており、その半導体チップ１６の間
に絶縁層１８が介在されている。また、それぞれの半導
体チップ１６の電極パッド中のパワー線や信号線および
アドレス線に該当する電極パッド１７がそれぞれの薄膜
リード１１によって一つのランドパターン１２に共通に
接合されており、それぞれの半導体チップ１６の電極パ
ッド中のデータ線に該当する電極パッド１７ａがチップ
選択リード１１ａによってそれぞれのランドパターン１
２ａに接合されている。
【０００９】このような積層形パッケージにおいては同
一の動作を遂行する多数個のメモリ素子用の半導体チッ
プが積層されているので、メモリ容量が拡大され、信号
の処理速度が迅速であり、実装面積の減少による高密度
の実装が可能になる長所がある。
【００１０】しかし、それぞれの半導体チップと連結さ
れる薄膜リッドが別途に製作されなければならないの
で、積層形パッケージの製作に長時間を要し、費用が増
加する問題点がある。また、チップ選択リードの製作お
よび連結が難しいので、４個以上の半導体チップを積層
するのに技術的に大変難しい問題点があり、リードの連
結後に発生される不良半導体チップを交替することがで
きない問題点があった。
【００１１】このような問題点を解決するために発明さ
れたものに米国の特許第４，９９６，５８７号に開示さ
れている積層形パッケージの他の実施形態を図２１を参
照して説明する。
【００１２】顎が形成された貫通孔２３が形成されてい
るキャリア２４の図中下部に接着剤３０によってメモリ
素子用の半導体チップ２６が接着されており、その半導
体チップ２６の電極パッド（図示せず）がワイヤ２５に
よってそのキャリア２４の図中上部面上の内部パッド２
２ａに対応して電気的に連結されており、そのキャリア
２４の図中上部面上の外部パッド２２ｂは金属配線（図
示せず）によってその内部パッド２２ａに電気的に連結
されている。一方、クリップ２９がそのキャリア２４の
側面に設置されると共に、そのクリップ２９の図中上側
部がバンプ２７によってその外部パッド２２に接合され
ており、そのワイヤ２５を封止する成形樹脂層２８は、
キャリア２４の図中上部面に形成されている。
【００１３】積層形半導体パッケージ２０においては、
上記のような構造を有する上下キャリア２４のクリップ
２９がパンブ２７によって接合されて上下キャリア２４
が４個積層されている。
【００１４】そのキャリア２４中の一番下に配設されて
いるキャリア２４のクリップ２９の下側部には印刷回路
基板（図示せず）のランドパターンとの電気的に連結す
るための端子２１が下向に突出されている。
【００１５】このようなキャリアを利用した積層形パッ
ケージ２０においては半導体チップ２６の底面が露出さ
れるように製作されたキャリア２４の厚さが大変薄いも
のであり、成形樹脂層２８もワイヤ２５を被覆する程度
に厚さが薄いものであり、キャリア２４の大きさが小さ
いので、高密度の実装が実現されることができる。ま
た、キャリア２４のクリップ２９がバンプ２７によって
接合されているので、不良半導体チップの交換が容易で
あり、多数個のキャリア２４の積層が可能である。
【００１６】しかし、そのキャリア２４の製作が難しい
ので、積層形パッケージ２０の製造単価が大変高価にな
る問題点がある。
【００１７】図２２乃至図２４は従来積層形パッケージ
の更に他の実施形態を説明するための図面であって、米
国の特許第５，１０４，８２０号に開示されているもの
である。
【００１８】図２４に図示のように、ウェハ４１に製造
された個々の半導体チップ４６中の正常作動するもの
で、テストされた半導体チップ４６の図中上部面上に
は、その半導体チップ４６の電極パッド４７に電気的に
連結されるそれぞれの金属配線４５が金属配線（metall
ization ）の工程によって形成されている。
【００１９】このとき、その金属配線４５の一端がその
半導体チップ４６の隣接した半導体チップ４６の領域に
まで延長されるとともに一つの方向に配列されている。
【００２０】その延長された金属配線４５が正常の半導
体チップ４６に残っているように、そのウェハ４１がソ
ーイング（sawing）工程によって切断され、その延長さ
れた金属配線４５が図２３に図示のように、積層形パッ
ケージ４０の同一の面に露出されるように、その切断さ
れた正常の半導体チップ４６が絶縁接着剤４８によって
接着されている。
【００２１】図２４に図示のように、その金属配線４２
およびその金属配線４２に電気的に連結されたランドパ
ターン（図示せず）が形成されている印刷回路基板４４
上にその積層形パッケージ４０の延長された金属配線が
バンプ（図示せず）によって実装されている。
【００２２】したがって、積層形パッケージ４０は別途
の金属配線４５が正常の半導体チップ４６上に形成さ
れ、その半導体チップ４６が接着剤によって積層される
構造をもっているので、高い実装密度を実現することが
できる。
【００２３】しかし、別途の金属配線が正常の半導体チ
ップに隣接した半導体チップにまで延長されているの
で、正常の半導体チップを１個得るために周辺の半導体
チップが損傷されるためウェハの使用効率が低下される
問題点があり、別途の金属配線を形成するための製造工
程を追加する必要があるために製造工程が複雑になる問
題点がある。また、それぞれの半導体チップの電極パッ
ドがその半導体チップの両側に集中されているので、そ
の半導体チップの電気的なテストのために別途のテスト
装置が製作されなければならないし、グッドダイ（good
die）のみを選別して組立することが難しい問題点があ
る。
【００２４】図２５は従来技術による６４Ｍ ＤＲＡＭ
（Dynamic Random Access Memory）用の３５ピンＳＯＪ
（Small Outline J-form）パッケージの入／出力信号線
の配置図である。
【００２５】図２５を参照すると、一つのＤＲＡＭ用の
パッケージ６０は１０個のアドレスピンＡ０〜Ａ９と、
９個のデータピンＤ１〜Ｄ９と、９個の出力ピンＱ１〜
Ｑ９
【外１】 ピンＶｓｓ，Ｖｃｃと、いずれにも連結されていないピ
ンＮＣとから構成されている。
【００２６】図２６は図２５のＳＯＪパッケージが３次
元的に積層された半導体パッケージを示した斜視図であ
る。
【００２７】図２６を参照すると、図２５に図示のよう
な入／出力信号線の配置図を有するパッケージが積層さ
れた積層形パッケージであるＲＴＢ´Ｓ社の製品のＳＳ
ＩＭ（Single In-line Memory Module；product of Ｒ
ＴＢ´Ｓ）はピン締結用上板７３とピン締結用下板７４
との間にそれぞれのパッケージが積層されている。上記
ピン締結用上板７３のピンホールと、そのそれぞれのパ
ッケージの本体７１の両側面に突出された外部リード７
２のピンホールおよびピン締結用下板７４のピンホール
には垂直コネクターとしてピン７５が対応して挿入され
て同一の外部リード７２が電気的に連結されるとともに
固定される構造となっている。
【００２８】ここで、そのピン７５はピン締結用上板７
３のピンホールからピン締結用下板７４のピンホールの
方向に、またはその反対の方向に挿入されている。
【００２９】そして、そのピン締結用上板７３のピンホ
ールはピン７５の所定の深さのみを占有することができ
るように形成されており、そのピン締結用下板７４のピ
ンホールを貫通して下部に突出されたピンの下端部７６
がまた他の外部リードとして印刷回路基板（図示せず）
の金属パターンに接合される。
【００３０】このような構造を有する積層形パッケージ
は、その外部リード７２が微細ピッチ（fine pitch）化
されることによって、その外部リード７２のピンホール
に挿入されるピン７５の直径が小さくなって印刷回路基
板にピン−タイプ実装が難しくなる問題点をもってい
る。
【００３１】したがって、外部リードとして作用するそ
のピンの下端部７６が印刷回路基板上に実装されるため
には別途のソケットを使用されなければならない短所が
あり、また外部リード７２のピンホールにピン７５が挿
入されるので、微細ピッチ（fine pitch）化される外部
リード７２が損傷されやすい短所がある。
【００３２】一方、既存の３次元の積層方式はベアーチ
ップ（bare chip ）の積層方式と、ＴＡＢおよびＴＳＯ
Ｐ（Thin Small Out-line Package ）のような薄形の積
層方式として分類されることができる。
【００３３】そのベアーチップの積層方式はメモリ素子
のメモリ密度を容易に拡張することができる利点をもっ
ているが、そのメモリ素子用の半導体チップを積層する
工程が難しいものであり、一般的な実装工程に適用され
ない問題点をもっている。
【００３４】ＴＡＢの積層方式はメモリ密度の側面から
ベアーチップの積層方式に比べ劣等であり、積層にも限
界のある問題点をもっているが、ベアーチップの積層方
式に比べ工程が比較的簡単であり注目を浴びている。
【００３５】しかし、ＴＡＢの積層方式はＴＡＢテープ
の費用が高価であり、ＴＡＢ工程のための設備を別途に
設置しなければならない難しさをもっている。
【００３６】また、ＴＳＯＰのような薄形のプラスチッ
クパッケージを利用して積層する方式はそれぞれのパッ
ケージの厚さが厚い場合、積層による長所がないし、最
下部のチップと最上部のチップまでの相互の連結が長く
なって半導体チップの特性が悪くなる問題点をもってい
るが、それぞれのパッケージの厚さが薄い場合、それぞ
れのパッケージの信頼性を確保し難しい問題と、製造工
程が複雑な問題点をもっていた。
【００３７】
【発明が解決しようとする課題】したがって、本発明の
目的は、積層形パッケージの構造が簡単に、かつ、高密
度の実装が可能な積層形パッケージを提供することにあ
る。
【００３８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１記載の第１の発明は、多数個のボンデ
ィングパッドを有する基板と、ワイヤによってそのボン
ディングバッドに対応して電気的に連結される電極バッ
ドを備えており、前記基板の上部面および下部面にそれ
ぞれ実装される半導体チップを有する複数個のパッケー
ジと、前記パッケージが両面実装されるダイパッドのな
いリードフレームを包含することを要旨とする。従っ
て、積層形パッケージの構造が簡単に、かつ、高密度の
実装が可能になる。
【００３９】請求項２記載の第２の発明は、前記パッケ
ージがソルダによって前記リードフレームに両面実装さ
れることを要旨とする。
【００４０】請求項３記載の第３の発明は、前記パッケ
ージに少なくとも１個以上の同一のパッケージが実装さ
れることを要旨とする。
【００４１】請求項４記載の第４の発明は、前記同一の
パッケージがバンプによって実装されることを要旨とす
る。
【００４２】請求項５記載の第５の発明は、多数個のボ
ンディングパッドが形成された領域を有する半導体チッ
プと、前記ボンディングパッドがワイヤによって対応す
る電気的に連結する内部リードと外部リードを備えてお
り、前記半導体チップが接着剤によって接着されるリー
ドフレームと、その前記ワイヤと内部リードおよび半導
体チップを封止する樹脂を包含する複数個の積層された
パッケージと、前記積層されたパッケージそれぞれの外
部リードに対応して電気的に連結されるリードを有する
ベースリードフレームを包含することを要旨とする。従
って、モールディング工程の以前に不良半導体チップの
パッケージの交換が容易に行なわれる。また、積層形半
導体チップのパッケージが印刷回路基板またはリードフ
レームの両面に積層されて高密度の実装が行なわれる。
【００４３】請求項６記載の第６の発明は、前記パッケ
ージが前記ベースリードフレームに整合、積層されるこ
とを要旨とする。
【００４４】請求項７記載の第７の発明は、前記パッケ
ージが少なくとも２個以上積層されることを要旨とす
る。
【００４５】請求項８記載の第８の発明は、前記パッケ
ージが前記ベースリードフレームの内部リードに逆に整
合、積層されることを要旨とする。
【００４６】請求項９記載の第９の発明は、前記ベース
リードフレームの内部リードの上、下分離領域に前記パ
ッケージがそれぞれ整合、積層されることを要旨とす
る。
【００４７】請求項１０記載の第１０の発明は、前記リ
ードフレームと前記複数個のパッケージが電気的に連結
された構造のパッケージが別途の基板の両面にそれぞれ
実装され、その両面実装されたパッケージのリードフレ
ームの外部リードがその基板の鍍金された貫通孔によっ
て電気的に連結されることを要旨とする。
【００４８】請求項１１記載の第１１の発明は、多数個
のボンディングパッドとワイヤボンディング用ホールお
よび鍍金された貫通孔を有する基板と、前記ワイヤボン
ディング用ホールをへるワイヤによってその前記ボンデ
ィングパッドに対応して電気的に連結される電極パッド
を備えており、前記基板の下部面に実装される半導体チ
ップを有する複数個のパッケージと、前記パッケージの
貫通孔に対応して電気的に連結されるリードフレームを
包含することを要旨とする。従って、モールディング工
程の以前に不良半導体チップのパッケージの交換が容易
に行なわれる。また、積層形半導体チップのパッケージ
が印刷回路基板またはリードフレームの両面に積層され
て高密度の実装が行なわれる。
【００４９】請求項１２記載の第１２の発明は、前記リ
ードフレームと前記複数個のパッケージが電気的に連結
された構造のパッケージが別途のリードフレームの両面
にそれぞれ実装され、その両面実装されたパッケージの
リードフレームの外部リードがそのリードフレームの貫
通孔をへて対応して接合されることを要旨とする。
【００５０】請求項１３記載の第１３の発明は、前記リ
ードフレームの両面に接着剤によって前記パッケージが
実装されることを要旨とする。
【００５１】請求項１４記載の第１４の発明は、前記リ
ードフレームと前記複数個のパッケージが電気的に連結
された構造のパッケージが別途の基板の両面にそれぞれ
実装され、その両面実装されたパッケージのリードフレ
ームの外部リードがその基板の鍍金された貫通孔によっ
て電気的に連結されることを要旨とする。
【００５２】
【発明の実施の形態】以下、本発明による積層パッケー
ジの望ましい実施形態を添付の図面を参照して詳細に説
明する。
【００５３】図１は本発明による積層形パッケージの１
つの実施形態を示した断面図であり、図２は図１の積層
形パッケージに適用される基板の平面図である。図２中
の基板１３０は、両面実装用の印刷回路基板である。
【００５４】以下、説明を簡単にするために、その基板
１３０の図中上部面に対して説明する。なお、基板の下
部面は上部面と同一の構造となっている。
【００５５】上記基板１３０の内部に金属配線（図示せ
ず）が形成されており、その基板１３０の上部面の図中
中央部に半導体チップの実装のための領域１３３が点線
によって表示されているように限定されており、その基
板１３０の上部面の端部に沿って電極パッド１３４がそ
れぞれ形成されている。一方、貫通穴は、その電極パッ
ド１３４の外側に該当する基板１３０の図中上部面の領
域にそれぞれ形成されている。ここで、貫通孔１３５内
には、その基板１３０の内部に形成された金属配線に電
気的に連結されるように鍍金層（図示せず）が形成され
ている。
【００５６】一方、未説明の図面符号１３１はエポキシ
モールドコンバウンドの注入通路である。
【００５７】図１を参照すると、第１副パッケージは図
２に図示されている基板１３０の図中上部面および下部
面の領域１３３にバーンイン（burn-in ）テストが完了
されたノングッドダイ１１３，１１５が非伝導性の接着
剤（図示せず）によってそれぞれ接着されており、その
ノングッドダイ１１３，１１５の電極パッド１３４と基
板１３０の電極パッド１３４がワイヤ１１４，１１６に
よって対応してワイヤボンディングされている構造とな
っている。
【００５８】第２副パッケージは、その第１副パッケー
ジが図中上下に２個結合された構造となっている。これ
をより詳細に言及すると、上側の第１副パッケージのノ
ングッドダイ１１５が非伝導性の接着剤１１９によって
下側の第１副パッケージのノングッドダイ１１３に接着
されているとともに、その上側の第１副パッケージの基
板１３０の貫通孔１３５がバンプ１１７によって下側の
第１副パッケージの基板１３０の貫通孔１３５に接合さ
れている。
【００５９】第１主パッケージは、前記と同一の方法に
よってその第２副パッケージ上にその第１副パッケージ
が追加して形成される構造となっている。
【００６０】第２主パッケージはダイパッドのないリー
ドフレーム１２１の内部リードの図中上部面と下部面上
にその第１主パッケージがソルダ１２２によってそれぞ
れ１個ずつ接合されている構造となっている。
【００６１】最終的に、積層形パッケージ１１０は、そ
の第２主パッケージとそのリードフレーム１２１の内部
リードがエポキシ樹脂のパッケージ本体１２４に封止さ
れており、そのパッケージ本体１２４の両側面に突出し
た外部リード１２５がメーン印刷回路基板（図示せず）
に実装するのに適合な形態に折曲（forming ）されてい
る構造となっている。
【００６２】図３は図１の積層形パッケージの変形され
た実施形態を示した断面図である。
【００６３】図３を参照すると、積層形パッケージ１５
０はダイパッドのないリードフレーム１５７の内部リー
ドの図中上部面と下部面上に図１に図示のような第１副
パッケージがソルダ１５２によってそれぞれ１個ずつ接
合され、その第１副パッケージとそのリードフレーム１
５７の内部リードがエポキシ樹脂のパッケージ本体１５
４に封止され、そのパッケージ本体１５４の両側面に突
出した外部リード１５０がメーン印刷回路基板（図示せ
ず）上に実装するのに適合な形態に折曲されている構造
となっている。
【００６４】図４は本発明による積層形パッケージの他
の実施形態を示した断面図である。
【００６５】図１および図３に図示のノングッドダイを
利用した積層形パッケージ１１０，１５０の長所がある
にもかかわらず、その積層形パッケージ１１０，１５０
の製造時に不良半導体チップの救済が難しい点を勘案し
て本実施形態の積層形パッケージ１７０が追加に案出さ
れた。
【００６６】図４を参照すると、パッケージ１６０は半
導体チップ１６１の上部面の２列に配列されたボンディ
ングパッド（図示せず）の領域を除外した領域上にリー
ドフレーム１６３が非伝導性の両面接着剤１６２によっ
て接着されており、リードフレーム１６３の内部リード
にその半導体チップ１６１のボンディングパッドがワイ
ヤ１６５によって対応してワイヤボンディングされてお
り、そのリードフレーム１６３の外部リードが実装する
のに適合な大きさにカッティングされている。一方、そ
のワイヤ１６５と半導体チップ１６１およびリードフレ
ーム１６３の内部リードは、エポキシ樹脂１６７によっ
てコーティングされている構造となっている。
【００６７】ここで、そのエポキシ樹脂１６７がコーテ
ィングされる直前の状態にある半導体チップ１６１をバ
ーンインおよび電気的なテストをする必要のあるときに
は、そのリードフレーム１６３の外部リードの結合領域
（図示せず）に各種の電気的に信号が印加される。
【００６８】積層形パッケージ１７０は、このような構
造を有する２個以上（図面においては９個）を、パッケ
ージ１６０はベースリードフレーム１８０の内部リード
に整合および積層されており、そのパッケージ１６０の
リードフレーム１６３の外部リードがソルダ（図示せ
ず）によってそのベースリードフレーム１８０の内部リ
ードの接合部１８１にそれぞれ接合されており、そのパ
ッケージ１６０とそのベースリードフレーム１８０の内
部リードを封止するエポキシ樹脂のパッケージ本体１８
３が形成されている。一方、そのパッケージ本体１８３
の両側面には突出されたベースリードフレーム１８０の
外部リード１８４が印刷回路基板上に実装するのに適合
な形態に折曲されている構造となっている。
【００６９】一方、図５（Ａ）乃至図５（Ｃ）に図示の
ような形態の端部を有する連結部材２３０，２３４，２
３５，２３８中のある一つがベースリードフレーム１８
０として選択されると、その選択された連結部材２３
０，２３４，２３５，２３８に適合した形態の端部を有
する外部リード２３１，２３２，２３３，２３６，２３
７，２３９，２４０中のある一つがそのリードフレーム
１６３の外部リードとして選択される。
【００７０】したがって、そのベースリードフレーム１
８０の接合部１８１にそのパッケージ１６０のリードフ
レーム１６３の外部リードが整合、積層された後に接合
される。
【００７１】図６乃至図９は図４の積層形パッケージの
内部の多様な変形実施形態をそれぞれ示した断面図であ
る。
【００７２】図６を参照すると、積層形パッケージ１９
０は、ベースリードフレームの内部リードの領域１９３
を基準として図中上下方向に裂けられた内部リードの領
域１９１，１９２にパッケージ１６０がそれぞれ２個ず
つ整合、積層されており、そのパッケージ１６０とその
内部リードの領域１９１，１９２，１９３がエポキシ樹
脂のパッケージ本体１９４によって封止されており、そ
のパッケージ本体１９４の両側面に突出されたベースリ
ードフレームの外部リードフレーム１９５が印刷回路基
板上に実装するのに適合な形態に折曲されている構造と
なっている。
【００７３】ここで、図１０（Ａ）および図１０（Ｂ）
に図示のような形態の端部を有する連結部材２４１，２
４４中のある一つがその内部リードの領域１９２，１９
３として選択され、その選択された連結部材に適合な形
態の端部を有する外部リード２４２，２４３中のある一
つがそのパッケージ１６０のリードフレームの外部リー
ドとして選択される。
【００７４】したがって、その内部リードの領域１９２
の接合部にそのパッケージ１６０のリードフレームの外
部リードが整合、積層された後にソルダによって接合さ
れる。また、その内部リードの領域１９１の接合部にそ
のパッケージ１６０のリードフレームの外部リードが図
４に図示の方法と同一の方法によって整合、積層され
る。
【００７５】図７を参照すると、積層形パッケージ２０
０はベースリードフレームの内部リードの領域２０１か
ら図中上向に折曲された内部リードの領域２０２に図４
のパッケージ１６０が４個介在されて整合および積層さ
れており、そのパッケージ１６０とその内部リードの領
域２０１，２０２がエポキシ樹脂のパッケージ本体２０
３によって封止されており、そのパッケージ本体２０３
の両側面に突出されたベースリードフレームの外部リー
ド２０５が印刷回路基板上に実装するのに適合な形態に
折曲されている構造となっている。
【００７６】ここで、前記積層形パッケージ２００はベ
ースリードフレームの内部リード（図５（Ａ）〜（Ｃ）
に図示の連結部材）と逆に整合および積層されている。
【００７７】図８を参照すると、積層形パッケージ２１
０はベースリードフレームの内部リードの領域２１１か
ら下向に折曲された内部リードの領域２１２に図４のパ
ッケージ１６０が４個介在されて整合および積層されて
おり、そのパッケージ１６０とその内部リードの領域２
１１，２１２がエポキシ樹脂のパッケージ本体２１３に
よって封止されており、パッケージ本体２１３の両側面
に突出されたベースリードフレームの外部リード２１５
が印刷回路基板上に実装するのに適合な形態に折曲され
ている構造となっている。
【００７８】ここで、パッケージ１６０は図５（Ａ）に
図示のような連結部材２３０，外部リード２３１、連結
部材２３０，外部リード２３２または連結部材２３０，
外部リード２３３中のある一つによって接合されてい
る。
【００７９】図９を参照すると、積層形パッケージ２２
０は図７のパッケージ１６０の図中上側部に半導体チッ
プ１６１が位置していることを除外すると図７の構造と
同一の構造となっている。
【００８０】図１１は本発明による積層形パッケージに
適用される基板の他の実施形態を示した平面図である。
【００８１】図１１を参照すると、基板２５０はセラミ
ックまたはプラスチックの基板２５７の内部に金属配線
のパターン（図示せず）が形成されており、その基板２
５７の上部面の両側端部に鍍金された貫通ホール２５５
が形成されており、その上部面の中央部に半導体チップ
（図示せず）の実装領域２５３が限定されている。一
方、その実装領域２５３の端部に沿ってホール２５１と
ワイヤボンディングパッド２５４が形成されており、そ
のワイヤボンディングパッド２５４とその貫通孔２５５
が金属配線２５２によって対応して電気的に連結されて
いる構造となっている。
【００８２】ここで、そのホール２５１は半導体チップ
のボンディングパッド（図示せず）とワイヤボンディン
グパッド２５４をワイヤボンディングするとき、ワイヤ
ボンディング用のキャピラリ（capillary ）が通過でき
るように充分な大きさの直径をもっている。
【００８３】図１２は図１１の基板が適用された積層形
パッケージの一つの実施形態を示した断面図である。
【００８４】図１２を参照すると、第１副パッケージは
図１１の基板２５０のホール２５１内に半導体チップ２
６２の電極パッド２６３が位置するようにその基板２５
０の下部面に半導体チップ２６２が非伝導性の接着剤２
６１によって接着されており、その基板２５０のワイヤ
ボンディングパッド２５４が金（Ａｕ）のワイヤ２６４
によってその半導体チップ２６２の電極パッド２６３に
電気的に連結されている構造となっている。
【００８５】第２，第３および第４副パッケージはその
第１副パッケージの構造と同一の構造をしている。
【００８６】第１主パッケージはその第１，第２，第
３，第４副パッケージの同一の貫通孔２５５が共通接着
されるように逆積層形ベースリードフレームの内部リー
ド２６５がその第１，第２，第３，第４副パッケージの
貫通孔２５５に対応して挿入され、その内部リード２６
５の上側部がその逆積層形リードフレームの外部リード
２６６に接合される構造となっている。
【００８７】積層形パッケージ２６０は、その第１主パ
ッケージとその内部リード２６５がエポキシ樹脂のパッ
ケージ本体２６８によって封止されており、そのパッケ
ージ本体２６８の両側面に突出された、その外部リード
２６６が印刷回路基板上に実装するのに適合な形態に折
曲される構造となっている。
【００８８】図１３は図１２の積層形パッケージの全体
回路を示した機能ブロックダイヤフラムである。
【００８９】図１３を参照すると、６４Ｍバイトワード
ワイドＤＲＡＭのため１６Ｍ ＤＲＡＭの副パッケージ
が４個積層される場合、１６Ｍ ＤＲＡＭの半導体素子
Ｕ１，Ｕ２，Ｕ３，Ｕ４が並列に接続されている。
【００９０】即ち、半導体素子Ｕ１，Ｕ２，Ｕ３，Ｕ４
のアドレスピンＡ０〜Ａ１１，ロー
【外２】 それぞれの相応するピンに共通に接続されている。そし
て、半導体素子Ｕ１，Ｕ２，Ｕ３，Ｕ４のデータライン
ＤＱ１〜ＤＱ４をへて所定のデータＤＱ１〜ＤＱ４，Ｄ
Ｑ５〜ＤＱ８，ＤＱ９〜ＤＱ１２，ＤＱ１３〜ＤＱ１６
がそれぞれ入出力される。
【００９１】また、その半導体素子Ｕ１，Ｕ３がデータ
ラインＬＣＡＳによって制御され、その半導体素子Ｕ
３，Ｕ４がデータラインＵＣＡＳによって制御される。
【００９２】図１４は図１２の変形された一つの実施形
態を示した断面図であり、図１５は図１４の積層形パッ
ケージの全体回路を示した機能ブロックダイヤグラムで
ある。
【００９３】図１４を参照すると、積層形パッケージ２
９０は３個の副パッケージが積層されたことを除外する
と図８の積層形パッケージ２１０の構造と同一の構造と
なっている。
【００９４】４Ｍｘ９ ＳＩＭＭは３２ＳＯＪパッケー
ジが３個積層された積層形パッケージ２９０によって行
なわれることができる。それぞれの副パッケージの外部
リード２９１がベースリードフレームの内部リード２９
２に介在されて整合され、そのベースリードフレームの
外部リード２９３が印刷回路基板に表面実装するのに適
合な形態に折曲されている。
【００９５】その積層形パッケージ２９０の機能ブロッ
クダイヤグラムを図１５に図示のように、４Ｍｘ９ Ｄ
ＲＡＭのため半導体素子Ｕ５，Ｕ６，Ｕ７が直列に接続
されている。
【００９６】即ち、半導体素子Ｕ５，Ｕ６，Ｕ７のアド
レスピンＡ０〜Ａ１０，ローアドレ
【外３】 ｃｃおよび素子動作電源供給端子Ｖｓｓがそれぞれの接
続ピンに共通に接続されている。また、その半導体素子
Ｕ５，Ｕ６のデータラインＤＱ０〜ＤＱ３をへて所定の
データＤＱ１〜ＤＱ４，ＤＱ５〜ＤＱ８がそれぞれ入出
力され、その半導体素子Ｕ７のデータラインＤ，Ｑをへ
て所定のデータＰＤ，ＰＱがそれぞれ入出力される。
【００９７】
【外４】 作電源供給端子Ｖｓｓと共通に接続されており、その半
導体素子Ｕ５，Ｕ６のデ
【外５】 はパリティー（parity）ビットチェック機能素子として
パリティビットアドレス
【外６】 図１６は図８の積層形パッケージがリードフレームの上
下面にそれぞれ積層された積層形パッケージの一つの実
施形態を示した断面図である。
【００９８】図１６を参照すると、積層形パッケージに
おいては図８の積層形パッケージ２１０の構造と同一の
構造を有する第１主パッケージ３１１の本体上にリード
フレーム３１２が両面接着テーブル３１３によって接着
されており、その積層形パッケージ２１０の構造と殆ど
同一の構造を有する第２主パッケージ３１０の外部リー
ド３１４の下側部がそのリードフレーム３１２の両側面
に形成された貫通孔３１６をそれぞれ貫通してその第１
主パッケージ３１１のリードフレーム３１５に介在させ
て接合されている。
【００９９】ここで、そのリードフレーム３１２は、両
面接着テープ３１３によって支持されるリードのみとな
っている。
【０１００】図１７は図８の積層形パッケージと図７の
積層形パッケージが基板の図中上下面にそれぞれ積層さ
れた積層形パッケージの一つの実施形態を示した断面図
である。
【０１０１】図１７を参照すると、積層形パッケージ
は、印刷回路基板３２１の両側に鍍金された貫通ホール
３２４に図８に積層形パッケージ２１０の構造と同一の
構造を有する積層形パッケージ３１０の外部リード３１
４が印刷回路基板３２１の上部面上のソルダ３２３によ
って対応して接合されている。上記貫通ホール３２４に
図７の積層形パッケージ２００の構造と同一の構造を有
する積層形パッケージ３２０の外部リード３２２は、そ
の印刷回路基板３２１の下部面上のソルダ３２３によっ
て対応して接合されており、その印刷回路基板３２１の
上下部面上のソルダ３２３にピンタイプリードフレーム
３２５が電気的に連結されるとともに、その印刷回路基
板３２１の側面部を支持する構造となっている。
【０１０２】図１８はヒートシンクが設置された積層形
パッケージの実施を示した断面図であり、図１９は図１
８の積層形パッケージの外部リードの結合部にヒートシ
ンクが結合された構造を詳細に示した要部の側面図であ
る。
【０１０３】図１８および図１９を参照すると、積層形
パッケージ３３０は図８の積層形パッケージ２１０と同
一の構造を有する積層形パッケージの外部リード３３２
の接合部３３３に熱放出のための銅鍍金板のヒートシン
ク３３４がソルダ（図示せず）によってそれぞれ接合さ
れるとともに、その積層形パッケージの本体３３１の上
部に位置する構造となっている。
【０１０４】ここで、そのヒートシンク３３４の下向に
折曲された突起３３５がその外部リード３３２の上側部
に設けられている接合部３３３の溝に介在され、ソルダ
によつて接合されている。
【０１０５】一方、そのヒートシンク３３４が半導体チ
ップの素子動作電源供給端子Ｖｓｓまたは電源供給端子
Ｖｃｃに連結される場合、より安定された内部電源が供
給される。
【０１０６】
【発明の効果】したがって、本発明による積層形パッケ
ージにおいては、印刷回路基板上に半導体チップのパッ
ケージが積層され、その積層された半導体チップのパッ
ケージの鍍金された貫通孔が積層形パッケージの内部リ
ードに対応して接続されて積層形パッケージの高密度の
実装が行なわれる。
【０１０７】また、本発明による積層形パッケージにお
いては、積層された半導体チップのパッケージの外部リ
ードが結合手段によって積層形パッケージの内部リード
に対応して接続されて積層形パッケージの高密度の実装
が行われるとともに、その半導体チップのパッケージの
着脱が容易に行なわれるので、モールディング工程の以
前に不良半導体チップのパッケージの交換が容易に行な
われる。
【０１０８】そして、本発明による積層形パッケージに
おいては、積層形半導体チップのパッケージが印刷回路
基板またはリードフレームの両面に積層されて高密度の
実装が行なわれる。
【図面の簡単な説明】
【図１】本発明の実施形態による積層形パッケージの構
造を示した断面図である。
【図２】図１の積層形パッケージに適用される基板の構
造を示した平面図である。
【図３】図１の積層形パッケージの構造の変形された例
を示した断面図である。
【図４】本発明の他の実施形態による積層形パッケージ
の構造を示した断面図である。
【図５】図４、図６〜図９の積層形パッケージの外部リ
ード連結部材の構造をそれぞれ示した斜視図である。
【図６】図４の積層形パッケージの構造の変形された例
を示した断面図である。
【図７】図４の積層形パッケージの構造の他の変形され
た例を示した断面図である。
【図８】図４の積層形パッケージの構造の他の変形され
た例を示した断面図である。
【図９】図４の積層形パッケージの構造のまた他の変形
された例を示した断面図である。
【図１０】図５の他の連結部材の構造を示した斜視図で
ある。
【図１１】本発明の更に他の実施形態による積層形パッ
ケージに適用される基板の構造を示した平面図である。
【図１２】図１１の基板を利用した積層形パッケージの
構造を示した断面図である。
【図１３】図１２の積層形パッケージに該当する全体回
路を示した機能ブロックダイヤグラムである。
【図１４】図１２の積層形パッケージの構造のまた他の
変形された例を示した断面図である。
【図１５】図１４の積層形パッケージを適用した全体回
路を示した機能ブロックダイヤグラムである。
【図１６】図８の積層形パッケージがリードフレームの
両面に積層されたデュアルパッケージの構造を示した断
面図である。
【図１７】図８の積層形パッケージと図１３の積層形パ
ッケージが基板に逆積層されたデュアルパッケージの構
造を示した断面図である。
【図１８】図１２の積層形パッケージにヒートシンクが
設置されたパッケージの構造を示した断面図である。
【図１９】図１８のヒートシンクと外部リードの結合構
造を詳細に示した要部の側面図である。
【図２０】従来の積層形パッケージの構造を示した断面
図である。
【図２１】従来の他の積層形パッケージの構造を示した
断面図である。
【図２２】従来の更に他の積層形パッケージに適用され
るウェハ上に形成された金属配線の配置を示した平面図
である。
【図２３】図２２のウェハから切断されたそれぞれの半
導体チップが積層された状態を示した斜視図である。
【図２４】図２３の積層された半導体チップが基板上に
実装された状態を示した積層形パッケージの構造を示し
た斜視図である。
【図２５】従来の６４Ｍ ＤＲＡＭ用の半導体素子の３
５ピンＳＯＪパッケージのピンの配置を示した配置図で
ある。
【図２６】図２５のＳＯＪパッケージが３次元的に積層
された構造を示した斜視図である。
【符号の説明】
１１０，１５０，１７０ 積層形パッケージ １３０ 基板 １１３，１１５ ノングッドダイ １１４，１１６ ワイヤ １１７ バンプ １１９ 接着剤 １２１ リードフレーム １２２ ソルダ １２５ 外部リード

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 多数個のボンディングパッドを有する基
    板と、 ワイヤによって前記ボンディングバッドに対応して電気
    的に連結される電極パッドを備えており、前記基板の上
    部面および下部面にそれぞれ実装される半導体チップを
    有する複数個のパッケージと、 前記パッケージが両面実装されるダイパッドのないリー
    ドフレームを包含する積層形パッケージ。
  2. 【請求項２】 前記パッケージがソルダによって前記リ
    ードフレームに両面実装されることを特徴とする請求項
    １記載の積層形パッケージ。
  3. 【請求項３】 前記パッケージに少なくとも１個以上の
    同一のパッケージが実装されることを特徴とする請求項
    １記載の積層形パッケージ。
  4. 【請求項４】 前記同一のパッケージがバンプによって
    実装されることを特徴とする請求項３記載の積層形パッ
    ケージ。
  5. 【請求項５】 多数個のボンディングパッドが形成され
    た領域を有する半導体チップと、 前記ボンディングパッドがワイヤによって対応して電気
    的に連結される内部リードと外部リードを備えており、
    前記半導体チップが接着剤によって接着されるリードフ
    レームと、 前記ワイヤと内部リードおよび半導体チップを封止する
    樹脂を包含する複数個の積層されたパッケージと、 前記積層されたパッケージそれぞれの外部リードに対応
    して電気的に連結されるリードを有するベースリードフ
    レームを包含する積層形パッケージ。
  6. 【請求項６】 前記パッケージが前記ベースリードフレ
    ームに整合、積層されることを特徴とする請求項５記載
    の積層形パッケージ。
  7. 【請求項７】 前記パッケージが少なくとも２個以上積
    層されることを特徴とする請求項５記載の積層形パッケ
    ージ。
  8. 【請求項８】 前記パッケージが前記ベースリードフレ
    ームの内部リードに逆に整合、積層されることを特徴と
    する請求項５記載の積層形パッケージ。
  9. 【請求項９】 前記ベースリードフレームの内部リード
    の上、下分離領域に前記パッケージがそれぞれ整合、積
    層されることを特徴とする請求項５記載の積層形パッケ
    ージ。
  10. 【請求項１０】 前記リードフレームと前記複数個のパ
    ッケージが電気的に連結された構造のパッケージが別途
    の基板の両面にそれぞれ実装され、前記両面実装された
    パッケージのリードフレームの外部リードがその基板の
    鍍金された貫通孔によって電気的に連結されることを特
    徴とする請求項５記載の積層形パッケージ。
  11. 【請求項１１】 多数個のボンディングパッドとワイヤ
    ボンディング用ホールおよび鍍金された貫通孔を有する
    基板と、 前記ワイヤボンディング用ホールをへるワイヤによって
    前記ボンディングパッドに対応して電気的に連結される
    電極パッドを備えており、前記基板の下部面に実装され
    る半導体チップを有する複数個のパッケージと、 前記パッケージの貫通孔に対応して電気的に連結される
    リードフレームを包含する積層形パッケージ。
  12. 【請求項１２】 前記リードフレームと前記複数個のパ
    ッケージが電気的に連結された構造のパッケージが別途
    のリードフレームの両面にそれぞれ実装され、その両面
    実装されたパッケージのリードフレームの外部リードが
    そのリードフレームの貫通孔をへて対応して接合される
    ことを特徴とする請求項１１記載の積層形パッケージ。
  13. 【請求項１３】 前記リードフレームの両面に接着剤に
    よって前記パッケージが実装されることを特徴とする請
    求項１２記載の積層形パッケージ。
  14. 【請求項１４】 前記リードフレームと前記複数個のパ
    ッケージが電気的に連結された構造のパッケージが別途
    の基板の両面にそれぞれ実装され、前記両面実装された
    パッケージのリードフレームの外部リードがその基板の
    鍍金された貫通孔によって電気的に連結されることを特
    徴とする請求項１１記載の積層形パッケージ。
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