JP5177625B2 - 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 323
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000010410 layer Substances 0.000 claims abstract description 193
- 239000012790 adhesive layer Substances 0.000 claims abstract description 169
- 238000000034 method Methods 0.000 claims abstract description 117
- 239000000758 substrate Substances 0.000 claims description 128
- 238000007772 electroless plating Methods 0.000 claims description 42
- 229920005989 resin Polymers 0.000 claims description 42
- 239000011347 resin Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 239000000853 adhesive Substances 0.000 claims description 12
- 230000001070 adhesive effect Effects 0.000 claims description 12
- 239000003054 catalyst Substances 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 description 39
- 239000002184 metal Substances 0.000 description 39
- 238000007747 plating Methods 0.000 description 26
- 239000010408 film Substances 0.000 description 24
- 230000002093 peripheral effect Effects 0.000 description 18
- 230000003197 catalytic effect Effects 0.000 description 16
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 14
- 238000004544 sputter deposition Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 10
- 239000010931 gold Substances 0.000 description 10
- 229910052709 silver Inorganic materials 0.000 description 10
- 239000000654 additive Substances 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical group [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 230000000996 additive effect Effects 0.000 description 6
- 239000004840 adhesive resin Substances 0.000 description 6
- 229920006223 adhesive resin Polymers 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000001771 vacuum deposition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 239000003638 chemical reducing agent Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 230000007774 longterm Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- RJTANRZEWTUVMA-UHFFFAOYSA-N boron;n-methylmethanamine Chemical compound [B].CNC RJTANRZEWTUVMA-UHFFFAOYSA-N 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
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Description
それぞれの電極を接続する構造およびそれに用いられる導電部材に関し、さらに当該電極
接続構造を備えた半導体装置およびその製造方法に関する。
配線基板上に搭載し、バンプ(突起電極)を介して両者を接続する方法が知られている(
特許文献1参照)。
ールが知られている(特許文献1参照)。
面図である。フェースダウン接続の場合、半導体チップ120は、回路形成面を基板側に
向けて基板110上に搭載されている。基板110は、配線基板である。基板110の電
極パッド111と、半導体チップ120の電極パッド121とは、バンプ112,122
により接続されている。半導体チップ120は、封止樹脂からなる接着層130により基
板110上に固定されている。
うに、基板210上に複数の半導体チップ220が積層されている。半導体チップ220
には貫通ビア221が設けられており、貫通ビア221に対応する位置において、半導体
チップ220の表裏面には微細バンプ222が設けられており、貫通ビア221を介して
微細バンプ222同士が接続されている。基板210と半導体チップ220との間、並び
に半導体チップ220同士の間には接着層230が設けられており、基板210上に複数
の半導体チップ220が固定されている。基板210は、いわゆるインターポーザと称さ
れる中間基板であり、外部接続用のバンプ211を介して別の配線基板上に搭載される。
続構造では、基板110および半導体チップ120にそれぞれバンプ112,122を形
成しておく必要があり、プロセスコストの上昇の要因となっている。
方法が採られていたため、接合後に常温に戻した時、基板110、半導体チップ120、
接着層130、バンプ112,122の熱膨張係数の差によりミスフィット応力が発生し
、接続信頼性上著しい劣化を招く場合があった。
ンプ112,122同士の位置合わせの難易度の増大から、位置合わせミスが原因となる
接続不良が問題となっていた。
220に対して貫通ビア221を形成するための複雑な加工工程が必要となる。
と基板210を精密に位置合わせして、微細バンプ222同士を接続する必要があった。
この工程の煩雑化は、大幅なコストアップと工程時間の増加を招く。
ジにより、半導体チップ220の回路特性の劣化や、長期寿命信頼性に悪影響を及ぼす可
能性があった。
ストレスかつ高信頼性の電気的接続を実現することができる半導体チップの電極接続構造
、およびそれに用いられる導電部材を提供することにある。
可能な半導体装置およびその製造方法を提供することにある。
と上層の第2電極の間の接着層に形成された横方向に窪んだ凹部の一部または全ての面に
、第1電極および第2電極を接続する導電部材が設けられていることを特徴とする。
ことを特徴とする。
この電極接続構造は、またさらに、前記導電部材が前記凹部の壁面に沿った凹型である
ことを特徴とする。
いることを特徴とする。
る。
ることを特徴とする。
さらに、左右の第1電極同士間、左右の第2電極同士間、および上下の第1電極と第2
電極間の少なくともいずれかに絶縁部材が設けられていることを特徴とする。
さらに、左右の導電部材間に絶縁部材が設けられていることを特徴とする。
さらに、前記絶縁部材が接着剤からなることを特徴とする。
さらに、前記接着剤が接着層を構成する接着剤と同じであることを特徴とする。
られることを特徴とする。
または複数の半導体チップが積層された半導体装置であって、前記基板と前記半導体チッ
プの電極間、または前記半導体チップ同士の電極間において、上述した電極接続構造を有
することを特徴とする。
、該第2導電部材により上下の第1導電部材が接続されていることを特徴とする。
導電部材が形成されていることを特徴とする。
た基板もしくは半導体チップと、外周部に第2電極を備えた半導体チップとを、接着層を
介して接合する第1工程と、基板と半導体チップ間または半導体チップ同士間の前記接着
層に設けられた横方向に窪んだ凹部に、前記第1電極と前記第2電極を接続する導電部材
を設ける第2工程と、を有することを特徴とする。
半導体チップを積層することを特徴とする。
、各層の前記第1電極と第2電極を接続する導電部材を一括して設けることを特徴とする
。
を設けることをも特徴とする。
を接着層として半導体チップをウエハ上にマウントする工程とを有し、前記第二工程は、
マウント後の半導体チップをマスクとする露光工程と、露光工程後の基板と半導体チップ
間または半導体チップ同士間の前記接着層をエッチングして、基板と半導体チップまたは
半導体チップ同士の外周部において相対する第1電極および第2電極の表面が露出した前
記凹部を形成させる現像工程と、現像工程により形成された前記凹部に、導電部材を選択
的に形成する工程とを有することを特徴とする。
間の前記接着層の外形を半導体チップの外形より小さくできる領域まで、半導体チップを
マスクとする露光を行い、前記第二工程の前記現像工程にて、露光後の前記領域をエッチ
ングして、前記凹部を形成することを特徴とする。
する工程と、前記レジストパターンおよび前記導電部材の形成領域を被覆する導電層を形
成する工程と、前記レジストパターンと、前記レジストパターン上に堆積した導電層を除
去して、導電部材のパターンを形成する工程とを有することを特徴とする。
工程と、前記導電部材の形成領域にレジストパターンを形成する工程と、前記レジストパ
ターン以外の部位の導電層を除去する工程と、前記レジストパターンを除去する工程と、
を有することを特徴とする。
する工程と、前記下地導電層上であって、前記導電部材の形成領域以外の領域にレジスト
パターンを形成する工程と、前記下地導電層上であって、前記導電部材の形成領域に電気
めっきにより主導電層を形成する工程と、前記レジストパターンを除去する工程と、前記
主導電層により覆われていない前記下地導電層を除去する工程とを有することを特徴とす
る。
成する工程と、前記導電部材の形成領域に触媒化処理を施す工程と、前記導電部材の形成
領域に無電解めっきにより選択的に導電層を形成する工程と、前記レジストパターンを除
去する工程とを有することを特徴とする。
下地導電層上に無電解めっきにより主導電層を形成する工程とを有することを特徴とする
。
頼性の電極接続構造を実現することができる。
置を実現することができる。
図1は本発明の一実施形態を示す斜視図であり、図2(a)はその断面図、図2(b)
は導電部材の斜視図である。
。この基板1(下層)における半導体チップ2(上層)側を向いた第一面の適宜位置には
、電極パッド11(第1電極)が形成されている。
2電極)を有しており、この電極パッド21は基板1の電極パッド11に対向して配置さ
れている。
の樹脂からなるものであって、半導体チップ2を基板1に固定している。樹脂としては、
感光性樹脂などを用いることができる。
31と呼ぶこととする)が半導体チップ2の側面よりもある程度内側に位置するようにし
て、設けられている。これにより、接着層壁31を底面とする、側方(または内方)つま
り接着層壁31の方に向かって横方向に窪んだ凹部4が形成されることとなる。
1およびその電極パッド11の上面)と平面状の上壁面(つまり凹部4にて露出している
半導体チップ2およびその電極パッド21の下面)と下壁面および上壁面の間に位置した
立面状の奥壁面(つまり接着層壁31)とを伝う断面略C字状の導電部材5が形成されて
おり、この導電部材5によって、対向配置されている基板1の電極パッド11および半導
体チップ2の電極パッド21を接続している。
図1および図2(a)(b)では、主導電層51と、この主導電層51を形成するために
プロセス上必要な下地導電層52の2層構成としている。この場合、例えば、主導電層5
1は金、下地導電層52はNiからなるものとできる。主導電層51の材料およびプロセ
スに応じて下地導電層52を形成することで、電極パッド11,21および接着層壁31
上により容易に主導電層51を形成できるようになる。
る場合には、下地導電層52は必要ない。
散したような粒状の場合であっても、下地導電層52としての機能を果たせるからである
。下地導電層の機能としては、たとえば、無電解めっきにより主導電層を形成する場合の
触媒効果、電気めっきにより主導電層を形成する場合の給電効果、その他、主導電層の密
着性を上げる効果がある。
に設けても良い。
述する図4に例示したように図1とは反対側に設けられているものは、逆C字型を有して
いるとも言える。したがって、本発明では、これらを総称して「C字型」と呼ぶこととす
る。導電部材5がC字型であることで、凹部4内に形成したときに電極パッド11,21
をより的確に接続できるようになる。
体チップ2の電極パッド21を、凹部4内にて電極パッド11から接着層壁31を伝って
電極パッド21へ繋がるようにパターン形成された導電部材5によって、別途のバンプ電
極を用いることなく、導電接続することができる。これにより、従来のバンプ接合におい
て懸念されていた高温処理および加圧処理が不要となり、信頼性の高い電極パッド11,
21の接続が実現される。
の電極パッド11,21の水平方向の位置ずれが生じたとしても、電極パッド11の上面
部および電極パッド21の下面に、両電極間のズレに応じた形状で両電極間をなめらかに
つなぐC字型の導電部材5が形成されるため、接合装置の位置合わせ性能に左右されない
、低抵抗かつ高歩留りの電気的接続が可能となる。
上述した第1実施形態は、基板1と半導体チップ2の電極パッド11,21を接続する
構造となっているが、もちろん半導体チップ2の電極パッド21同士の接続も可能である
。
の一実施形態を示す断面図であり、図3(b)は、その導電部材5の斜視図である。
されている。半導体チップ2Bはフェースダウンで搭載されており、半導体チップ2Bの
回路形成面は半導体チップ2A側に向いている。半導体チップ2Aも同様に図示しない基
板1にフェースダウン搭載される。
導体チップ2A(下層)上に形成された電極パッド21(第1電極)は、半導体チップ2
B(上層)の電極パッド21(第2電極)に対向して配置されている。
側面よりもある程度内側に位置するように、設けられている。
、接着層壁31を底面とする側方に窪んだ凹部4が形成されている。
壁31を伝って上層の半導体チップ2Bの電極パッド21に繋がるC字型の導電部材5が
形成されており、この導電部材5によって上下の電極パッド21同士が導電接続されてい
る。
図2(a)(b)とは異なり下層の半導体チップ2Aの側端面が上層の半導体チップ2B
の側端面と面一となっているので、導電部材5を構成する下板部が第1実施形態のものよ
りも短く、本実施形態の方がよりC字に近い形状を有している。
電極パッド11についても同様である。
以上のとおりの第1および第2実施形態における電極接続構造は、たとえば図4に例示
したように、基板1上に半導体チップ2を設けた半導体装置に適用することができる。図
4はこの半導体装置の一実施形態の断面と点線円部内の拡大断面を図示している。
装置において、上述の第1実施形態と同様にして、接着層3の外周面が基板1および半導
体チップ2よりも内側に凹んで形成された、外周をぐるりと囲む溝状の凹部4に、導電部
材5が設けられており、この導電部材5によって、基板1の電極パッド11および半導体
チップ2の電極パッド21が導電接続されている。
る熱や圧力によるダメージが低減されているので、回路特性および長期寿命信頼性をより
良好に確保することができる。
ところで、導電部材5については、接着層3の厚さや導電部材5の形成条件によっては
、C字型以外とすることも考えられる。
を図示したものである。
むように導電部材5が形成されている。
とで、C字型の窪み部分を徐々に縮小させて、最終的に導電部材5で凹部4を埋め込んだ
状態とする。
しかしながら、めっき成長の際、図6(a)に示すように、下層の電極パッド11から
成長した導電層と、上層の電極パッド21から成長した導電層がぶつかって、導電部材5
の内部に境界線5p(または「ボイド又はシーム」)が残る場合が考えられる。電流経路
に境界線5pが存在すると、導電部材5の抵抗が増す。まためっき液の残存などの可能性
が高くなり、接続不良等の原因となる。
電部材5の内部に境界線5pが存在しないように、導電部材5を形成することが好ましい
。
導電層の横方向の成長速度が、縦方向の成長速度よりも速くなるように成膜条件を調整す
る手法を採用できる。これにより、凹部4内における導電部材5の接着層壁31側からの
成長が電極パッド11,21側からの成長よりも早くなるため、接着層壁31側の窪み部
底面が徐々に押し出される成長状態となり、よって境界線5pが形成されずに導電部材5
の埋め込み成長を実現できる。電流経路に境界線5pが存在しないことから、導電部材5
の抵抗を低抵抗化できるという利点がある。
図8は、上記半導体装置の製造方法の一例を説明するための図である。図8に示す基板
1は、切断前のウエハ10状態での一部分に相当する。
ップ2の形成工程において、半導体チップ2の外周部に電極パッド21を形成する。電極
パッド11,21は、半導体チップ2を基板1に搭載させた際に互いの位置が対応するよ
うに配置される。
とにより、接着層3を形成する。接着層3は、電極パッド11の内側端部に載る領域であ
って、半導体チップ2の外周領域よりも内側の領域に形成される。
半導体チップ2の外周領域よりも内側に接着層3を形成していることにより、半導体チッ
プ2の外周部と基板1との間に、半導体チップ2の側面から中央部に向かって窪んだ凹部
4が形成される。すなわち、半導体チップ2の外周部から見て内方に凹んだ位置にある接
着層壁31を底面とする凹部4が形成されることになる。
ら接着層壁31を伝って半導体チップ2の電極パッド21に繋がるようにC字型にパター
ン形成される。これにより、凹部4内の電極パッド11と電極パッド21とが導電部材5
を介して電気的に接続される。導電部材5の成膜方法としては、真空蒸着、スパッタリン
グ法、めっき法が挙げられる。パターニング方法としては、レジストによるエッチング法
、リフトオフ法等が挙げられる。なお、マスクを用いずに導電部材5をパターン形成する
ことも可能である。
凹部4を臨む電極パッド11,21が導電部材5を介して導電接続された半導体装置を製
造することができる。
図9は、上記半導体モジュールの製造方法の別の一例を説明するための図である。
面よりも接着層壁31が内側に位置するように、接着層3を形成することが重要である。
程度小さい領域に制限して行っているが、これ以外にも、たとえば、以下に図9を参照し
て説明する製造方法を採用してもよい。
ップ2の形成工程において、半導体チップ2の外周部に電極パッド21を形成する。この
工程は図8と同じである。
コート塗布することにより、接着層3を形成する。
る。
より、接着層3をパターニングする。ここで、接着層3としてポジ型レジストを用いるこ
とにより、現像処理において、光が照射された部分のみが現像液に溶解される。また、露
光処理において、故意にオーバー露光することにより、半導体チップ2の外周端から裏面
にある程度回りこんだ領域、つまり半導体チップ2と基板1の間の接着層3の外形を半導
体チップ2の外形より小さくできる領域まで露光して、この領域を現像工程においてエッ
チングすることで、半導体チップ2および基板1の外周部間に凹部4を形成することがで
きる。この凹部4では、相対する半導体チップ2の電極21と基板1の電極11の表面が
露出することになる。もちろん、通常の露光後に、半導体チップ2と基板1の間の接着層
3の外形が半導体チップ2の外形より小さくなるまでオーバーエッチングすることで、凹
部4を形成してもよい。
これにより、凹部4内の電極パッド11と電極パッド21とが導電部材5を介して電気的
に接続される。
行うことができることから、接着層3の製造時間を短縮することができ、外囲器を含む本
半導体デバイス全体の製造コストを下げることができる。また、半導体チップ2をマスク
としたオーバー露光により、自己整合的に接着層3をパターニングできることから、凹部
4の形状の精度を向上させることができる。
図10は、複数の半導体チップ2を3次元積層させた半導体装置である3次元積層型半
導体モジュールの一実施形態を示す断面図であり、図11(a)はチップ側面部の拡大断
面図、図11(b)は導電部材5の斜視図、図12はチップ側面部のある一辺の一部を切
り出した斜視図である。
。各半導体チップ2の外周部には電極パッド21が形成されており、半導体チップ2は回
路形成面を基板1側に向けて搭載されている。基板1および半導体チップ2の間、並びに
半導体チップ2間には接着層3が介在しており、両者は接着層3を介して接合されている
。
より、基板1と半導体チップ2との間、および上下層の半導体チップ2同士の間において
、チップ側面からチップ中央部に向けて側方に窪んだ凹部4が設けられている。
材5が形成されている。
4内に形成されたC字型の第1導電部材5Aと、半導体チップ2の側面に形成された縦細
帯形の第2導電部材5Bとを有している。
び下地導電層52Aからなる2層構造(図11(a)参照)や主導電層51Aのみからな
る構造(図示なし)のC字型導電部材である。
Aの下方側端部まで伸びた縦長の細帯形導電部材であり、第1導電部材5Aと同様に、主
導電層51Bおよび下地導電層52Bからなる2層構造(図11(a)参照)や主導電層
51Bのみからなる構造(図示なし)とすることができる。
てもよい。
の半導体チップ2の電極パッド21(第2電極)、ならびに下層の半導体チップ2の電極
パッド21(第1電極)および上層の電極パッド21(第2電極)を接続し、第2導電部
材5Bにより、各層の凹部4内の第1導電部材5A同士を接続している。
の側面を伝うように第1導電部材5Aおよび第2導電部材5Bからなる導電部材5を設け
ることにより、半導体チップ2に貫通ビアを形成しなくとも、基板1と全半導体チップ2
が互いに電気接続されることとなる。この結果、半導体チップ2に与えるダメージを抑制
できることから、半導体チップ2の回路特性の信頼性や、長期寿命信頼性を向上させるこ
とができる。
うにするため、第2導電部材5Bが形成される半導体チップ2の側面には、絶縁層22が
形成されていることが好ましい。絶縁層22は、例えば酸化シリコンあるいは窒化シリコ
ンからなる。
いることが好ましい。例えば、半導体チップ2として高抵抗Siを用いることにより、半
導体チップ2の側面を絶縁処理したのと同様の効果を得ることができる。
図13は、3次元積層型半導体モジュールの別の一実施形態を示す斜視図であり、図1
2と同様に半導体チップ2の側面部のある一辺の一部を切り出した斜視図である。
導電部材5Bの例を示したが、第2導電部材5Bの実施形態はこれに限定されるものでは
なく、たとえば、図13に示すように、半導体チップ2の一側面を覆うように横広帯状に
形成されている第2導電部材5Bにより、上層の複数の第1導電部材5Aと下層の複数の
第1導電部材5Aとを複数対まとめて接続する形態も採用できる。
てもよい。例えば、上層のいくつか(例えば3つのうちの2つ)の第1導電部材5Aと下
層の対応するいくつか(上側と対応する2つ)の第1導電部材5Aを接続するように、第
2導電部材5Bをパターン形成してもよい。また、第2導電部材5Bにより接続される上
層の第1導電部材5Aの数と下層の第1導電部材5Aの数が異なっていても良い。
とにより、上下の半導体チップ2間の接続の自由度を向上させることができる。
ところで、以上のとおりの3次元積層型半導体モジュールでは、基板1上の各層毎に接
着層3および半導体チップ2ならびに導電部材5が設けられているが、その製造方法とし
ては、たとえば図14A−14Bに示すように、まず、基板1への接着層3の形成および
半導体チップ2の搭載を繰り返すことにより、基板1上に複数の半導体チップ2を積層し
(図14A)、次に、凹部4内および半導体チップ2の側面上に、第1導電部材5Aおよ
び第2導電部材5Bからなる導電部材5を一括してパターン形成する(図14B)方法を
採用できる。
部材5で電気的に接続した、3次元積層型半導体モジュールを作製できる。
、図9に示したように一括してパターン形成してもよく、これにより、基板1と半導体チ
ップ2の間、および半導体チップ2の間に、凹部4が形成される。
が挙げられる。パターニング方法としては、レジストによるエッチング法、リフトオフ法
が挙げられる。なお、マスクを用いずに導電部材5をパターン形成することも可能である
。
をパターン形成することにより、製造工程が簡素化されるという利点がある。
上述した導電部材5の一括形成を採用した製造方法以外にも、たとえば図15A−15
Dに示す製造方法も採用できる。
2を搭載する。
れにより、基板1および半導体チップ2間が電気的に接続される。
形成する。
ターン形成工程、第2導電部材5Bのパターン形成工程を繰り返し行うことにより、図1
5Dに示すように、3次元積層型の半導体モジュールが作製される。
るので、特に基板1を複数含んだウエハ10状態で導電部材5を形成する場合において、
基板上のチップ総厚の増加により可能性が増大するマスキングもしくはパターニング時の
不良を減らし、各層毎に導電部材5をより精度良くパターンニングすることが可能となる
。
以降の実施形態では、導電部材5の形成方法について説明する。各実施形態では、主に
、基板1と半導体チップ2の間に導電部材5を形成する例について説明するが、半導体チ
ップ2間および半導体チップ2の側面に導電部材5を形成する場合にも同様に適用され得
る。
5を形成する一例について説明する。なお、各図において、左側に断面図を示し、右側に
側面図を示している。
半導体チップ2よりも内側に接着層3を形成することにより、半導体装置(又は半導体モ
ジュール)側部から中央部に向かって窪んだ凹部4が設けられる。
極パッド11から接着層壁31を伝って電極パッド21に連なるC字形の導電部材5を形
成すべく、基板1の側面から電極パッド11の側端面まで覆うレジストパターン8A、半
導体チップ2の側面から電極パッド21の側端面まで覆うレジストパターン8B、および
電極パッド11,21に挟まれる接着層壁31の領域を開口するようにその領域の両側を
覆うレジストパターン8Cを形成する。
的の部位を含む壁面全体に導電層50を形成する。このとき、接着層壁31上および電極
パッド11,21上において、欠陥なく繋がった導電層50を形成することが重要である
。この方法では、ロングスロースパッタリングやCVDなど、回り込みに優れる成膜法を
用いることが望ましい。使用する金属としては、配線に用いることが可能な金属ならばよ
く、Cu,Ag,Au等が挙げられる。また、密着性を増加させるためにTiなどの密着
層(図1等における下地導電層52に相当)を形成してもよい。
パターン8A−8Cを除去するとともに、レジストパターン8A−8C上の導電層50を
同時に除去する(リフトオフ法)。
の膜厚まで厚くする必要がある。また、損失などを抑制するために、壁面が均一になるま
で凹部4を導電部材5で埋め込んでもよい。
できる。なお、レジストパターン8を変えることにより、凹部4および半導体チップ2の
側面に一括して導電部材5を形成することもできる。
本実施形態では、図17(a)〜(e)を用いて、エッチング法により導電部材5を形
成する一例について説明する。各図において、左側に断面図を示し、右側に側面図を示し
ている。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
っき法などにより、目的の部位を含む壁面全体に導電層50を形成する。このとき、接着
層壁31上および電極パッド11,21上において、欠陥なく繋がった導電層50を形成
することが重要である。この方法では、ロングスロースパッタリングやCVDなど,回り
込みに優れる成膜法を用いることが望ましい。また、無電解めっきは、ステップカバレー
ジに優れ非導電面に均一に成膜が可能であるので、有用な方法である。ただし、触媒化処
理を施し、無電解めっきが活性な状態にする必要がある。使用する金属としては、配線に
用いることが可能な金属ならば良く、Cu,Ag,Au等が挙げられる。また、乾式成膜
法の場合、密着性を増加させるためにTiなどの密着層(図1等における下地導電層52
に相当)を用いても良い。無電解めっきでは、他の金属としてNi等が上げられ、密着性
のよいめっきを密着層として用いることや、化成処理による密着化処理等を行っても良い
。
字型の導電部材5として残す領域を覆うレジストパターン8を形成する。ここでは、電極
パッド11,21間の接着層壁31の中央領域を覆うレジストパターン8を形成する。
ミカルエッチング等により、余剰析出分つまり不要な導電層50を除去する。これにより
、導電部材5のC字型パターンが形成される。どのような方法を採用するかは、導電層5
0の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属種に応じて
選択する必要がある。
ターン8を除去する。
の膜厚まで厚くする必要がある。また、損失などを抑制するために、壁面が均一になるま
で凹部4を導電部材5で埋め込んでもよい。
できる。なお、レジストパターン8を変えることにより、凹部4および半導体チップ2の
側面に一括して導電部材5を形成することもできる。
本実施形態では、図18(a)〜(f)を用いて、エッチング法により導電部材5を形
成する一例について説明する。本実施形態では、第12実施形態と異なり、電気めっき法
を組み合わせている。各図(a)〜(f)において、左側に断面図を示し、右側に側面図
を示している。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
っき法などにより、目的の部位を含む壁面全体にシード層となる下地導電層52を形成す
る。シード層とは、電気めっき用の給電層である。このとき、接着層壁31上および電極
パッド11,21上において、欠陥なく繋がった下地導電層52を形成することが重要で
ある。この方法では、ロングスロースパッタリングやCVDなど、回り込みに優れる成膜
法を用いることが望ましい。また、無電解めっきは、ステップカバレージに優れ非導電面
に均一に成膜が可能であるので、有用な方法である。ただし、触媒化処理を施し、無電解
めっきが活性な状態にする必要がある。使用する金属としては、配線に用いることが可能
な金属ならば良く、Cu,Ag,Au等が挙げられる。また、乾式成膜法の場合、密着性
を増加させるためにTiなどの密着層を用いても良い。無電解めっきでは、他の金属とし
てNi等が上げられ、密着性のよいめっきを密着層として用いることや、化成処理による
密着化処理等を行っても良い。
51を形成する。このとき、主導電層51の厚さを所望の膜厚まで厚くする必要がある。
使用する金属としては、配線に用いることが可能な金属ならば良く、Cu,Ag,Au等
が挙げられる。また、損失等を抑制するために、壁面が均一になるまで凹部4を埋め込ん
でもよい。埋め込みを行うときには、Cuを用いる場合には、現行技術であるビルドアッ
プ配線板用ビアフィリング用Cuめっきや、ULSIインターコネクション用ダマシンC
uめっきなどを応用することができる。
字型の導電部材5として残す領域を覆うレジストパターン8を形成する。ここでは、電極
パッド11,21間の接着層壁31の中央領域を覆うレジストパターン8を形成する。
ミカルエッチング等により、余剰析出分つまり不要な導電層50を除去する。これにより
、導電部材5のC字型パターンが形成される。どのような方法を採用するかは、導電層5
0の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属種に応じて
選択する必要がある。
ターン8を除去する。
5を形成することができる。なお、レジストパターン8を変えることにより、凹部4およ
び半導体チップ2の側面に一括して導電部材5を形成することもできる。
本実施形態では、図19(a)〜(f)を用いて、エッチング法により導電部材5を形
成する一例について説明する。本実施形態では、第4実施形態と異なり、導電層の形成に
無電解めっき法を用いる。各図(a)〜(f)、左側に断面図を示し、右側に側面図を示
している。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
すように、無電解めっき反応が開始する触媒を付与する。これにより、電極パッド11,
21および接着層壁31の表面を含む領域が触媒化処理領域50’となる。このとき、電
極パッド11,21以外の基板1および半導体チップ2の表面が活性化されないことが好
ましい。このような触媒として、たとえば、パラジウム系触媒が挙げられる。電極パッド
11,21のような金属には容易に触媒活性を付与することが可能であるが、接着層3は
一般に容易に触媒化できない。そのため、接着層壁31をソフトエッチングすることによ
る粗化や、接着層壁31上に密着剤を供給することにより、容易に触媒活性を付与するこ
とができる。
、導電層50を形成する。このとき、接着層壁31上および電極パッド11,21上にお
いて、欠陥なく繋がった導電層50を形成することが重要である。このとき、所望の厚さ
まで導電層50を厚く形成する必要があるが、同一の無電解めっき法を用いても、複数種
の無電解めっき法を用いても良い。また、損失等を抑制するために、壁面が均一になるま
で凹部4を埋め込んでも良い。これらの増膜は、後述のレジストパターン除去後に行って
も良い。使用する金属としては、配線に用いることが可能な金属ならば良く、Cu,Ag
,Au,Ni等が挙げられる。
字型の導電部材5として残す領域を覆うレジストパターン8を形成する。ここでは、電極
パッド11,21間の接着層壁31の中央領域を覆うレジストパターン8を形成する。
ミカルエッチング等により、余剰析出分つまり不要な導電層50を除去する。これにより
、導電部材5のC字型パターンが形成される。どのような方法を採用するかは、導電層5
0の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属種に応じて
選択する必要がある。
ターン8を除去する。
合、レジスト除去後に、無電解めっき法等を用いて所望の膜厚まで厚くすることができる
。また、損失などを抑制するために、壁面が均一になるまで凹部4を導電部材5で埋め込
んでもよい。
材5を形成することができる。めっき反応開始に必要な触媒化プロセスを選択的に行うこ
とによって、エッチングにより半導体チップ2や基板1に与えるダメージを最小限にする
ことができる。
本実施形態では、図20(a)〜(f)を用いて、セミアディティブ法により導電部材
5を形成する一例について説明する。各図(a)〜(f)において、左側に断面図を示し
、右側に側面図を示している。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
っき法などにより、目的の部位を含む壁面全体にシード層となる下地導電層52を形成す
る。シード層とは、電気めっき用の給電層である。このとき、接着層壁31上および電極
パッド11,21上において、欠陥なく繋がった下地導電層52を形成することが重要で
ある。この方法では、ロングスロースパッタリングやCVDなど、回り込みに優れる成膜
法を用いることが望ましい。また、無電解めっきは、ステップカバレージに優れ非導電面
に均一に成膜が可能であるので、有用な方法である。ただし、触媒化処理を施し、無電解
めっきが活性な状態にする必要がある。使用する金属としては、配線に用いることが可能
な金属ならば良く、Cu,Ag,Au等が挙げられる。また、乾式成膜法の場合、密着性
を増加させるためにTiなどの密着層を用いても良い。無電解めっきでは、他の金属とし
てNi等が上げられ、密着性のよいめっきを密着層として用いることや、化成処理による
密着化処理等を行っても良い。
極パッド11から接着層壁31を伝って電極パッド21に連なるC字型の導電部材5を形
成すべく、基板1の側面から電極パッド11の側端面まで覆うレジストパターン8A、半
導体チップ2の側面から電極パッド21の側端面まで覆うレジストパターン8B、および
電極パッド11,21に挟まれる接着層壁31の領域を開口するようにその領域の両側を
覆うレジストパターン8Cを形成する。
から露出した下地導電層52上に選択的に主導電層51を形成する。このとき、主導電層
51の厚さを所望の膜厚まで厚くする必要がある。使用する金属としては、配線に用いる
ことが可能な金属ならば良く、Cu,Ag,Au等が挙げられる。また、損失等を抑制す
るために、壁面が均一になるまで凹部4を埋め込んでもよい。埋め込みを行うときには、
Cuを用いる場合には、現行技術であるビルドアップ配線板用ビアフィリング用Cuめっ
きや、ULSIインターコネクション用ダマシンCuめっきなどを応用することができる
。
ターン8A−8Cを除去する。
ミカルエッチング等により、主導電層51から露出した下地導電層52を除去する。これ
により、導電部材5のC字型パターンが形成される。どのような方法を採用するかは、下
地導電層52の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属
種に応じて選択する必要がある。
形成して、電気めっき法により所望の部分のみに主導電層51を形成するセミアディティ
ブ法により、凹部4内にC字型の導電部材5を形成することができる。セミアディティブ
法によれば、一般にエッチング法に比べて、より高い精度で導電部材5のパターン形成が
可能である。なお、レジストパターン8を変えることにより、凹部4および半導体チップ
2の側面に一括して導電部材5を形成することもできる。
本実施形態では、図21(a)〜(e)を用いて、フルアディティブ法により導電部材
5を形成する一例について説明する。フルアディティブ法とは、必要部分にのみ選択的に
金属を析出させる方法である。給電層が必要なく選択析出性を有する無電解めっき法が広
く用いられる。各図(a)〜(e)において、左側に断面図を示し、右側に側面図を示し
ている。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
極パッド11から接着層壁31を伝って電極パッド21に連なるC字型の導電部材5を形
成すべく、基板1の側面から電極パッド11の側端面まで覆うレジストパターン8A、半
導体チップ2の側面から電極パッド21の側端面まで覆うレジストパターン8B、および
電極パッド11,21に挟まれる接着層壁31の領域を開口するようにその領域の両側を
覆うレジストパターン8Cを形成する。
ド11,21および接着層壁31上に、無電解めっき反応が開始する触媒を付与する。こ
れにより、電極パッド11,21および接着層壁31の表面が触媒化処理領域50’とな
る。例えば、パラジウム系触媒を用いる。電極パッド11,21のような金属には容易に
触媒活性を付与することが可能であるが、接着層3は一般に容易に触媒化できない。その
ため、接着層壁31をソフトエッチングすることによる粗化や、接着層壁31上に密着剤
を供給することにより、容易に触媒活性を付与することができる。
、導電層50を形成する。このとき、接着層壁31上および電極パッド11,21上にお
いて、欠陥なく繋がった導電層50を形成することが重要である。このとき、所望の厚さ
まで導電層50を厚く形成する必要があるが、同一の無電解めっき法を用いても、複数種
の無電解めっき法を用いても良い。また、損失等を抑制するために、壁面が均一になるま
で凹部4を埋め込んでも良い。使用する金属としては、配線に用いることが可能な金属な
らば良く、Cu,Ag,Au,Ni等が挙げられる。
ターン8A−8Cを除去する。
化処理を施して、選択的に無電解めっきにより金属を析出させることにより、凹部4内に
C字型の導電部材5を形成することができる。フルアディティブ法によれば、一般にエッ
チング法に比べて、より高い精度で導電部材5のパターン形成が可能である。また、導電
部材5のエッチングが必要ないため、基板1や半導体チップ2に与えるダメージをより一
層抑制することができる。なお、レジストパターン8を変えることにより、凹部4および
半導体チップ2の側面に一括して導電部材5を形成することもできる。
本実施形態では、図22(a)〜(e)を用いて、フルアディティブ法により導電部材
5を形成する他の例について説明する。各図(a)〜(e)において、左側に断面図を示
し、右側に側面図を示している。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
着層壁31上であって、電極パッド11,21に挟まれた領域以外の領域を覆うレジスト
パターン8を形成する。
パターン8の間に露出した接着層壁31を伝って、電極パッド21の下面および側端面に
かけて、無電解めっき反応が開始する触媒を付与する。このとき、電極パッド11,21
以外の基板1および半導体チップ2の表面が活性化されないことが好ましい。このような
触媒として、たとえば、パラジウム系触媒が挙げられる。電極パッド11,21のような
金属には容易に触媒活性を付与することが可能であるが、接着層3は一般に容易に触媒化
できない。そのため、接着層壁31をソフトエッチングすることによる粗化や、接着層壁
31上に密着剤を供給することにより、容易に触媒活性を付与することができる。
、導電層50を形成する。このとき、接着層壁31上および電極パッド11,21上にお
いて、欠陥なく繋がった導電層50を形成することが重要である。このとき、所望の厚さ
まで導電層50を厚く形成する必要があるが、同一の無電解めっき法を用いても、複数種
の無電解めっき法を用いても良い。また、損失等を抑制するために、壁面が均一になるま
で凹部4を埋め込んでも良い。これらの増膜は、後述のレジスト除去後に行っても良い。
使用する金属としては、配線に用いることが可能な金属ならば良く、Cu,Ag,Au,
Ni等が挙げられる。
ターン8を除去する。
ができる。フルアディティブ法によれば、一般にエッチング法に比べて、より高い精度で
導電部材5のパターン形成が可能である。また、導電部材5のエッチングが必要ないため
、基板1や半導体チップ2に与えるダメージをより一層抑制することができる。
本実施形態では、図23(a)〜(c)を用いて、マスクレス法により導電部材5を形
成する一例について説明する。各図(a)〜(c)において、左側に断面図を示し、右側
に側面図を示している。
半導体チップ2よりも内側に接着層3を形成することにより、半導体チップ2の側面から
中央部に向かって窪んだ凹部4が設けられる。
び上面から、電極パッド11,21に挟まれた接着層壁31を伝って、電極パッド21の
側面および下面にかけて、選択的にシード層となる下地導電層52を形成する。このとき
、電極パッド11,21上および接着層壁31上において、欠陥なく繋がった下地導電層
52を形成することが重要である。触媒化無しにめっき膜が形成可能な方法としては、例
えば水素化ホウ素物やボラザン系の還元剤を用いるホウ素系めっき浴の使用が挙げられる
。このめっき浴を用いることで、電極パッド11,21間に優先的に金属薄膜が成長し、
電極パッド11,21間にのみ下地導電層52を形成することができる。ホウ素系めっき
浴の還元剤としては、例えばジメチルアミンボランが挙げられる。また、ホウ素系めっき
浴としては、例えばNiBめっき浴が挙げられ、特に還元剤にジメチルアミンボランを用
いたNiBめっき浴が好んで用いられる。
電層51を形成する。このとき、所望の厚さまで主導電層51を厚く形成する必要がある
。また、損失等を抑制するために、壁面が均一になるまで凹部4を埋め込んでも良い。使
用する金属としては、配線に用いることが可能な金属ならば良く、Cu,Ag,Au,N
i等が挙げられる。また、下地導電層52の厚さが十分であれば、本工程を省略すること
ができる。
マスクを用いずに、凹部4内にC字型の導電部材5を形成することができる。マスクレス
法によれば、リソグラフィおよびエッチングを用いずに、極めて簡易にパターン形成を行
うことができる。また、導電部材5のエッチングが必要ないため、基板1や半導体チップ
2に与えるダメージをより一層抑制することができる。
(第19実施形態)
ところで、導電部材5が設けられる凹部4については、たとえば図24および図25に
示すように、接着層3の側壁である接着層壁31が、丸みを持つ凸状壁(図24)や斜め
に走る傾斜状壁(図25)などのように、垂直壁でない場合も考えられる。この場合の導
電部材5は、凹部4の壁面に沿った形状に形成され、図24の例では、丸凸状側壁(また
は底壁)を持つ凹状となり、図25の例では、傾斜状側壁を持つ凹状となっている。これ
らの形状も上述したC字形も含めて横方向に窪んだ凹型の導電部材5といえる。
またさらに、たとえば図26および図27に示すように、凹部4は垂直壁を持つが、導
電部材5が、具体的には導電部材5を構成する主導電層51または下地導電層52が、形
成工程や条件などに起因して、傾斜状側壁などを持つことも生じ得る。いずれの場合であ
っても、凹部4に設けられた導電部材5によって上下電極の良好な接続が達成されること
は言うまでもない。
(第20実施形態)
以上のとおりの本発明においては、導電部材5の形成時に発生する可能性のある横方向
で互いに隣接する電極パッド11間もしくは電極パッド21間の電気的短絡を引き起こす
ブリッジ不良を抑制することがより好ましい。このために、本発明では、たとえば図28
および図29に示すように、左右に隣接する電極パッド11間または電極パッド21間、
および同電極パッド11,21上に形成された導電部材5間に、絶縁部材9を設けること
が考えられる。
この絶縁部材9は、下層における左右の電極パッド11間および上層における左右の電
極パッド21間のブリッジ不良を抑制することができるものであればよく、接着層3と一
体化した部材、あるいは接着層3とは別体の部材を適用させることができる。前者の場合
(図28参照)、接着層3を構成する接着樹脂等の接着剤と同じ接着剤からなる絶縁部材
9を用い、後者の場合(図29参照)、異なる接着剤の絶縁部材9を用いる。後者の場合
にはさらに、たとえば、接着層3の樹脂をそれが現れる凹部4にて導電部材5が形成し難
い樹脂、絶縁部材9の樹脂を導電部材5が形成し易い樹脂とすることにより、導電部材5
の形成歩留りを著しく向上させることができる。
この絶縁部材9は左右の電極パッド11間および電極パッド21間つまりリード間の絶
縁隔壁としての役割を果たし、電極パッド11間および電極パッド21間のブリッジ不良
が抑制され、よりファインピッチの電気的接続が実現できる。
図30(a)は、上記絶縁部材9を有する、基板1上に半導体チップ2を積層させた半
導体装置を例示した斜視図である。図30(b)は、各層にて同様な構造を持つ複数の半
導体チップ2を積層させた3次元積層型半導体モジュールを例示した斜視図である。3次
元積層型半導体モジュールでは、各上下層の半導体チップ2間において、それぞれの第1
導電部材5A同士を接続する第2導電部材5Bが形成されている。これは図10〜12の
実施形態における構造と同じであり、もちろん図13の実施形態における構造も採用でき
る。
図31(a)(b)は、実際に、基板1とその上に絶縁層3を介して積層させた半導体
チップ2との間においてCu電極パッド11,21を接続する導電部材5、および電極パ
ッド11,21間を絶縁する接着樹脂からなる絶縁部材9を形成させた一例のSEM画像
である。この一例では、無電解NiBめっき浴を用いたプロセスを採用している。下層に
おける左右のCu電極11および上層における左右のCu電極パッド21は20μmピッ
チで形成されており、その間に絶縁部材9が形成され、絶縁部材9の表面に沿ってNiB
膜が形成されている。
(第21実施形態)
絶縁部材9に関する実施形態について、より具体的に説明する。
図32(a)(b)(c)は、絶縁部材9の周辺エッジ部を凹凸のある櫛型形状とした
実施形態を示す。なお、図32(a)の平面図では基板1上に積層される半導体チップ2
は図示していない(後述の各実施形態における各図(a)についても同様)。
この実施形態では、左右に隣り合う電極パッド11間(上層においては左右の電極パッ
ド21間)、並びに電極パッド11(21)上に形成された左右に隣り合う導体部材5間
に絶縁部材9による樹脂隔壁が挿入された構造となり、導体部材5の形成時に発生する可
能性のある左右に隣り合う電極パッド11(21)間の電気的短絡を引き起こすブリッジ
不良を抑制することができる。
絶縁部材9は接着層3と一体化されており、上方から見て全体的に、絶縁部材9が接着
層3の周端から突出した凸型形状を持つ。
この構造の製造プロセスとしては、たとえば、第11〜18実施形態にて説明したプロ
セスを適用することができる。
ただし、導電部材5は、たとえば図33(a)に示すように、上下に対向する電極パッ
ド11,21における凹部4内に露出した表面を覆う下壁501および上壁502、なら
びに接着層3における凹部内に露出した接着層壁31を覆う奥壁503とともに、絶縁部
材9における凹部4内に露出した側面を覆う左右側壁504を有し、全体的に蓋のない箱
型(壺型とも呼べる)形状となっている。
また、導電部材5は、たとえば図33(b)に示すように、奥壁503のない、下壁5
01、上壁502、および左右側壁504からなる筒型形状を有するものともできる。
両形状は製膜条件等によって決まり、電極パッド11,21に接している接着層壁30
1が奥まっているほど、つまり凹部4の奥行きが深いほど、筒状になりやすい。もちろん
、両形状の導電部材5ともに、良好な電極パッド11,21の電気的接続が得られ、且つ
、左右電極パッド11(21)間の絶縁部材9による絶縁効果が得られる。筒状の場合で
は、接着層3としてめっきの付き易い特性の樹脂を選ばなくてもよく、接着層の特性の選
択範囲を広げることができる。
また、いずれの形状であっても、導電部材5の側壁504を形成する析出量が大幅に増
えるため、導電パスがより多くなることにより、配線抵抗の大幅な減少が期待できるとい
う効果がある。
さらに、第18実施形態として説明した図23のマスクレス法による形成プロセスを適
用させる場合では、導電部材5の側壁504の存在により、シード層となる下地導電層5
2がなくても、無電解めっきが横方向に広がらなくなり、隣の電極パッド11(21)と
の短絡(ショート)を根本的に抑制することができる。
(第22実施形態)
図34(a)(b)(c)は、図32に示す第21実施形態における凹部4を、接着層
3の外周部に穴を形成することで設けた実施形態を示す。
より具体的には、基板1上に堆積された接着層3の外周部にて、上層の半導体チップ2
よりも外側に位置する接着層3の周縁部が残る状態で、基板1上の電極パッド11まで達
する穴を開けて凹部4を形成する。この凹部4は、他の実施形態と同様に上下に対向する
電極パッド11,21間に位置する接着層3の側壁に向かって窪んだ凹部であって、さら
に上層の半導体チップ2の側面より外側の位置において上方にも開口した凹部となってい
る。
この実施形態によれば、基板1上の電極パッド11に達しているため、図32の実施形
態と比べて、さらに選択的な導電部材5の形成が可能となり、外周部の側面を通じて生じ
る可能性のある電極パッド11間のブリッジ現象を抑制することができ、導電部材5の形
成による電気的接続歩留りをさらに向上させることができる。
この構造の製造プロセスとしては、たとえば、第11〜18実施形態にて説明したプロ
セスを適用することができる。
ただし、導電部材5は、前述の第11実施形態の場合と同様に、壺型または筒型形状を
持つ。
また、第11実施形態におけるプロセスを適用する場合には、凹部4への導電部材5の
埋め込みを考慮すると、CVD等を適用することになる。
第12,13実施形態の場合では、シード層となる下地導電層52の形成は、CVDま
たは無電解めっきを適用することになる。
第14実施形態では、余剰析出分つまり不要な導電層50の除去には、主にケミカルエ
ッチングを適用することになる。
第15実施形態では、シード層となる下地導電層52の形成は、CVDまたは無電解め
っきを適用し、シード部分の除去には、主にケミカルエッチングを適用することになる。
第18実施形態では、電極パッド11間にある接着層壁31において、穴で露出させた
以外の側壁には下地導電層52を形成するめっき膜が伸びることができなくなるため、電
極パッド11間の短絡を生じない極めて安定したシード層のめっきを形成することができ
る。
(第23実施形態)
電極パッド11間のブリッジ抑制構造については、上述した各実施形態以外にも、たと
えば図35(a)(b)(c)に示すように、上下の電極パッド11,21間に絶縁部材
9を設けることも考えられる。
より具体的には、たとえば図32では、上方から見て、電極パッド11,21で形成さ
れるリードとリードの間に張り出す形で絶縁部材9ないし接着層3が存在するのに対し、
本実施形態では、逆に、リードとリードの間の絶縁部材9ないし接着層3が、リード上に
ある絶縁部材9に対して、図中矢印の方向に凹型に窪んだ形状で存在する。
上下の電極パッド11,21間の凹部4にて導電部材5が形成されるX−X’面よりも
内側に、絶縁部材9ないし接着層3を形成する樹脂端が存在することにより、リード間シ
ョートを有するリード間の樹脂表面への膜の形成が抑制されるため、凹部4が電極パッド
11,21間のブリッジ現象を妨げる効果があり、接続歩留りを向上させることができる
。
この構造の製造プロセスとしては、第11〜18実施形態におけるものを適用させるこ
とができる。
ただし、図16〜23では、接着層3の接着層壁31にて、凹部4を有することとなる
。
また、第11,15,16,17実施形態では、凹部4にはレジストを充填することも
できる。もちろんプロセス後はレジストは除去される。
第18実施形態では、左右に隣り合う電極パッド11間または電極パッド21間に空間
があるため、シード層となる下地導電層52がなくても、無電解めっきが横方向に広がら
なくなり、左右の電極パッド11間または電極パッド21間の短絡(ショート)を、根本
的に抑制することができる。
(第24実施形態)
図36(a)(b)(c)は、図35に示す第23の実施形態における絶縁部材9を、
接着層3とは異なる樹脂で形成した実施形態を示す。
より具体的には、接着層3は樹脂A、絶縁部材9は樹脂Bとし、たとえば、樹脂Aとし
て半導体チップ2と基板1との接着性に優れる樹脂、樹脂Bとして導電部材5との密着性
の良い樹脂を用いることで、より信頼性との高い接続を実現できる。
なお、異なる樹脂AとBは、お互いに接する場合と、接しない場合が考えられるが、い
ずれの場合も、上記の効果が期待できることは言うまでもない。
この構造の製造プロセスとしては、第11〜第18実施形態におけるものを適用させる
ことができる。
ただし、図16〜23では、接着層3の接着層壁31にて、凹部4を有することとなる
。
また、電極パッド11,21が接する樹脂と主に接着を担う樹脂をわけることができる
。電極パッド11,21に接する樹脂に高解像度を有する樹脂を用いることや、金属膜の
密着性の高い樹脂を用いることで、高密度化、高信頼性化が期待できる。
また、第11,15,16,17実施形態では、凹部4にはレジストを充填することも
できる。もちろんプロセス後はレジストは除去される。
第17実施形態では、接着用の樹脂に触媒化が不可能なので、電極パッド11,21に
接している樹脂のみ触媒化が可能な樹脂を選択することで、図中のレジストパターン8の
形成を省略することができ、プロセスが非常に簡単になる。
第18実施形態では、左右に隣り合う電極パッド11間または電極パッド21間に空間
があるため、シード層となる下地導電層52がなくても、無電解めっきが横方向に広がら
なくなり、電極パッド11間および電極パッド21間の短絡(ショート)を、根本的に抑
制することができる。また、接着用の樹脂に直接もしくは平易な前処理ではめっきが不可
能なため、電極に接している樹脂のみ直接もしくは平易な前処理ではめっきが可能な樹脂
をそれぞれ選択すれば、一般的な無電解めっきを用いることが可能になり、プロセスが非
常に簡単になる。
(第25実施形態)
図37(a)(b)(c)は、図36の第24実施形態における構造に対して、接着層
3および絶縁部材9を短冊型にした構造の実施形態を示す。
より具体的には、接着層3の端部から続く絶縁部材9を設けて、接着層3および絶縁部
材9全体で短冊型部材を形成し、これを複数本横並びに配設させている。
この構造により、電極パッド11間および電極パッド21間のブリッジ現象をさらに確
実に抑制すると共に、湿式による導体部材5の製膜の際、溶液の滞留を防ぎ、溶液の流れ
をスムーズに行なうことにより、より均質な導体部材5を形成し、確実な接続を行うこと
ができる。
この構造の製造プロセスとしては、第11〜18実施形態におけるものを適用できる。
ただし、図16〜23では、接着層3の接着層壁31にて、凹部4を有することとなり
、凹部4の奥行きが十分深く、電極パッド11,21付近でミクロに見れば、底面が存在
しない。また、スパッタ等直進性の良い製膜方法でシード膜となる下地導電層52、また
は主導電層51もしくは導電層50を作製した場合、凹部4の中の部分は、一般的に十分
深いので無視できると考える。
第11,15,16,17実施形態では、凹部4にレジストがつまらないように十分に
注意する必要がある。
第18実施形態では、隣り合う電極パッド11間および電極パッド21間に空間がある
ため、シード層となる下地導電層52がなくても、無電解めっきが横方向に広がらなくな
り、電極パッド11間および電極パッド21間の短絡(ショート)を、根本的に抑制する
ことができる。
なお、本実施形態においても、図36の第24実施形態と同様、短冊状の樹脂に、単一
種類でなく、二種類以上の樹脂を用いることで、より信頼性の高い確実な電気的接続を実
現できる。
この場合の製造プロセスとしても、第11〜18実施形態におけるものを適用できる。
ただし、着層3の接着層壁31にて、凹部4を有することとなり、凹部4の奥行きが十
分深く、電極パッド11,21付近でミクロに見れば、底面が存在しない。また、スパッ
タ等直進性の良い製膜方法でシード膜となる下地導電層52、または主導電層51もしく
は導電層50を作製した場合、凹部4の中の部分は、一般的に十分深いので無視できると
考える。また、無視できない程度に浅い場合でも、電極パッド11,21部分の接してい
る樹脂と接着部分とは離れているために、配線等に影響を及ぼさないとすることができる
。
その他の点については、上記第24実施形態における異なる樹脂A、Bを用いた場合と
同様である。
(第26実施形態)
上述したとおりの第1〜25実施形態における本発明については、たとえば図38(a
)(b)および図39(a)(b)に示すように、接着層3をいくつかのエリアに分割す
ることにより、周辺部ではない領域にある基板1と半導体チップ2間の電極パッド11,
21に導体部材5を形成することを可能にできる。図38(a)(b)では接着層3は上
下二つの長方エリア3Aに分割され、図39(a)(b)では4つの正方エリア3Bに分
割されており、導電部材5は、各エリアの側面に沿って上下の電極パッド11,21を接
続するように形成されている。
この構造を採用することにより、プロセス上の制約から周辺部にしか配置できない電極
パッド11,21を内部に配置することが可能となり、より多くの端子を有する半導体素
子の電気的接続が可能になる。
なお、ここでは図示していないが、上述した第20〜第25実施形態を、分割されたそ
れぞれのエリアにおける樹脂層3−電極パッド11,21の構造に適用することで、より
確実な電気的接続を実現できる。
このエリア分割型の実施形態については、上述した各実施形態における製造プロセスを
適用できることは言うまでもない。
(第27実施形態)
上述したエリア分割型については、たとえば図40、図41(a)(b)、図42に示
すように、接着層3をさらに多くの複数の柱状のエリア3Cに分割して、各エリアのコー
ナー部を含む正方領域(図41(a)参照)もしくは各エリアの辺部を含む長方領域(図
41(b)参照)に電極パッド11,21を配置することで、微細化した柱状エリアに対
してさらなる多端子化を図ることができる。図40では、導電部材5は、分割された接着
層3の各エリア3Cのコーナー部の側面に沿って上下の電極パッド11,21を接続する
ように形成されている。
なお、本実施形態においては、導電部材5を形成した後、さらに、半導体チップ2−基
板1間を封止樹脂で封止することにより、接続信頼性寿命を向上させることができる。
(第28実施形態)
本実施形態では、たとえば図43、図44(a)(b)、および図45に示すように、
接着層3をさらに多くの複数の柱状のエリア3Dに分割し、一つの柱状エリア3Dに対し
て一つの電極パッド11,21を対応させ、各柱状接着層3の側側面に導電部材5を形成
している。図43では、導電部材5は、分割された接着層3の各エリア3Dの周側面に沿
って上下の電極パッド11,21を接続するように形成されている。
この構造により、従来のエリア型のバンプによるフリップチップ接続と同様な電極パッ
ド配置による電気的接続、つまり導電部材5の形成が可能になり、レイアウト設計時にお
ける自由度を著しく向上させることができる。
なお、本実施形態の場合にも、本接続、つまり導体部材5の形成後、半導体チップ2−
基板1間に封止樹脂を充填することにより、信頼性寿命を向上させることができる。
(第29実施形態)
本実施形態では、たとえば図46、図47(a)(b)、および図48に示すように、
接着層3を分割した各エリア3Eと電極パッド11,21との形状および位置の相対関係
を調整することで、個々のエリア3Eに対してより多くの独立した導電部材5の形成を可
能にしている。図46、図47(a)(b)、および図48では、各柱状接着層3は、断
面略十字形状を持つように形成され、電極パッド11,21は、十字形状に対して正方形
状を持つように形成されており、導電部材5は、接着層3の各入隅の側面に沿って形成さ
れている。他方、図47(b)では、接着層3および電極パッド11,21は、それぞれ
正方形状を持ち、且つ互いに45度回転して位置ずれするように形成されており、導電部
材5は、電極パッド11,21に接する接着層3の側面の一部に沿って、上下の電極パッ
ド11,21を接続するように形成されている。
この構造によれば、機械的強度に影響する柱状接着層3の断面積を必要以上に小さくし
なくとも、同一の面積内により多くの電気的接続を実現できるため、より接続信頼性の高
い多端子接続を実現することができる。
(第30実施形態)
本実施形態では、たとえば図49に示すように、複数の半導体チップ2を同一の配線基
板1上に搭載した後、半導体チップ2間の表面配線と基板1−半導体チップ2間の電気的
接続を同時に行なっている。すなわち、各半導体チップにおいて、上述したとおりに基板
1−半導体チップ2間の凹部4にて電極パッド11,21を接続するように導電部材5を
形成するとともに、隣り合う半導体チップ2間の導電部材5同士をもその間に形成された
導電部材5で接続する。
この構造によれば、複数の半導体チップ2を搭載したマルチ・チップ・モジュールにお
いて、配線層の形成とチップ接続を同時に行うことができ、プロセス時間の短縮、それに
よるコストダウンを実現できる。
(第30実施形態)
本実施形態では、たとえば図50に示すように、内部にエリア配列のバンプ電極100
を有する半導体チップ2を積層させている。基板1−半導体チップ2間は、上述したとお
りに凹部4に電極パッド11,21を接続するように形成された導電部材5によって電気
的接続されている。
この構造では、基板1に半導体チップ2を接合する際、まずあらかじめ基板1もしくは
半導体チップ2に塗布した樹脂による接着とバンプ電極100による金属的な接合を同時
に行ない、しかるのちに、周辺部の導電部材5の形成を利用した電気的接続を行なうこと
ができる。これによれば、エリアバンプ接続の活用により、より多端子接続に対応が可能
となる。
は一例であり、これに限定されるものではない。
10 ウエハ
11 電極パッド
2,2A,2B 半導体チップ
21 電極パッド
22 絶縁層
3 接着層
31 接着層壁
4 凹部
5,5’ 導電部材
5A 第1導電部材
5B 第2導電部材
50 導電層
50’ 触媒化処理領域
51,51A,51B 主導電層
52,52A,52B 下地導電層
501 下壁
502 上壁
503 奥壁
504 左右側壁
5p 境界線
8,8A−8C レジストパターン
9 絶縁部材
100 バンプ電極
110 基板
111 電極パッド
112 バンプ
120 半導体チップ
121 電極パッド
122 バンプ
130 接着層
210 基板
211 バンプ
220 半導体チップ
221 貫通ビア
222 微細バンプ
230 接着層
Claims (28)
- 下層となる半導体チップもしくは基板に設けられた第1電極と、上層となる半導体チップに設けられた、第1電極と対向する第2電極の間の接着層に形成された横方向に窪んだ凹部の一部または全ての面に、第1電極および第2電極を接続する導電部材が設けられている、ことを特徴とする半導体チップの電極接続構造。
- 前記導電部材は、前記凹部の壁面に沿った形状を有している、ことを特徴とする請求項1記載の半導体チップの電極接続構造。
- 前記導電部材は、前記凹部の壁面に沿った凹型である、ことを特徴とする請求項2記載の半導体チップの電極接続構造。
- 前記導電部材は、下地導電層と、該下地導電層に積層された主導電層を有している、ことを特徴とする請求項1ないし3のいずれかに記載の半導体チップの電極接続構造。
- 前記下地導電層は、前記凹部の表面を伝う層状に形成されている、ことを特徴とする請求項4記載の半導体チップの電極接続構造。
- 前記下地導電層は、前記凹部の表面上に導電部材が分散して粒状に形成されている、ことを特徴とする請求項4記載の半導体チップの電極接続構造。
- 前記導電部材は、前記凹部を埋め込むように形成されている、ことを特徴とする請求項1記載の半導体チップの電極接続構造。
- 左右の第1電極同士間、左右の第2電極同士間、および上下の第1電極と第2電極間の少なくともいずれかに絶縁部材が設けられている、ことを特徴とする請求項1ないし7のいずれかに記載の半導体チップの電極接続構造。
- 左右の導電部材間に絶縁部材が設けられている、ことを特徴とする請求項1ないし7のいずれかに記載の半導体チップの電極接続構造。
- 前記絶縁部材は接着剤からなる、ことを特徴とする請求項8または9記載の半導体チップの電極接続構造。
- 前記接着剤は接着層を構成する接着剤と同じである、ことを特徴とする請求項10記載の半導体チップの電極接続構造。
- 請求項1ないし11のいずれかに記載の電極接続構造に用いられる第1電極と第2電極を接続する導電部材。
- 基板上に接着層を介して1または複数の半導体チップが搭載された半導体装置であって、前記基板と前記半導体チップの電極間、または前記半導体チップ同士の電極間において、請求項1ないし11のいずれかに記載の電極接続構造を有する、ことを特徴とする半導体装置。
- 複数の半導体チップが搭載された半導体装置であって、所定の半導体チップの第1電極と上方の半導体チップの第2電極とを接続する上方の第1導電部材と、前記所定の半導体チップの第2電極と下方の半導体チップ又は基板の第1電極とを接続する下方の第1導電部材と、前記半導体チップの側面を伝う第2導電部材を有し、該第2導電部材により上方、下方の第1導電部材が接続されている、ことを特徴とする請求項13記載の半導体装置。
- 前記半導体チップの側面に絶縁層が形成されており、前記絶縁層上に前記第2導電部材が形成されている、ことを特徴とする請求項14記載の半導体装置。
- 前記第2導電部材は、対応する上下一対ずつの第1導電部材同士を接続する縦細形状に形成されている、ことを特徴とする請求項14記載の半導体装置。
- 前記第2導電部材は、上層の複数の第1導電部材と、下層の複数の第1導電部材を複数対まとめて接続する横広形状に形成されている、ことを特徴とする請求項14記載の半導体装置。
- 第1電極を備えた基板もしくは半導体チップと、外周部に第2電極を備えた半導体チップとを、接着層を介して第1電極と第2電極が対向するよう接合する第1工程と、基板と半導体チップ間または半導体チップ同士間の前記接着層に設けられた横方向に窪んだ凹部に、前記第1電極と前記第2電極を接続する導電部材を設ける第2工程とを有する、ことを特徴とする半導体装置の製造方法。
- 前記第1工程と前記第2工程を繰り返すことにより、複数の半導体チップを積層する、ことを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第1工程において、複数の半導体チップを積層し、
前記第2工程において、各層の前記第1電極と前記第2電極を接続する導電部材を一括して設ける、ことを特徴とする請求項18記載の半導体装置の製造方法。 - 前記半導体チップの側面を伝って上下の第1導電部材を接続する第2導電部材を設ける工程をさらに有する、ことを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第1工程は、感光性樹脂を複数の基板を含むウエハ全面に塗布する工程と、当該感光性樹脂を接着層として半導体チップをウエハの各基板上にマウントする工程とを有し、前記第2工程は、マウント後の半導体チップをマスクとする露光工程と、露光工程後の基板と半導体チップ間または半導体チップ同士間の前記接着層をエッチングして、基板と半導体チップまたは半導体チップ同士の外周部において相対する第1電極および第2電極の表面が露出した前記凹部を形成する現像工程と、現像工程により形成された前記凹部に、導電部材を選択的に形成する工程とを有する、ことを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第2工程の前記露光工程にて、基板と半導体チップ間または半導体チップ間の前記接着層の外形を半導体チップの外形より小さくできる領域まで、半導体チップをマスクとする露光を行い、前記第2工程の前記現像工程にて、露光後の前記領域をエッチングして、前記窪み部を形成する、ことを特徴とする請求項22記載の半導体装置の製造方法。
- 前記第2工程は、前記導電部材の形成領域以外を覆うレジストパターンを形成する工程と、前記レジストパターンおよび前記導電部材の形成領域を被覆する導電層を形成する工程と、前記レジストパターンと前記レジストパターン上に堆積した導電層を除去して、導電部材のパターンを形成する工程とを有する、ことを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第2工程は、前記接着層に設けられた横方向に窪んだ凹部を含む、前記半導体チップおよび前記基板の壁面全体、又は、2つの半導体チップの壁面全体に導電層を形成する工程と、前記導電部材の形成領域にレジストパターンを形成する工程と、前記レジストパターン以外の部位の導電層を除去する工程と、
前記レジストパターンを除去する工程とを有する、ことを特徴とする請求項18記載の半導体装置の製造方法。 - 前記第2工程は、前記接着層に設けられた横方向に窪んだ凹部を含む、前記半導体チップおよび前記基板の壁面全体、又は、2つの半導体チップの壁面全体に下地導電層を形成する工程と、前記下地導電層上であって、前記導電部材の形成領域以外の領域にレジストパターンを形成する工程と、前記下地導電層上であって、前記導電部材の形成領域に電気めっきにより主導電層を形成する工程と、前記レジストパターンを除去する工程と、前記主導電層により覆われていない前記下地導電層を除去する工程とを有する、ことを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第2工程は、前記導電部材の形成領域以外の領域にレジストパターンを形成する工程と、前記導電部材の形成領域に触媒化処理を施す工程と、前記導電部材の形成領域に無電解めっきにより選択的に導電層を形成する工程と、前記レジストパターンを除去する工程とを有する、ことを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第2工程は、
前記導電部材の形成領域に下地導電層を形成する工程と、前記下地導電層上に無電解めっきにより主導電層を形成する工程とを有する、ことを特徴とする請求項18記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007135948A JP5177625B2 (ja) | 2006-07-11 | 2007-05-22 | 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法 |
US12/309,207 US8399979B2 (en) | 2006-07-11 | 2007-07-06 | Electrode connection structure of semiconductor chip, conductive member, and semiconductor device and method for manufacturing the same |
PCT/JP2007/063550 WO2008007617A1 (fr) | 2006-07-11 | 2007-07-06 | Structure de connexion d'électrodes de puce semi-conductrice, élément conducteur, et dispositive à semi-conducteurs et son procédé de fabrication |
US13/096,496 US8367468B2 (en) | 2006-07-11 | 2011-04-28 | Electrode connection structure of semiconductor chip, conductive member, and semiconductor device and method for manufacturing the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006189916 | 2006-07-11 | ||
JP2006189916 | 2006-07-11 | ||
JP2007135948A JP5177625B2 (ja) | 2006-07-11 | 2007-05-22 | 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008042169A JP2008042169A (ja) | 2008-02-21 |
JP5177625B2 true JP5177625B2 (ja) | 2013-04-03 |
Family
ID=38923178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007135948A Expired - Fee Related JP5177625B2 (ja) | 2006-07-11 | 2007-05-22 | 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8399979B2 (ja) |
JP (1) | JP5177625B2 (ja) |
WO (1) | WO2008007617A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8603239B2 (en) | 2000-03-14 | 2013-12-10 | James Hardie Technology Limited | Fiber cement building materials with low density additives |
US8993462B2 (en) | 2006-04-12 | 2015-03-31 | James Hardie Technology Limited | Surface sealed reinforced building element |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2202789A1 (en) * | 2008-12-24 | 2010-06-30 | Nxp B.V. | Stack of molded integrated circuit dies with side surface contact tracks |
US9167694B2 (en) * | 2010-11-02 | 2015-10-20 | Georgia Tech Research Corporation | Ultra-thin interposer assemblies with through vias |
US9786634B2 (en) | 2015-07-17 | 2017-10-10 | National Taiwan University | Interconnection structures and methods for making the same |
CN110867430B (zh) | 2018-08-28 | 2022-01-04 | 财团法人工业技术研究院 | 异质整合组装结构及其制造方法 |
JP6921794B2 (ja) * | 2018-09-14 | 2021-08-18 | 株式会社東芝 | 半導体装置 |
KR20220031237A (ko) | 2020-09-04 | 2022-03-11 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5397916A (en) * | 1991-12-10 | 1995-03-14 | Normington; Peter J. C. | Semiconductor device including stacked die |
KR0147259B1 (ko) * | 1994-10-27 | 1998-08-01 | 김광호 | 적층형 패키지 및 그 제조방법 |
WO1998040915A1 (fr) * | 1997-03-10 | 1998-09-17 | Seiko Epson Corporation | Composant electronique et dispositif a semi-conducteurs, procede de fabrication correspondant, carte a circuit imprime ainsi equipee, et equipement electronique comportant cette carte a circuit imprime |
JP3936247B2 (ja) | 2002-06-12 | 2007-06-27 | トヨタ自動車株式会社 | エンジンの冷却装置 |
JP4081666B2 (ja) * | 2002-09-24 | 2008-04-30 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3842759B2 (ja) | 2003-06-12 | 2006-11-08 | 株式会社東芝 | 三次元実装半導体モジュール及び三次元実装半導体システム |
JP2005009419A (ja) | 2003-06-19 | 2005-01-13 | Toyota Motor Corp | オイルパン構造 |
JP2005051910A (ja) | 2003-07-28 | 2005-02-24 | Nippon Signal Co Ltd:The | 自動列車運転装置 |
JP2005109419A (ja) | 2003-09-29 | 2005-04-21 | System Fabrication Technologies Inc | 三次元半導体集積回路装置 |
JP3945483B2 (ja) * | 2004-01-27 | 2007-07-18 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP2005251910A (ja) * | 2004-03-03 | 2005-09-15 | Seiko Epson Corp | 回路基板とその製造方法、電気光学装置、電子機器 |
US7245021B2 (en) | 2004-04-13 | 2007-07-17 | Vertical Circuits, Inc. | Micropede stacked die component assembly |
KR100668857B1 (ko) * | 2005-07-07 | 2007-01-16 | 주식회사 하이닉스반도체 | 적층형 패키지 |
US20080237828A1 (en) * | 2007-03-30 | 2008-10-02 | Advanced Chip Engineering Technology Inc. | Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same |
US7867878B2 (en) * | 2007-09-21 | 2011-01-11 | Infineon Technologies Ag | Stacked semiconductor chips |
TW200935572A (en) * | 2008-02-01 | 2009-08-16 | Yu-Nung Shen | Semiconductor chip packaging body and its packaging method |
-
2007
- 2007-05-22 JP JP2007135948A patent/JP5177625B2/ja not_active Expired - Fee Related
- 2007-07-06 US US12/309,207 patent/US8399979B2/en not_active Expired - Fee Related
- 2007-07-06 WO PCT/JP2007/063550 patent/WO2008007617A1/ja active Application Filing
-
2011
- 2011-04-28 US US13/096,496 patent/US8367468B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8603239B2 (en) | 2000-03-14 | 2013-12-10 | James Hardie Technology Limited | Fiber cement building materials with low density additives |
US8993462B2 (en) | 2006-04-12 | 2015-03-31 | James Hardie Technology Limited | Surface sealed reinforced building element |
Also Published As
Publication number | Publication date |
---|---|
US20100044870A1 (en) | 2010-02-25 |
WO2008007617A1 (fr) | 2008-01-17 |
US20120108008A1 (en) | 2012-05-03 |
JP2008042169A (ja) | 2008-02-21 |
US8367468B2 (en) | 2013-02-05 |
US8399979B2 (en) | 2013-03-19 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090319 |
|
A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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