KR20240017393A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20240017393A
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pillar
semiconductor device
die
sides
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KR1020240013916A
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김진영
정지영
윤주훈
안광웅
임호정
이태용
배재민
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앰코 테크놀로지 인코포레이티드
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    • H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/29027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the layer connector being offset with respect to the bonding area, e.g. bond pad
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

반도체 장치 및 반도체 장치 제조 방법이 개시된다. 비-한정적인 예시로서, 본 발명의 다양한 양태가 작은 크기와 가는 피치를 갖는 적층 가능한 반도체 장치 및 그 제조 방법을 제시한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 다양한 실시예는 반도체 장치 및 이의 제조 방법에 관한 것이다.
현재의 반도체 장치 및 반도체 장치를 제조하는 방법은, 너무 낮은 민감성, 높은 비용, 감소된 신뢰도와 패키지 사이즈가 너무 크다는 점 등에서 부적당하다는 문제가 있다. 통상적인 그리고 종래의 방법들의 한계점들 단점들이, 도면을 참조하여 본 발명의 나머지 부분에 기재된 현재의 방법들과 함께 이러한 접근법들의 비교를 통하여, 당업자들에게 명확해질 것이다.
본 발명의 해결하고자 하는 과제는 종래의 반도체 장치 및 제조 방법이 갖고 있는 한계점들을 해결하는 새로운 반도체 장치 및 제조 방법을 제공하는 데 있다.
본 발명의 다양한 양태들은 반도체 장치 및 반도체 장치의 제조 방법이 제공된다. 비-한정적인 예로서, 본 발명의 다양한 양태들은 작은 크기와 세밀한 피치(pitch)로 쌓아 올릴 수 있는 반도체 장치와 그 제조 방법이 제공된다.
본 발명의 일 실시예에 따른, 반도체 장치는, 상단 기판면(substrate surface), 하단 기판면, 및 상기 상단 기판면과 하단 기판면 사이에 걸친 측단 기판면들을 포함하는 기판; 상단 다이면(die surface), 하단 다이면, 상단 다이면과 하단 다이면 사이에 걸친 측단 다이면을 포함하고, 상기 하단 다이면은 상기 상단 기판면과 결합된 반도체 다이; 상단 필라면(pillar surface), 하단 필라면, 상기 상단 필라면과 하단 필라면 사이에 걸친 측단 필라면을 포함하고, 상기 하단 필라면이 접착 부재를 통해 상기 상단 기판면에 결합되고 상기 상단 기판면 영역 중 상기 반도체 다이에 의해 커버된 영역 이외의 영역에 위치하는, 금속 필라; 및 적어도 상기 측단 다이면의 일부와 적어도 상기 측단 필라면의 일부를 밀봉하는 밀봉 물질을 포함한다.
상기 접착 부재는 납땜(solder)을 포함한다.
바람직하게는, 상기 상단 필라면은 상기 상단 다이면과 동일 평면에 있다.
바람직하게는, 상기 상단 필라면은 상기 밀봉 물질의 상단 표면과 동일 평면에 있다
상기 반도체 장치는, 상단 상부 기판면(upper substrate surface), 하단 상부 기판면, 상기 상단 상부 기판면과 상기 하단 상부 기판면 사이에 걸친 측단 상부 기판면을 포함하는 상부 기판을 더 포함할 수 있다.
상기 상부 기판은 상기 금속 필라가 일체로 형성된 하단 도전성 패턴을 포함할 수 있다.
상기 금속 필라는 상기 도전성 패턴 상에 도금될 수 있다.
바람직하게는, 상기 상부 기판은 상기 금속 필라 위에 직접 위치하여 상기 하단 도전성 패턴과 상기 금속 필라와 일체로 형성된 상단 도전성 패턴을 포함한다.
바람직하게는, 상기 측단 다이면은 각 상기 측단 기판면들 및 각 측단 상부 기판면과 동일 평면에 있다.
본 발명의 다른 실시예에 따른, 반도체 장치 제조 방법은, 반도체 다이의 하단면을 제1 기판의 상단면에 결합시키는 단계; 제2 기판을 제공하되, 상기 제2 기판은 상기 제2 기판의 하단면에서 돌출된 금속 필라를 포함하는 상기 제2 기판을 제공하는 단계; 및 상기 금속 필라의 하단면을 상기 제1 기판의 상단면에 결합시키는 단계;를 포함한다.
상기 금속 필라의 하단면을 상기 제1 기판의 상단면에 결합시키는 단계는, 상기 금속 필라의 하단면을 상기 제1 기판의 상단면에 접착 부재를 통해 결합시킬 수 있다.
상기 접착 부재는 납땜을 포함할 수 있다.
바람직하게는, 상기 제2 기판은 절연 부재를 포함하고, 상기 금속 필라의 하단면 결합 단계 후, 상기 절연 부재의 적어도 일부를 제거하는 단계를 포함한다.
바람직하게는, 상기 제2 기판은 상기 절연 부재의 상단면 상에 시드 레이어를 포함하고, 상기 금속 필라의 하단면을 상기 제1 기판의 상단면에 결합하는 단계 후, 상기 시드 레이어를 제거하는 단계를 포함한다.
상기 제공된 제2 기판은 상기 금속 필라가 도금되는 하단 도전성 패턴을 포함할 수 있다.
상기 금속 필라의 하단면을 결합하는 단계 후에 상기 하단 도전성 패턴을 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른, 반도체 장치의 제조 방법은, 반도체 다이의 하단면을 제1 기판의 상단면에 결합시키는 단계; 제2 기판을 형성하되, 상기 제2 기판은, 상기 제2 기판으로부터 돌출된 금속 필라, 상기 금속 필라의 표면 상에 있는 접착 부재, 및 상기 금속 필라의 적어도 일부를 둘러싸는 절연 부재를 포함하는 상기 제2 기판을 형성하는 단계; 및 상기 접착 부재를 상기 제1 기판의 상단면에 결합시키는 단계;를 포함한다.
상기 제2 기판의 도전성 패턴 상에 상기 금속 필라를, 적어도 일부에, 도금함으로써 상기 금속 필라를 형성하는 단계를 포함할 수 있다.
상기 절연 부재 상에 임시 물질을, 적어도 일부에, 패터닝하고, 상기 금속 필라의 상기 표면에 상기 접착 부재를 형성함으로써 상기 접착 부재를 형성하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예는 작은 크기와 세밀한 피치(pitch)로 쌓아 올릴 수 있는 반도체 장치와 그 제조 방법을 제공한다.
본 발명의 예시적인 반도체 장치에서, 가는 피치를 갖는 금속 필라들이 기판의 상단 표면 상에 배치되어 밀봉재의 외측으로 노출되고, 이에 따라 가는 피치를 구현할 수 있고, 전체적인 크기를 줄이는 동시에 반도체 장치 위에 다른 반도체 장치 (또는 그 반대로)를 적층할 수 있다.
도 1은 본 발명의 다양한 양태들에 따라, 반도체 장치의 단면도를 도시한다.
도 2는 본 발명의 다양한 양태들에 따라, 반도체 장치의 단면도를 나타낸다.
도 3a 내지 도 3f는 본 발명의 다양한 양태들에 따른 반도체 장치 제조 방법을 설명하는 도면이다.
도 4a 내지 도 4i는 본 발명의 다양한 양태들에 다른 반도체 장치 제조 방법을 설명하는 도면이다.
도 5a 내지 도 5f는 본 발명의 다양한 양태들에 다른 반도체 장치 제조 방법을 설명하는 도면이다.
다음에 설명되는 본 발명의 다양한 양태들은 그 실시예를 설명함으로써 개시된다. 이러한 실시예들은 비-한정적인 것들로서, 개시되는 본 발명의 다양한 양태의 범위는 여기에 제시된 실시예들의 특정한 속성들에 의해 어쩔 수 없이 제한되어서는 안 된다. 아래의 설명에서, "예로써", "예를 들어" 및 "예시적인"의 용어는 비-한정적인 것이며 "예시의 방법이며 비-한정적인 것으로써", "예들 들어, 그리고 이에 제한되지 않는" 등과 같은 표현과 일반적으로 동일하다.
여기에 사용된 바와 같이, "및/또는"은 "및/또는"에 의해 연결된 리스트 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 세 요소 세트{(x), (y), (x, y)}중 임의의 요소를 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 일곱 요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}중 임의의 요소를 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상을 의미한다. 여기에 사용된 바와 같이, “e.g.,”, 및 “예를 들면”은 하나 이상의 비-한정적인 예들, 경우들, 또는 도해들을 설정한다.
여기에 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 한정하려는 의도가 아니다. 여기에 사용된 바와 같이, 단수 형태는, 내용상 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, "포함한다(comprises)", "포함한다(includes)," "포함하는(comprising), "포함하는(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 특징들, 정수들, 단계들, 동작들, 구성 요소들, 및/또는 부품들을 지칭하며, 특징들, 정수들, 단계들, 동작들, 구성 요소들, 부품들 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않음이 이해될 것이다.
비록 용어 제1, 제2, 등이 다양한 구성 요소들을 여기서 설명하는데 이용될 수 있으나, 이러한 구성 요소들은 이러한 용어들로 한정되어서는 안됨이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1구성 요소, 제1부품 또는 제1섹션은 본 발명의 교시로부터 벗어나지 않고 제2구성 요소, 제2부품 또는 제2섹션으로 지칭될 수 있다. 유사하게, "상부(upper)", "하부(lower)", "측부(side)", “상단(top)”, “하단(bottom)” 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 구성 요소로부터 다른 구성 요소를 구분하는데 사용될 수 있다. 그러나, 부품들은 다른 방식으로 위치될 수 있는데, 예를 들면, 본 발명의 교시를 벗어나지 않고, "상단(top)" 면이 수평으로 바라보고 그리고 그것의 "측부(side)" 면이 수직으로 바라보도록 반도체 디바이스가 옆으로 위치될 수 있다는 것이 이해되어야 한다.
또한, 결합된, 연결된, 부착된 이란 용어는, 명시적으로 다른 뜻을 나타낸 것이 아니라면, 직접 또는 간접 (예를 들어, 그 사이에 오는 구성요소를 통해)적인 결합, 연결 부착의 의미를 포함한다. 예를 들어, 구성요소 A가 구성요소 B와 결합되었다면, 구성요소 A는 구성요소 B에 중개 신호 분배 구조를 통해 간접적으로 결합될 수 있으며, 구성요소 A는 구성요소 B에 직접 결합 (예를 들어, 직접 부착되거나, 직접 납땜질되거나, 직접 금속-금속 결합(bonding)으로 부착되는 등의 결합) 될 수 있다.
도면에서, 구조, 층 영역 등의 치수는 (예를 들어, 절대적 및/또는 상대적 치수) 명확한 설명을 위해 과장될 수 있다. 이러한 치수는 일반적으로 예시적은 구현을 나타내며, 이에 한정되는 것은 아니다. 예를 들어, 만일 구조 A가 영역 B보다 더 크게 도시되었다면, 이는 하나의 예시적인 구현을 나타내며, 다른 설명이 없다면, 구조 A가 일반적으로 구조 B보다 더 커야 함을 요구하지는 않는다. 추가적으로 도면에서 유사한 도면부호는 상세한 설명 전체에서 유사한 구성요소를 지칭할 수 있다.
본 발명의 다양한 양태들은 기판, 상기 기판의 일면에 결합된 반도체 다이, 상기 기판의 일면에 결합된 금속 필라(metal pillars), 상기 반도체 다이 및 금속 필라를 밀봉하여 절연시키고 상기 금속 필라를 노출시키는 밀봉재(encapsulant)를 포함하는 반도체 장치를 제공한다. 상기 금속 필라는 예를 들어, 상기 밀봉재의 홀을 따라 수직으로 형성될 수 있다.
본 발명의 다양한 양태들은 금속 필라와 상기 금속 필라를 둘러싸는 절연 요소를 포함하는 캐리어 기판을 제공하는 단계, 상기 절연 요소의 일면 상에 포토레지스트를 코팅 및 패터닝하는 단계, 상기 금속 필라 상에 도금(plating)을 수행하는 단계, 상기 금속 필라를 기판에 결합시키는 단계, 상기 포토레이지터와 상기 캐리어 기판을 제거하는 단계, 및 상기 금속 필라를 밀봉하는 밀봉재를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 다양한 양태들은 반도체 장치의 제조 방법을 제공하며, 상기방법은 캐리어 기판의 일면 상에 시드 층(seed layer)과 포토 레지스터를 제공하는 단계, 상기 포토레지스트의 패턴으로 도금을 수행하여 금속 필라를 형성하는 단계, 상기 포토레지스트를 제거하는 단계, 상기 금속 필라는 기판에 결합시키는 단계, 상기 금속 필라를 밀봉하는 밀봉재를 형성하는 단계, 및 상기 캐리어 기판을 제거하는 단계를 포함한다.
본 발명의 다양한 양태들은, 예를 들어, 기판의 상단 표면 상에 가는 피치(fine pitch)의 금속 필라들을 포함하는 반도체 장치를 제공하며, 상기 금속 필라들은 밀봉재 외측에 노출되어, 적층 가능한 반도체 장치가 작은 크기와 가는 피치의 패턴 간격을 가질 수 있도록 한다. 또한 상기 반도체 장치는, 예를 들어, 금속 필라에 결합된 상부 기판을 포함할 수 있다.
본 발명의 다양한 양태들이 당업자들이 쉽게 실시할 수 있도록 첨부되는 도면들을 참조로 하여 자세히 설명된다.
도 1은 본 발명의 다양한 양태에 따른 반도체 장치의 단면도를 나타낸다. 일 실시예에 따른 반도체 장치(100)는, 예를 들어, 기판(110), 반도체 다이(120), 금속 필라(metl pillars; 130), 밀봉재(140), 및 도전성 볼(conductive balls; 150)을 포함할 수 있다.
기판(110)은, 예를 들어, 일반적으로 인쇄 회로 기판(PCB; printed circuit board) 또는 리드 프레임으로 형성될 수 있다. 또한 기판(110)은 반도체 공정에서 실리콘 기판으로 쌓아 올린(built-up) 기판으로 형성될 수 있다. 개별적으로 도시되지는 않았지만, 기판(110)은, 예를 들어, 상기 기판의 상단 표면 및 하단 표면 상에 형성된 전기적으로 결합된 패드가, 위에 가로놓인 반도체 다이(120) 또는 금속 필라(130)가 아래에 놓인 도전성 볼(150)에 전기적으로 연결되도록 하는, 하나 이상의 도전층(예를 들어 금속 등)을 포함할 수 있다. 이러한 기판(110)의 도전층은, 예를 들어, 구리(Cu), 알루미늄(Al), 이들의 합금 등을 포함할 수 있다. 그러나 본 발명의 범위는 여기에 한정되지는 않는다. 추가적으로 향상된 연결성을 위해, 금(Au)과 같은 금속이 추가적으로 패드에 적용될 수 있다.
반도체 다이(120)은, 예를 들어, 반도체 웨이퍼에서 분리된 집적 회로 칩을 포함할 수 있다. 반도체 다이(120)는 다양한 형태의 전기 회로 중 어느 하나, 예를 들어, CPU(central processing unit), DSP(Digital signal processors), 네트워크 프로세서, 전력 관리 유닛, 오디오 프로세서, RF 회로, 무선 기반 SoC(System on Chip), 센서, 어플리케이션 특정 집적회로 등을 포함할 수 있다.
반도체 다이(120)는, 예를 들어, 전기 신호를 도전성 패드(121)를 통해 제1 면(예를 들어 하단 표면 등)으로 및/또는 제 1면으로부터 입력 및/또는 출력할 수 있다. 도전성 패드(121)는 일반적으로 알루미늄(Al) 및/또는 다른 도전성 물질을 포함할 수 있다. 또한, 반도체 다이(120)의 도전성 패드(121)는 도전성 접착 요소(120a) (예를 들어, 납땜, 도전서 에폭시 등을 포함하는),를 통해 기판(110)의 상단 표면에 형성된 볼(또는 패드 또는 다른 상호 연결 구조)로 전기적으로 연결될 수 있다. 직접적인 금속-금속 (예를 들어 무납땜)의 이종간 금속 결합도 활용될 수 있을 것이다. 반도체 다이(120)는, 예를 들어, 도전성 패드(121)이 노출되는 영역 이외에 다른 영역을 절연시키는 패시베이션 층(passivation layer)을 포함할 수 있다. 하나의 도전성 패드(121)가 설명되었지만, 다른 개수의 이러한 도전성 패드들이 제시될 수 있다.
반도체 다이(120)는, 예를 들어, 상기 제1 면(예를 들어 하단 표면)과 반대쪽에 제2 면(예를 들어 상단 표면)을 포함할 수 있다. 상기 제2 면(122)은, 예를 들어, 외측 (예를 들어, 밀봉재 물질에서 노출되는)으로 노출될 수 있다. 상기 제2면(122)은, 예를 들어, 밀봉재(140)의 상단 표면과 같은 높이를 가져 밀봉재(140)의 외측으로 노출될 수 있다. 이러한 예시적인 구성에서, 반도체 다이(120)는 반도체 다이(120)로부터 외부로 열 발산을 용이하게 하도록 구성될 수 있다.
금속 필라(130)는 기판(110)의 상단 표면으로부터 돌출된다. 금속 필라(130)는, 예를 들어, 금속(예를 들어, 구리 등)으로 만들어질 수 있고, 반도체 다이(120)가 위치하는 영역이 아닌 다른 영역에 배치될 수 있다. 금속 필라(130)는, 예를 들어, 도전성 접착 부재(130a, 예를 들어 땜납을 포함하는)를 통해 기판(110)으로 전기적으로 연결될 수 있다. 또한, 금속 필라(130)는 밀봉재(140)의 상부 영역으로부터 (예를 들어, 상단 표면으로부터) 노출될 수 있다. 몇 가지 케이스에서, 금속 필라(130)의 끝단(131)은 밀봉재(140)보다 기판(110)으로부터 더 연장, 예를 들어 밀봉재(140)의 상단 표면에서 돌출될 수 있다. 다른 반도체 장치가 이 반도체 장치(100) 위에 적층되는 경우, 상기 반도체 장치는 금속 필라(130)를 통해 서로 전기적으로 연결될 수 있다.
예시적인 실시예에서, 금속 필라(130)는, 예를 들어, 약 10 μm 내지 15 μm 범위의 폭을 갖는다. 따라서 약 350μm 정도의 지름을 갖는 땜납 범프(soldering bumps)를 이용하는 경우에 비해, 금속 필라(130)는 가는 피치로 기판(110) 상에 구현될 수 있으며, 이에 따라 기판(110)을 포함한 반도체 장치(100)의 전체적인 크기를 줄일 수 있다. 또한, 많은 금속 필라들(130)이 동일한 작은 크기( 및/또는 다양한 크기를 갖는)의 기판(110) 상에 배치될 수 있고, 반도체 장치(100)를 설계하는 데 더 많은 자유도가 획득될 수 있다.
밀봉재(140)는, 예를 들어, 기판(110)의 제1 면(예를 들어, 상단 표면) 상에 형성되어 반도체 다이(120)와 금속 필라(130)를 둘러쌀 수 있다 (예를 들어, 그 측면을 둘러싸거나 및/또는 접촉할 수 있는 등). 밀봉재(140)는, 예를 들어, 어떤 다양한 물질(예를 들어, 일반적인 수지 등)로 만들어질 수 있고, 반도체 다이(120)와 금속 필라(130)의 위치를 고정시키는 동안 외부 충격으로부터 상기 반도체 다이(120)와 금속 필라(130)를 보호한다.
도전성 볼(150, 또는 다양한 상호 연결 구조물 어떠한 것, 예를 들어, 도전성 범프, 도전성 포스트 또는 필라 등)이 기판(110)의 아래에 형성될 수 있다(예를 들어, 도 1의 기판(110)의 바닥면 상에(위에)). 도전성 볼(150)은, 예를 들어, 땜납으로 만들어질 수 있으며, 기판(110)의 바닥면 상에 상호 접속 구조들(예를 들어, 패드, 트레이스, 볼, 범프 등)과 연결될 수 있다. 도전성 볼(150)은 추후에 외부 회로와 연결되어 기판(110)으로 및/또는 으로부터 전기적 신호를 입력 및/또는 출력하기 위한 경로를 제공하는 기능을 한다.
상술한 바와 같이, 예시적인 반도체 장치(100)에서, 가는 피치를 갖는 금속 필라(130)들이 기판(110)의 상단 표면 상에 배치(형성)되어 밀봉재(140)의 외측으로 노출되고, 이에 따라 가는 피치를 구현할 수 있고, 전체적인 크기를 줄이는 동시에 반도체 장치(100) 상에 다른 반도체 장치 (또는 그 반대로)를 적층할 수 있는 것을 제공할 수 있다.
예시적인 실시예에서, 또 다른 기판 또는 인터포저(interposer)가 반도체 다이(120) 및/또는 밀봉재(140)의 표면(top side) 상에 적층(또는 형성)될 수 있다. 이러한 실시예의 예는 도 2에 도시되며 아래에 설명된다.
도 2는 본 발명의 다양한 양태에 따른 반도체 장치의 단면도를 나타낸다. 일 실시예에서, 반도체 장치(200)는, 예를 들어, 기판(110), 반도체 다이(120), 금속 필라(130), 상부 기판(230), 밀봉재(140) 그리고 도전성 볼(150)을 포함한다. 도 1의 일 실시예에 다른 반도체 장치(100)에서와 동일 기능을 하는 구성요소들은 동일한 도면 부호로 표시되었으며, 다음의 설명은 도 1의 일 실시예에 따른 반도체 장치(100)와 도 2의 다른 실시예에 따른 반도체 장치(200)와의 차이점들에 일반적으로 초점을 맞추었다.
상부 기판(230)은 밀봉재(140)의 상단 표면을 따라 배치된다. 또한, 상부 기판(230)은 상부 기판(230)의 하단 표면으로부터 (또는 하단 표면에서) 밀봉재(140)의 상단 표면으로 노출된 복수개의 도전성 패턴(231) (또는 그 일부)을 포함한다. 상부 기판(230)은 상기 상부 기판(230)의 상단 표면으로부터(또는 상단 표면에서) 노출된 도전성 패턴(231) (또는 그 일부)을 통해 그 위에 적층된 반도체 장치에 전기적으로 연결될 수 있다. 또한, 도전성 패턴(231)은 일 실시예에 다른 반도체 장치(200)의 다양한 영역, 예를 들어, 반도체 다이(120)가 배치되는 영역이 아닌 다른 영역, 에 있는 금속 필라(130)에 전기적으로 연결될 수 있다. 예를 들어, 상부 기판(230)은 금속 필라(130)를 통해 기판(110)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 일 실시예에 따른 반도체 장치(200)는 밀봉재(400) 상에 레이저 드릴링 과정( 또는 제거 과정)을 수행하는 것 없이 금속 필라(130)를 제공함으로써 가는 피치 패턴(예를 들어, 컨덕터, 랜드(lands), 트레이스(traces), 패드(pads) 등)을 구비하도록 형성될 수 있다. 또한, 일 실시예에 따른 반도체 장치(200)는, 예를 들어, 금속 필라(130)에 연결된 상부 기판(230)을 구비함으로써, 상기 반도체 장치(200) 상에 다른 반도체 장치를 적층(또는 그 반대로)을 제공하도록 구성될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 예를 설명한다. 예를 들어, 일 실시예에 따른 제조 방법은 여기에서 설명되는 실시예에 따른 반도체 장치, 또는 그 일부 구성의 실시예 일부 또는 전부를 제조하는데 이용될 수 있다.
도 3a 내지 3f는 본 발명의 다양한 양태에 다른 반도체 장치의 예시적인 제조 방법을 나타낸다.
도 3a를 참조하면, 본 발명의 다양한 양태에 따른 일 실시예에 따른 반도체 장치의 제조 방법은, 캐리어 기판(10) 상에 금속 필라(130)와 금속 필라(130)을 커버하는 절연 부재(20)을 제공(또는 형성)하는 단계를 포함할 수 있다. 캐리어 기판(10)은, 예를 들어, 금속, 유전체 물질, 반도체 물질 등을 포함할 수 있다. 절연 부재(20)는, 예를 들어, 몰딩에 의해 형성될 수 있으나, 본 발명의 범위는 여기에 한정되는 것은 아니다. 예를 들어, 절연 부재(20)는 스핀 코팅, 증기 증착, 프린팅 등의 방법으로 형성될 수 있다. 또한, 절연 부재(20)는 캐리어 기판(20) 상에 패터닝될 수 있으며, 예를 들어, 캐리어 기판(10)을 시드 레이어(seed layer)로 이용하여, 전기 도금 또는 무전해 도금(electroless plating)이 수행될 수 있으며, 이에 따라 금속 필라(130)를 형성할 수 있다. 금속 필라(130)는, 예를 들어 구리(Cu), 알루미늄(Al) 등으로 만들어 질 수 있다. 금속 필라(130)는, 예를 들어, 시드 레이어 위에, 캐리어 기판(10)의 도전성 패턴(예를 들어, 패드, 랜드, 트레이스 등) 위에, 시드 레이어 위, 등으로, 금속 필라(130)를 도금함으로써 형성될 수 있다.
도 3b를 참조하면, 포토레지스트(30) (또는 포토레지스트 레이어)가 절연 부재(20) 상에 형성(예를 들어 코팅되어 형성 되는 등)되고, 패터닝되며, 전기도금(electroplating) 또는 무전해 도금(electroless plating)이 포토레지스트(30)의 패턴에 의해 노출된 영역에 수행되어, 금속 필라(130)의 높이를 증가시킨다. 이러한 도금은, 예를 들어, 금속 필라(130)과 동일한 재료 및/또는 다른 재료일 수 있다. 또한, 도전성 접착 부재(130a)가 금속 필라(130) 상에 추가적으로 형성될 수 있다(예를 들어, 금속 필라(130)에 금속을 추가하거나 및/또는 금속을 추가하지 않고 형성). 도전성 접착 부재(130a)는, 예를 들어, 일반적인 납땜 물질로 이루어질 수 있으나, 본 발명은 여기에 한정되지 않는다.
도 3c를 참조하면, 포토레지스트(30) (또는 포토레지스트 레이어)와 캐리어 기판(10)이 제거된다. 포토레지스트(30)는, 예를 들어, 일반적인 에싱(회분화, ashing) 공정으로 제거되고, 캐리어 기판(10)은 그라인딩(예를 들어, 스트립-그라인딩 등)에 의해, 만일, 접착 테이프가 포토레지스트(30)와 캐리어 기판(10) 사이에 인터페이스(interface)로 형성되었으면, 접착 테이프를 벗기는 것에 의해, 또는 화학적/기계적 평탄화 공정 등에 의해 제거될 수 있다. 이에 따라, 금속 필라(130) 상에 형성된 도전성 접착 부재(130a)와 금속 필라(130) (또는 그 일부)가 노출된다.
도 3d를 참조하면, 도전성 접착 부재(130a)가 아래쪽을 향하도록 뒤집어진 상태에서, 금속 필라(130)가 기판(110)에 결합된다. 본 발명의 일 실시예에서, 기판(110)은, 반도체 다이(120)가 금속 필라(130)에 앞서 기판에 결합된 상태일 수 있고, 도전성 접착 부재(130a)가 기판(110) 상에 형성된 패턴(예를 들어, 트레이스, 패드, 랜드 등)에 맞춰져, 이에 따라 금속 필라(130)가 기판(110)과 서로 결합(coupling) 될 수 있다. 이러한 결합(coupling)은, 예를 들어, 열압착 본딩(thermocompressing bonding), 매스 리플로우(mass reflow), 직접적인 금속-금속 (direct metal-to-metal) (예를 들어, 납땜) 본딩, 도전성 접착제, 등으로 수행될 수 있다.
도 3e를 참조하면, 밀봉재(140) (또는 밀봉 물질)이 절연 부재(20)와 기판(110) 사이의 영역을 채워 반도체 다이(120)와 금속 필라(130)를 밀봉할 수 있다. 밀봉재(140)는 적어도 한 쪽에서부터(예를 들어 측면에서부터 등) 내부 구성요소들을 밀봉하도록 형성될 수 있다. 또한, 별도로 도시되지는 않았지만, 밀봉재(140)에 앞서 개별적인 언더필(underfill)이 반도체 다이(120)의 도전성 패드(121)을 둘러싸도록 선택적으로 형성될 수도 있다.
또한, 도 3e를 참조하면, 밀봉재(140)를 형성한 후, 절연 부재(20)가 제거될 수 있다. 절연 부재(20)은, 예를 들어, 그라인딩(예를 들어, 스트립-그라인딩 등), 에칭, 화학적/기계적 평탄화 작업 등으로 제거될 수 있다. 따라서 반도체 다이(120)의 상단 표면은 밀봉재(140)의 윗부분으로부터 (예를 들어, 상단 표면으로부터) 노출될 수 있다. 이 경우, 금속 필라(130) (예를 들어, 그 끝단)는 밀봉재(140)의 윗부분으로부터 같이 노출될 수 있고 및/또는, 예를 들어, 밀봉재(20)가 제거될 때 물리적 특성의 차이로 인해, 밀봉재(140)의 상단 표면으로부터 위쪽 방향으로 돌출될 수도 있다.
도 3f를 참조하면, 도전성 볼(150) (또는 다른 상호 연결 구조물, 예를 들어, 필라, 포스트(posts), 범프 등)이 기판(110)의 하단 표면 상에 형성된다. 도전성 볼(150)은 기판(110)의 하단 표면 상에 있는 패턴을 따라 (예를 들어, 트래이스(traces), 랜드(lands), 패드, 언더범프 금속화 레이어(underbump metallization layers) 등) 형성되어, 회부 회로와의 연결 경로를 제공하게 된다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 또 다른 가공 방법을 설명한다. 예를 들어, 일 실시예에 따른 방법은 여기에서 설명되는 실시예에 따른 반도체 장치, 또는 그 일부 구성의 실시예 일부 또는 전부를 제조하는데 이용될 수 있다.
도 4a 내지 도 4i는 본 발명의 다양한 양태에 따른 반도체 장치의 제조 방법을 나타낸다. 상기 실시예에 따른 방법은, 예를 들어, 도 3a 내지 3f에 도시된 예시적인 방법의 일부 또는 모든 특징들을 공유할 수 있다.
도 4a 및 도 4b를 참조하면, 본 발명의 다양한 양태에 따른 반도체 장치의 예시적인 제조 방법은 시드 레이어(11)와 포토레지스트(12) (또는 포토레지스트 레이어)를 캐리어 기판(10)의 표면에 형성하는 단계를 포함한다. 시드 레이어(11)는 예를 들어, 구리(Cu)와 같은 금속, 또는 금속 시트(sheet)로 형성될 수 있으나, 본 발명의 범위는 여기에 한정되지 않는다.
도 4c를 참조하면, 패턴이 포토레지스트(12)로, 예를 들어 마스킹을 통해 형성된다. 상기 패턴은, 예를 들어, 추후에 형성될 금속 필라(130)에 대응하는 영역을 노출시키도록 구현될 수 있다.
도 4d를 참조하면, 전기 도금이 시드로 시드 레이어(11)를 이용하여 수행되어, 도금층(13)을 형성한다. 상기 도금층(13)은 포토레지스트(12)의 패턴(12a) 안쪽 및/또는 부근, 예를 들어 포토레지스트(12)의 패턴(12a)에 의해 노출되는 시드 레이어(11)의 영역 상에 형성될 수 있다. 도금층(13)은 모든 다양한 도전성 패턴(예를 들어, 패드, 랜드, 트레이스 등)의 형태로 형성될 수 있음을 주목하자. 도금층(13)은, 예를 들어, 도금층(13)이 도금되는 도체(conductor)와 통합되어 형성될 수도 있다.
도 4e 를 참조하면, 그라인딩(예를 들어, 스트립-그라인딩 등) 또는 일반적인 박화(thinning)가 상기 포토레지스트(12)와 도금층(13)에 수행될 수 있다. 또한, 상기 그라인딩 결과로 인한 상기 도금층(13)은 금속 필라(13)을 구성할 수 있다. 그러나 이 단계는 선택적으로 수행된다. 만일 이 단계가 수행되지 않는다면, 도금층(13)은 금속 필라(130)와 동일할 수 있을 것이다.
도 4f를 참조하면, 포토레지스트(12)가 제거된다. 상술한 바와 같이, 포토레지스트(12)는, 예를 들어, 에싱(회분화. ashing)에 의래 제거될 수 있고, 이에 따라 시드 레이어(11)와 금속 필라(130)가 노출된다.
도 4g를 참조하면, 도전성 접착 부재(130a)가 금속 필라(130) 아래쪽에 형성되고, 금속 필라(130)와 기판(110)이 상기 도전성 접착 부재(130a)를 통해 서로 결합될 수 있다. 도전성 접착 부재(130a)는, 금속 필라(130)의 부착 전에 기판(110) 상에 형성되는 등, 도 3을 참조하여 설명한 바와 같이 금속 필라(130) 상에 형성될 수 있음을 주목하자. 여기서, 반도체 다이(120)는 금속 필라(130)에 앞서 기판(110)과 결합될 수 있다. 도전성 접착 부재(130a)는, 예를 들어, 기판(110) 상에 형성된 패턴(예를 들어, 트레이스, 패드, 랜드 등)에 맞춰져, 금속 필라(130)와 기판(110)을 서로 결합시킬 수 있다.
도 4h를 참조하면, 밀봉재(140), 예를 들어, 몰딩 물질, 일반적인 유전체 물질 등)는 시드 레이어(11)와 기판(110) 사이의 영역을 채워, 예를 들어, 반도체 다이(120)와 금속 필라(130)를 (예를 들어, 그 측면 등을) 밀봉하도록 하여, 형성될 수 있다. 밀봉재(140)는, 예를 들어, 적어도 한 쪽에서부터 내부 구성요소들을 밀봉하도록 형성될 수 있다. 또한, 개별적으로 도시되지는 않았지만, 밀봉재(140)에 앞서 개별적인 언더필(underfill)이 반도체 다이(1200의 도전성 패드(121)을 둘러싸도록 선택적으로 형성될 수도 있다.
또한 도 4h를 참조하면, 밀봉재(140)를 형성한 후, 캐리어 기판(10)과 시드 레이어(11)가 제거될 수 있다. 절연 부재(20)는, 예를 들어, 그라인딩(에를 들어, 스트립-그라인딩 등), 에칭, 화학적/기계적 평탄화 공정, 일반적인 평탄화 공정 등으로 제거될 수 있다. 따라서 반도체 다이(120)의 상단 표면(122)가 밀봉재(140)의 상단으로부터(예를 들어 상단 표면으로부터) 노출될 수 있다. 이 경우 금속 필라(130) (예를 들어 그 상단 표면) 또한 밀봉재(140)의 상단으로부터 노출될 수 있고 및/또는, 예를 들어 절연 부재(20)가 제거될 때 물리적 속성의 차이로 인해, 밀봉재의 표면으로부터 위쪽 방향으로 돌출되어 형성될 수도 있다.
도 4i를 참조하면, 도전성 볼(150) (또는 다른 상호 연결 구조, 에를 들어, 필라(pillars), 포스트(posts), 범프(bumps) 등)이 기판(110)의 하단 표면에 형성될 수 있다. 상기 도전성 볼(150)은 기판(110)의 하단 표면에 형성된 패턴(예를 들어, 트레이스(traces), 랜드(lands), 패드(pads), 언더범프 금속화 레이어(underbump metallization layers) 등)에 대응하도록 형성되어, 외부 회로와의 연결 경로를 제공할 수 있다.
이하에서는, 본 발명의 또 다른 실시예에 따른 반도체 장치의 가공 방법을 설명한다. 예를 들어, 일 실시예에 따른 방법은 여기에서 설명되는 실시예에 따른 반도체 장치, 또는 그 일부 구성의 실시예 일부 또는 전부를 제조하는데 이용될 수 있다.
도 5a 내지 도 5f는 본 발명의 다양한 양태에 따른 반도체 장치의 제조 방법을 나타낸다. 상기 실시예에 따른 방법은, 예를 들어, 도 3a 내지 도 3f에 도시된 예시적인 방법 및/도는 도 4a 내지 도 4i에 도시된 예시적인 방법의 일부 또는 모든 특징을 공유할 수 있다.
도 5a를 참조하면, 본 발명의 다양한 양태에 다른 반도체 장치의 예시적인 제조 방법은 도전성 패턴(231) (예를 들어, 트레이스, 랜드, 패드 등)을 제공(또는 형성), 캐리어 기판(10) 상에 금속 필라(130)을 제공하고, 상기 도전성 패턴(231)과 금속 필라(130)을 덮는 절연 부재(20)를 제공하는 단계를 포함할 수 있다. 절연 부재(20)는, 예를 들어, 몰딩으로 형성될 수 있으나, 본 발명의 범위는 여기에 한정되지 않는다. 예를 들어, 절연 부재(20)는 스핀 코팅, 증기 증착, 프린팅 등에 의해 형성될 수도 있다.
또한, 예시적인 실시예에서, 절연 부재(20)는 먼저 상기 캐리어 기판(10) 상에 패터닝되고, 예를 들어, 캐리어 기판(10)을 시드 레이어로 이용하여, 전기 도금 및 무전해 도금이 수행하여, 도전성 패턴(231)을 형성할 수 있다. 그런 다음, 절연 부재(20)의 패터닝 단계 후에, 도금된 금속 필라(130)가, 예를 들어 도전성 패턴(231) (예를 들어, 패드, 랜드, 트래이스 등)을 및/또는 캐리어 기판(10)을 시드 래이어로 이용하여, 형성된다. 도전층(13)은, 예를 들어, 도전층(13)이 도금되는 도체(conductor)와 통합되어 형성될 수도 있다.
도 5b를 참조하면, 포토레지스트(30) (또는 포토레지스트 레이어)가 절연 부재(20) 상에 형성(또는 코팅 등)되고, 포토레지스트(30)의 패턴에 의해 노출된 영역에 전기 도금 또는 무전해 도금이 수행되어, 금속 필라(130)의 높이를 증가시킨다. 이러한 도금은, 예를 들어, 금속 필라(130)과 같은 물질 및/또는 다른 물질일 수 있다. 또한, 도전성 접착 부재(130a)가 금속 필라(130) 상에 추가적으로 형성(예를 들어, 금속 필라(130)에 금속을 추가하거나 및/또는 추가하지 않고)될 수 있다. 상기 도전성 접착 부재(130a)는, 예를 들어, 일반적인 납땜 물질로 만들어 질 수 있으나, 본 발명의 범위는 여기에 한정되지 않는다.
도 5c를 참조하면, 포토레지스트(30)(또는 포토레지스트 레이어)와 캐리어 기판(10)이 제거된다. 포토레지스트(30)는, 예를 들어, 일반적인 에싱(ashing, 회분화) 공정으로 제거될 수 있고, 캐리어 기판(10)은 그라인딩 (예를 들어, 스트립-그라인딩 등)으로 제거될 수 있거나, 포토레지스트(30)과 캐리어 기판(10) 사이에 인터페이스로 접착 테이프가 형성되었다면 접착 테이프를 벗기는 것에 의해, 또는 화학적/기계적 평탄화 공정 등에 의해 제거될 수 있다. 이에 따라 금속 필라(130) 상에 형성된 도전성 접착 부재(130a)와 상기 금속 필라(130) (또는 그 일부)가 노출된다. 이러한 방법으로, 일 실시예에 따른 도전성 패턴(231)과 금속 필라(130)을 구비한 상부 기판(230)이 형성될 수 있다. 이 단계에서, 절연 부재(20)의 일부가 제거되어, 금속 필라(130)을 추가적으로 노출시킬 수도 있다. 일 실시예에 따른 구현에서, 절연 부재(20)의 두께가 줄어들고, 포토레지스트(30)의 두께가 증가하면, 금속 필라(130)의 상당 부분이 포토레지스트(30)을 제거함으로써 노출될 수 있다.
도 5d를 참조하면, 도전성 접착 부재(130a)가 아래쪽을 향하도록 뒤집어진 상태에서, 금속 필라(130)가 기판(110)에 결합된다. 본 발명의 일 실시예에서, 기판(110)은, 반도체 다이(120)가 금속 필라(130)에 앞서 기판에 결합된 상태일 수 있고, 도전성 접착 부재(130a)가 기판(110) 상에 형성된 패턴(예를 들어, 트레이스, 패드, 랜드 등)에 맞춰져, 이에 따라 금속 필라(130)과 기판(110)이 서로 결합될 수 있다. 이러한 결합은, 예를 들어, 열압착 본딩(thermocompressing bonding), 매스 리플로우(mass reflow), 직접적인 금속-금속 (direct metal-to-metal) (예를 들어, 납땜) 본딩, 도전성 접착제, 등으로 수행될 수 있다.
도 5d를 참조하면, 상부 기판(230)의 도전성 패턴(231)이 위족 방향으로 노출된다. 따라서 후속 단계에서 적층되는 반도체 장치가 상기 도전성 패턴(231)에 쉽게 전기적으로 연결될 수 있다.
도 5e를 참조하면, 밀봉재(140)(또는 밀봉 물질)가 상부 기판(230)과 기판(11) 사이의 영역을 채워 반도체 다이(120)과 금속 필라(130)를 밀봉할 수 있다. 밀봉재(140)는 적어도 한쪽에서부터(예를 들어 측면에서부터 등) 내부 구성요소들을 밀봉하도록 형성할 수 있다. 또한, 별도로 도시되지는 않았지만, 밀봉재(140)에 앞서 개별적인 언더필(underfill)이 반도체 다이91200의 도전성 패드(121)을 둘러싸도록 선택적으로 형성될 수도 있다.
도 5f를 참조하면, 도전성 볼(150) (또는 다른 상호 연결 구조, 예를 들면, 필라, 포스트(posts), 범프 등)이 기판(110)의 하단 표면 상에 형성된다. 도전성 볼(150)은 기판(110)의 하단 표면 상에 있는 패턴을 따라 (예를 들어, 트래이스(traces), 랜드(lands), 패드, 언더범프 금속화 레이어(underbump metallization layers) 등) 형성되어, 회부 회로와의 연결 경로를 제공하게 된다.
본 발명의 다양한 양태에 따른 반도체 장치와 제조 방법이 특정 지원 예시 및/또는 실시예로 참조되어 설명되었으나, 본 발명의 당업자에게는 이러한 설명이 상기 설명된 특정한 실시예에 한정되지 않으며, 본 발명은 첨부되는 청구범위의 범위 내에서 모든 실시예, 예시 및 구현들을 포함하는 것이라고 쉽게 이해할 수 있을 것이다.
상술한 설명은 전자 장치 조립체 및 이의 조립 방법의 다양한 양태들은 많은 예시 도면을 포함한다. 예시 도면의 명확성을 위해, 이러한 도면은 각 실시예들에 따른 조립체의 모든 특징을 나타내지는 않았다. 여기서 제공되는 임의의 실시예에 따른 조립체 및/또는 방법은 여기에서 제공되는 다른 모든 조립체 및/또는 방법들과 그 특징들을 모두 또는 일부 공유할 수 있다.
요약하면, 본 발명에 따른 다양한 양태는 반도체 장치 및 반도체 장치를 제조하는 방법을 제공한다. 비-한정적인 예로써, 본 발명의 다양한 양태들이 작은 크기와 가는 피치를 갖는 적층 가능한 반도체 장치와 이의 제조 방법을 제시한다. 상술한 설명은 특정한 양태 및 실시예를 참조하여 설명되었지만, 다양한 변형이 이뤄질 수 있고 발명의 범위를 벗어나지 않고 등가물들로 대체될 수 있음이 당업자들에 의해 이해될 것이다. 또한 많은 변경들이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특별한 상황 또는 재료에 적응하도록 이루어질 수 있다. 따라서 본 발명이 개시된 특별한 예(들)로 한정되지 않고, 본 발명이 첨부된 청구항의 범위 내로 귀속하는 모든 예들을 포함하는 것으로 의도된다.

Claims (20)

  1. 상부 기판측(substrate side), 하부 기판측, 및 상기 상부 기판측과 하부 기판측들 사이에서 연장되는 측부 기판측들을 포함하는 기판 - 상기 기판은 상부측 패드, 하부측 패드, 및 상기 상부측 패드를 상기 하부측 패드에 전기적으로 결합하는 하나 이상의 전도성 경로들을 포함함 - ;
    상부 다이측(die side), 하부 다이측, 상기 상부 다이측과 하부 다이측들 사이에서 연장되는 측부 다이측들을 포함하는 반도체 다이 - 상기 하부 다이측은 상기 상부 기판측과 결합됨 - ;
    상부 필라단(pillar end), 하부 필라단, 및 상기 상부 필라단과 하부 필라단들 사이에서 연장되는 측부 필라단들을 포함하는 금속 필라;를 포함하고,
    상기 금속 필라는 상기 반도체 다이에 의해 덮힌 상기 상부 기판측의 영역 외측 측부에 위치하고;
    상기 금속 필라의 적어도 일부는 상기 반도체 다이의 측부에 직접적으로 위치하며;
    상기 하부 필라단은 상기 하부 다이측보다 낮고;
    상기 하부 필라단은 접착 부재로 상기 기판의 상기 상부측 패드에 결합됨; 및
    상기 측부 다이측들과 상기 측부 필라측들에 측부 방향으로 인접한 캡슐화 재료; 및
    상기 측부 필라측들의 일부와 직접 접촉하는 몰드 재료 - 상기 몰드 재료는 상기 캡슐화 재료와 직접 접촉함 -;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 접착 부재는 납땜(solder) 또는 에폭시를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속 필라는 구리를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 금속 필라는 도금된 구리 필라를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 금속 필라는 폭은 15μm보다 작은 반도체 장치.
  6. 제1항에 있어서,
    상기 캡슐화 재료의 일부는 상기 상부 기판측과 상기 하부 다이측 사이에 직접적으로 수직으로 존재하는 반도체 장치.
  7. 제1항에 있어서,
    상기 캡슐화 재료는 상기 접착 부재와 직접 접촉하여 측부 방향으로 둘러싸는 반도체 장치.
  8. 제1항에 있어서,
    상기 금속 필라의 적어도 대부분은 상기 상부 다이측보다 낮은 반도체 장치.
  9. 제1항에 있어서,
    상기 캡슐화 재료는 복수의 측부측들을 포함하고, 상기 복수의 측부측들 각각은 상기 측부 기판측들 중 각각의 측부 기판측과 동일 평면에 있는 반도체 장치.
  10. 제1항에 있어서,
    상기 상부 필라단은 납땜이 없는 반도체 장치.
  11. 상부 기판측(substrate side), 하부 기판측, 및 상기 상부 기판측과 하부 기판측들 사이에서 연장되는 측부 기판측들을 포함하는 기판;
    상부 다이측(die side), 하부 다이측, 상기 상부 다이측과 하부 다이측들 사이에서 연장되는 측부 다이측들을 포함하는 반도체 다이 - 상기 하부 다이측은 상기 상부 기판측과 결합됨 - ;
    상부 필라단(pillar end), 하부 필라단, 및 상기 상부 필라단과 하부 필라단들 사이에서 연장되는 측부 필라단들을 포함하는 금속 필라;를 포함하고,
    상기 금속 필라의 적어도 일부는 상기 반도체 다이의 측부에 직접적으로 위치하고;
    상기 하부 필라단은 솔더를 포함하는 접착 부재로 상기 상부 기판측에 결합됨; 및
    상기 측부 다이측 및 상기 측부 필라측에 측부 방향으로 인접한 캡슐화 재료 - 상기 캡슐화 재료는 복수의 측부측들을 포함하며, 상기 복수의 측부측들 각각은 상기 측부 기판측들들 중 각각의 측부 기판측과 동일 평면에 있음 - ; 및
    상기 측부 필라측들의 일부와 직접 접촉하는 몰드 재료 - 상기 몰드 재료는 상기 캡슐화 재료와 직접 접촉함 -;을 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 몰드 재료는 상기 측부 기판측들 중 하나와 동일 평면에 있는 측부측을 포함하는 반도체 장치.
  13. 제11항에 있어서,
    상기 금속 필라는 구리를 포함하는 반도체 장치.
  14. 제11항에 있어서,
    상기 금속 필라는 도금된 구리 필라를 포함하는 반도체 장치.
  15. 제11항에 있어서,
    상기 하부 필라단은 상기 하부 다이측보다 낮은 반도체 장치.
  16. 제11항에 있어서,
    상기 캡슐화 재료의 일부는 상기 상부 기판측과 상기 하부 다이측 사이에 수직으로 직접 위치하는 반도체 장치.
  17. 제11항에 있어서,
    상기 캡슐화 재료는 상기 접착 부재와 직접 접촉하여 측부 방향으로 둘러싸는 반도체 장치.
  18. 제11항에 있어서,
    상기 금속 필라의 적어도 대부분은 상기 상부 다이측보다 낮은 반도체 장치.
  19. 제11항에 있어서,
    상기 몰드 재료의 적어도 하부측은 상기 캡슐화 재료와 직접 접촉하는 반도체 장치.
  20. 제11항에 있어서,
    상기 상부 필라단은 납땜이 없는 반도체 장치.
KR1020240013916A 2016-07-26 2024-01-30 반도체 장치 및 이의 제조 방법 KR20240017393A (ko)

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