JP2960560B2 - 超小型電子機器 - Google Patents

超小型電子機器

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JP2960560B2
JP2960560B2 JP3034038A JP3403891A JP2960560B2 JP 2960560 B2 JP2960560 B2 JP 2960560B2 JP 3034038 A JP3034038 A JP 3034038A JP 3403891 A JP3403891 A JP 3403891A JP 2960560 B2 JP2960560 B2 JP 2960560B2
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清 川畑
久芳 山中
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廣一 井原
雅胤 秋山
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Hitachi Chemical Co Ltd
Hitachi Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子機器の小型化に関
し、特に宇宙用に最適な超小型計算機の構成に関する。
【０００２】
【従来の技術】近年、多くのコンピュータが種々の用途
に使用されるようになって、その小型軽量化が求められ
るようになってきている。特に宇宙で使用するコンピュ
ータには、打ち上げコストの低減、ペイロード（有償貨
物重量）の増加のために、より一層の小型軽量化が必要
である。
【０００３】しかし、宇宙用コンピュータは文献１（五
家他「耐放射線性１６ビットマイクロプロセッサＬＳＩ
の開発」第３２回宇宙科学技術連合講演会予稿集、ｐ
ｐ．１０−４１１）の写真１等に示すように高信頼で耐
環境性のある単一チップを単一パッケージに入れたディ
スクリート（個別）部品で構成されていた。また、耐放
射線性特に宇宙線によるビット反転（SEU:Single Event
Upset）の発生を防ぐために、地上用よりもセルサイズ
を大きくしなければならず、元々チップサイズが大きい
ためにピン数増加によるパッケージサイズの増大もさほ
ど問題とならなかった。
【０００４】一方、地上では１枚の配線基板上に複数の
ベアーチップを搭載するいわゆるマルチチップ搭載技術
が研究されている。従来は、文献２（日経マイクロデバ
イス、１９８９年１２月号、ｐｐ．３２−４０）の図３
のようにダイボンディングパッドの外側にボンディング
パッドに接続する配線導体を引き出していた。
【０００５】また、フォールトトレラントシステムに関
しては、文献３（土村他「フォールトトレラント水晶発
振用ＩＣの試作とその評価」第２４回ＦＴＣ研究会資
料）等に見られるように誤りや故障を検出する検査部と
披検査部とを同一のチップに納めて小形化することが広
く行われている。特にＡＳＩＣ(Application Specified
IC）の普及にともなって、通常のＭＰＵをコアにしてＡ
ＳＩＣ技術によりＭＰＵの検査回路を付加する試みが採
られている。
【０００６】
【発明が解決しようとする課題】上記従来技術のうち文
献１等に示されている個別部品で構成する方式は、コン
ピュータの小型軽量化について考慮がされていなかっ
た。
【０００７】これに関して、発明者らによりすでに出願
されている特願平2−7022 号では、フォールトトレラン
ス（耐故障性）技術により、セルサイズの小さなＬＳＩ
すなわち、高集積ＬＳＩを用いた耐環境性コンピュータ
を提供している。従って、宇宙用コンピュータのチップ
サイズを大幅に小さくでき、従来さほど問題とならなか
ったピン数増加によるパッケージサイズの増大が、宇宙
用コンピュータを小型軽量化する上でのあい路となって
きている。小さなパッケージから多くのピンを引き出せ
るＰＧＡ（Pin Grid Array）は、目視検査が困難であ
り、ピンの熱伸縮により発生する機械的ストレスを逃が
せないことから宇宙での使用は適当でないため、パッケ
ージサイズの増大を覚悟の上で、他のタイプのパッケー
ジ（ＱＦＰ，ＤＩＰ等）を使用せざるをえない。以上の
ような点は、地上においても程度の差こそあれ問題とな
っている。本発明の目的の１つはピン数増加によるパッ
ケージサイズの増大をなくすことにある。
【０００８】文献２等のようにダイボンディングパッド
の外側にボンディングパッドに接続する配線導体を引き
出す方法は、配線密度の均等化について考慮されておら
ず、最外層、特にダイボンディングパッド周辺の配線密
度が極めて高くなっている。そのために効率的な配線が
できず、最外層の配線密度があい路となり、パッケージ
サイズを十分に小さくすることができなかった。特に多
層配線版では、上下の配線層を結ぶビアホール（Via Ho
le）が多くの面積を占めるために、最外層、特にダイボ
ンディングパッド周辺では、多くのビアホールが多くの
面積を占めてしまうことになる。本発明の他の目的は、
最外層、特にダイボンディングパッド周辺への配線密度
の集中を緩和し、パッケージサイズを小形化することに
ある。
【０００９】また、先に述べたようにビアホールは多く
の面積を占めるために、配線層間のビアホールによる接
続箇所が多いと配線に必要な配線基板の大きさが増大
し、それにともなってパッケージサイズも大きなものと
なる。配線層間の接続箇所を減らし、パッケージサイズ
を小形化することも本発明の目的の１つである。
【００１０】文献３などのように検査部と披検査部とを
同一のチップに納める方法は、チップ全体にわたる障害
や故障について考慮がされておらず、検査部と披検査部
とが同時に故障した場合に、異常を検出できない畏れが
ある。異常の検出漏れの少ない、検査機能付き電子機器
の小型軽量化も本発明の１つである。更にプログラム開
発の容易な超小型電子機器を提供することも本発明の目
的の一つである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、配線導体を内部に有する多層配線基板と、
多層配線基板上に形成された絶縁層と、絶縁層の上に分
離して形成された複数のダイボンディンググランドと、
それぞれのダイボンディンググランドの上に形成された
複数の半導体チップとを有し、ダイボンディンググラン
ドの下の多層配線基板の一部にビアホールを形成したこ
とを特徴とする。
【００１２】また、上記目的を達成するために本発明
は、配線導体を内部に有する多層配線基板と、多層配線
基板上に形成された絶縁層と、絶縁層の上に形成された
複数のダイボンディンググランドと、ダイボンディング
グランドの上に形成された複数の半導体チップとを有
し、複数の半導体チップの少なくとも１つの半導体チッ
プは、故障を検出する機能を有し、故障を検出する半導
体チップと他の半導体チップとを別々のダイボンディン
ググランド上に形成すると共に、ダイボンディンググラ
ンドの下の多層配線基板の一部にビアホールを形成した
ことを特徴とする。
【００１３】また上記目的を達成するために本発明で
は、ワイヤボンディングパッドを有する多層基板と、多
層基板の上に形成され、ワイヤボンディングパッドを有
する複数の半導体チップと、多層基板の上に形成された
配線導体と、多層基板の一部に形成された絶縁層と、絶
縁層の表面に分離して形成された複数のダイボンディン
ググランドとを有し、複数の半導体チップ間での影響を
避けるために、それぞれの上記半導体チップは異なった
上記ダイボンディンググランド上に形成され、それぞれ
の半導体チップは半導体チップのワイヤボンディングパ
ッドと多層基板のワイヤボンディングパッドとの間でワ
イヤボンディング結合を介して配線導体と電気的に接続
されていることを特徴とする。
【００１４】また、上記目的を達成するために本発明で
は、第１の配線導体を内部に有する基板と、基板の上に
配置された絶縁層と、絶縁層の上に分離して配置された
複数のグランドと、それぞれのグランドの上に配置され
た複数の半導体チップと、半導体チップと接続する導線
に接続され、基板と絶縁層との間に形成された第２の配
線導体とを有し、第１の配線導体と第２の配線導体とを
グランド又は絶縁層の下で接続したことを特徴とする。
【００１５】
【００１６】
【００１７】
【作用】つまり複数の半導体チップが配置されるダイボ
ンディンググランドの下の多層基板の一部を、ビアホー
ル領域として使うことにより信号線を大幅に減少させる
ことができ小型な電子機器を実現することができる。
【００１８】＜配線密度の均等化＞本発明では、ワイヤ
ボンディングパッドの上（外側）の層にダイボンディン
グランドを設けているので、ワイヤボンディングパッド
から引き出した配線導体をダイボンディングランドの内
側の層にも形成しているので、ワイヤボンディングパッ
ド部分の面積をワイヤボンディングパッドからの配線引
き出し、更に内側の層へのビアホール形成に利用するこ
とができ、ワイヤボンディングパッド付近の配線密度の
集中を緩和することができる。従って、各配線層の配線
密度を均等化し、面積を有効に使用することができる。
【００１９】＜ビアホール数の削減＞ＭＰＵ(Microproc
essing Unit)に接続するデータ線はＭＰＵの品種により
４，８，１６，３２，６４ビット幅などがある。一方、
ＲＯＭ(Read Only Memory)やＲＡＭ(Random Access Mem
ory)等の記憶素子に接続するデータ線は品種により１，
４，８ビット幅などがある。つまり、多くの場合には記
憶素子のデータ幅はＭＰＵのデータ幅よりも狭い。従っ
て、図１４に示すようにMPU101からのデータバス１００
には、複数のRAM102−１〜１０２−ＮやROM103−１〜１
０３−Ｎ等の記憶素子がビットスライスして接続され
る。
【００２０】本発明では、記憶素子に接続する幅をもと
にデータ線をグループ分けして、同一のグループのデー
タ線に接続する記憶素子は配線基板の同一の面に実装す
ることにより、配線層間の接続（ビアホール）箇所を減
らし、ビアホールが占める面積を削減するために、配線
基板の大きさを小さくすることができる。
【００２１】＜検出漏れの低減＞半導体素子の故障の多
くはトランジスタ（ゲート）単位で発生するものである
が、障害の範囲が素子（チップ）全体に波及するような
故障もある。この様なチップ全体に波及する故障は、披
検査部と検査部とを同一チップ収納した電子機器では、
検出することができず、検査部を付加した意義が薄れる
ことになる。
【００２２】かと言って披検査部と検査部とを個別パッ
ケージからなる個別チップで構成していては、検査用の
信号線をパッケージ間に設けなければならず、電子機器
の大きさが大きくなってしまう。
【００２３】そこで本発明では、披検査部と検査部とを
別チップに分け、同一の配線基板上にベアーチップ実装
し、ワイヤボンディングにより配線基板とベアーチップ
を接続して単一パッケージとする。このことにより、チ
ップ全体に波及する故障の検出漏れを無くし、しかも小
型軽量な電子機器を提供する。
【００２４】＜プログラム開発の容易化＞プログラムを
格納した記憶素子（ＲＯＭ）を他の半導体素子と同様に
同一の配線基板上にベアーチップ実装し、同一パッケー
ジ内に内蔵すれば電子機器を大幅に小型軽量化できる。
しかし、ＲＯＭをパッケージ内に内蔵してしまうとプロ
グラミング、およびその消去のために工夫を要する。EE
PROM（ElectricallyErasable Programable ＲＯＭ）を
使用すれば、容易にプログラミング、およびその消去が
可能であり、UVEPROM(Ultra-Violet Erasable Programa
ble ＲＯＭ)を使用する場合でもパッケージに消去用の
紫外線を透過する窓をつけておけばプログラミング、お
よびその消去は可能である。
【００２５】しかし、宇宙線などに曝される宇宙用電子
機器にＥＰＲＯＭを使用する場合には、書き込んだ宇宙
線でデータが消去されることもある。また、電子の熱運
動により書き込んだデータが時間と共に消去されるため
に何十年という長期間に渡って使用される電子機器には
ＥＰＲＯＭすることができない。従ってこれらの用途に
は、マスクＲＯＭもしくはヒューズＲＯＭを使用しなけ
ればならない。
【００２６】プログラムの開発のためには、何度もプロ
グラムを修正し、書きなおすことが必要なため、マスク
ＲＯＭもしくはヒューズＲＯＭを使用していては効率的
なプログラム開発ができない。
【００２７】そこで本発明では、パッケージ内にマスク
ＲＯＭもしくはヒューズＲＯＭを内蔵すると共に、ＲＯ
Ｍへの接続線をパッケージ外部にも引き出し、パッケー
ジ外部のＲＯＭでも動作を可能にしている。従って、開
発用にはパッケージ内のROMにワイヤボンディングを施
さないようにし、外部にプログラミング、およびその消
去の容易なＥＰＲＯＭを接続すれば、本番用と同一の配
線パターンの配線基板を用いて、プログラムを開発する
ことができる。
【００２８】
【実施例】以下図に従い、本発明の実施例を説明する。
【００２９】図１は本発明が提供する電子機器内部の構
成の一例である。本実施例では、MPU101，RAM102，ROM1
03，ＦＰＵ(Floating-point Proccessing Unit)１０
４，ＤＭＡＣ（Direct Memory Access Controller）１
０５、インタフェース回路１０６が配線基板（パッケー
ジ）１０の内部でバス１００により接続されている。本
実施例で特に注目すべき点は、バス１００が配線基板
（パッケージ）１０の外側に引き出されておらず、外部
とのインタフェース線１５０のみが配線基板（パッケー
ジ）１０の外側に引き出されている点である。従来は図
１３に示すように配線基板（パッケージ）１０の外側に
バス１００が引き出されているためにピン数の増加にと
もなってパッケージの寸法が大きくなっていた。しか
し、本実施例ではバス１００に接続する半導体チップは
全て配線基板（パッケージ）１０上に実装している。本
実施例によれば、配線基板（パッケージ）１０の外にバ
ス１００が引き出していないので、内外を接続する信号
線を大幅に減らすことができる。従って、配線基板（パ
ッケージ）１０の内外の信号線を結ぶピンの数を削減す
ることができ、ピンの数が配線基板（パッケージ）１０
の小型軽量化を妨げることをなくしている。
【００３０】図２は本発明による配線基板のダイボンデ
ィング部の断面図である。配線基板１０の外側（上）に
ワイヤボンディングパッド１１およびこれより引き出し
た配線導体１４の外側（上）に絶縁層１６を部分形成
し、絶縁層１６の外側(上)にダイボンディングランド１
５を形成し、半導体チップ２０をダイボンディングし、
半導体チップ２０上のワイヤボンディングパッド２１と
配線基板１０上のワイヤボンディングパッド１１の間を
ボンディングワイヤ３０で接続する。本実施例によれ
ば、図３に示すようにダイボンディングランド１５の周
囲のビアホール１３だけでなくダイボンディングランド
１５の内側にもビアホール１３´を形成することができ
る。従って従来利用されていなかった最外層のダイボン
ディングランド１５の下の部分も本実施例によれば、配
線領域やビアホール領域として活用することができ、配
線基板で半導体チップの占める面積に比べた配線やビア
ホール領域の占める面積を著しく低減することができ
る。
【００３１】図４はMPU101に接続するデータバス１００
の信号線をビットごとに１００−１，１００−２の２つ
にグループ分けして、データバス１００−１に接続する
RAM102−１〜１０２−ｋ,ROM103−１〜１０３−ｋをＢ
面に、データバス１００−２に接続するRAM102−（ｋ＋
１）〜１０２−Ｎ、ROM103−（ｋ＋１）〜１０３−Ｎを
Ａ面に実装した実施例である。本実施例によれば、Ａ面
Ｂ面間のデータバスの接続が不要で、広い面積を占める
ベアホールの数を少なくすることができる。従って、配
線基板の半導体チップの占める面積に比べた配線やビア
ホール領域の占める面積を著しく低減することができ、
電子機器を小型軽量化することができる。
【００３２】図５は、図４に示す実施例においてMPU101
に接続するデータバス１００が３２ビット幅で、ＲＯ
Ｍ，ＲＡＭに接続するデータバスが８ビット幅である場
合の実施例である。データバス１００を構成するデータ
線Ｄ０〜Ｄ３１のうちＤ０〜Ｄ１５をデータバス１００
−１に、Ｄ１６〜Ｄ３１をデータバス１００−２にそれ
ぞれグループ分けする。データバス１００−１の内Ｄ０
〜Ｄ７をRAM102−１およびROM103−１に接続しＤ８〜Ｄ
１５をRAM102−２およびROM103−２に接続している。ま
た、データバス１００−２の内Ｄ１５〜Ｄ２３をRAM102
−３およびROM103−３に接続しＤ２４〜Ｄ３１をRAM102
−４およびROM103−４に接続している。本実施例によれ
ば、図４に示す実施例と同様に電子機器を小型軽量化す
ることができる。
【００３３】図６はMPU101とMPU101の検査回路１１１を
配線基板１０上にベアチップ実装した実施例である。MP
U101と検査回路１１１はそれぞれ別個のベアチップで、
配線基板１０にワイヤボンディングにより接続されてい
る。なお簡単のため、図中ボンディングワイヤは省略し
てある。検査回路１１１としては種々な方式が従来から
提案されている。
【００３４】例えば、(1) 一定期間内にMPU101からのア
クセスがない場合にはMPU101の暴走とみなしてMPU101を
リセットするウォッチドッグタイマ。
【００３５】(2) 検査回路１１１内部に参照用ＭＰＵ
(図中では図示しない)を有し、該参照用ＭＰＵの出力信
号とMPU101の出力信号とを比較し、不一致が見られた場
合に該参照用ＭＰＵまたはMPU101の異常とみなす方式。
【００３６】等がある。
【００３７】従来のMPU101と検査回路１１１とを別パッ
ケージとする方法では、パッケージの数、配線の数が増
え、電子機器の寸法が大きなものとなる。また、最近採
られている、MPU101と検査回路１１１とを同一チップと
する方法では、チップ全体にわたる故障が発生した場合
には、検査回路１１１も機能しなくなるために、故障を
完全に検出することができない。
【００３８】本実施例によれば、パッケージの数、配線
の数が増えることなく、チップ全体にわたる故障も検出
することができる検査回路１１１付きMPU101を提供する
ことができる。従って、小型軽量かつ高信頼の電子機器
を提供することができる。
【００３９】図７はRAM102と誤り訂正符号符号化復号化
回路１１２とを別チップとし、配線基板１０上にベアチ
ップ実装した実施例である。RAM102と誤り訂正符号符号
化復号化回路１１２はそれぞれ別個のベアチップで、配
線基板１０にワイヤボンディングにより接続されてい
る。なお簡単のため、図中ボンディングワイヤは省略し
てある。
【００４０】誤り訂正符号は、メモリ内に記憶するデー
タに誤り検出訂正用の冗長ビットを付加し、符号間のハ
ミング距離を４以上にすることにより誤りの検出，訂正
を可能にしている。符号間のハミング距離を４とした場
合には１ビット誤りの訂正が可能で、２ビット誤りは検
出のみが可能であるのでSECDED(Single-ErrorCrrectio
n, Double-Error Detection)コードと呼ばれている。例
えば、１６ビットのデータについてＳＥＣＤＥＤを実現
するためには６ビットの検出訂正用の冗長ビットを付加
すればよい。なお、本発明の目的は誤り訂正符号を提供
することではないので、誤り訂正符号についての詳しい
説明は省略する。
【００４１】従来のRAM102と誤り訂正符号符号化復号化
回路１１２とを別パッケージとする方法では、パッケー
ジの数、配線の数が増え、電子機器の寸法が大きなもの
となる。また、最近採られている、RAM102と誤り訂正符
号符号化復号化回路１１２とを同一チップとする方法で
は、チップ全体にわたる故障が発生した場合には、誤り
訂正符号符号化復号化回路１１２も機能しなくなるため
に、故障を完全に検出することができない。
【００４２】本実施例によれば、パッケージの数、配線
の数が増えることなく、チップ全体にわたる故障も検出
することができる誤り訂正符号符号化復号化回路１１２
付きRAM102を提供することができる。従って、小型軽量
かつ高信頼の電子機器を提供することができる。
【００４３】図８は、配線基板(パッケージ)１０の内部
のＲＯＭでも外側に接続したＲＯＭでも動作できるよう
にした実施例である。配線基板（パッケージ）１０の内
部ではMPU101にRAM102，ROM103がバス１００に接続して
いる。また、アドレスデコーダ１０７によりRAM102，RO
M103選択信号ＣＳ＃が生成されている。図中ではアクテ
ィブローの信号には信号線名の上に線をつけているが、
本明細書中では記述の都合上信号線名のあとに「＃」記
号をつけて記述する。アドレスデコーダ１０７はバス１
００に出力されているアドレス信号のうち上位側ビット
をデコードし、アドレス信号がRAM102またはROM103のア
ドレスを示している場合には、RAM102またはROM103へそ
れぞれの選択信号ＣＳ＃を出力する。RAM102またはROM1
03では、選択信号ＣＳ＃がアクティブな場合には下位側
ビットに従って所定のアドレスのデータをリードまたは
ライトする。
【００４４】本実施例では、ROM103の選択信号ＣＳ＃１
０８を配線基板（パッケージ）１０の外側へも出力して
いる。従って、配線基板（パッケージ）１０内のROM103
の換わりに配線基板（パッケージ）１０の外側のROM10
3′を用いて動作することが可能である。また、ROM10
3′へ接続するアドレス線はアドレスバスの信号のうち
の一部である下位側ビットで済むので、配線基板（パッ
ケージ）１０の外側への引出線の増加も抑えられる。プ
ログラム開発のためには配線基板(パッケージ)１０内の
ROM103は実装せずに、配線基板（パッケージ）１０の外
側のROM103′にプログラムを書き込めば良いので、プロ
グラムのＲＯＭへの書き込み、消去が容易にでき、効率
的なプログラム開発が可能である。また、プログラム開
発後の実機には配線基板（パッケージ）１０内のROM103
としてマスクＲＯＭやヒューズＲＯＭを使用すれば、RO
M103内部のデータの消去の畏れが無く、長期間の使用に
耐える電子機器を提供することができる。
【００４５】図９は本発明による実施例の回路の例であ
る。配線基板１０上にMPU101，RAM102，ROM103，FPU10
4，DMAC105、ゲートアレイ１１０をベアチップ搭載して
いる。RAM102，ROM103はメモリ容量、ビット幅に応じて
複数のチップから構成されているが、図中では簡単のた
めにまとめて１つとして表している。ゲートアレイ１１
０内部には、ＭＰＵの暴走を検出するウォッチドッグタ
イマ等からなる検査回路１１１，RAM102のデータ反転を
訂正する誤り訂正符号符号化復号化回路１１２，アドレ
スデコーダ１０７，外部とのインタフェース回路１０６
などが内蔵されている。（ゲートアレイ１１０内部のこ
れらの回路は図示していない。）この様にMPU101の周辺
回路をゲートアレイ化することによりチップ数を大幅に
削減することができる。
【００４６】また、検査回路１１１、誤り訂正符号符号
化復号化回路１１２をそれぞれMPU101，RAM102とは別個
のチップであるゲートアレイ１１０に収納しているため
に、チップ全体に及ぶ故障の検出もれを防止することが
できる。
【００４７】MPU101，FPU104，DMAC105 は種々の品種の
ものを使用することができるが、ここでは、GMICRO／２
００（Ｈ３２／２００）シリーズの使用を想定して図示
している。従って、各種制御信号線の名称は、GMICRO／
２００（Ｈ３２／２００）シリーズの仕様に従って示し
ている。本発明は特定の製品シリーズのみにより実施さ
れるものではないので、本発明に特に関連のない信号名
については説明を省略するが、詳細は、文献（「Ｈ３２
／２００ハードウェアマニュアル」、(株)日立製作所）
等に記載されている。なお、アドレス，データ線等のビ
ット位置はビッグエンディアン表示となっているので、
上位ビットの方が小さい数字で表している。例えば、ア
ドレス線のＡ０は最上位ビットを表し、Ａ２９は最下位
ビットを表している。
【００４８】本実施例で、配線基板(パッケージ)１０外
部に引き出されているバス信号線はアドレス線Ａ１３〜
Ａ２９,データ線Ｄ０〜Ｄ３１,アドレスストローブＡＳ
１＃，ＡＳ２＃,バイトコントロール信号ＢＣ０＃〜Ｂ
Ｃ２＃,リードライト切り換え信号Ｒ／Ｗ＃，データ転
送終了信号ＤＣ＃のみとなっている。従ってバス信号線
の一部しか配線基板（パッケージ）１０外部に引き出し
ていないのでパッケージの外側に付くピン数を減らすこ
とができ、パッケージサイズを小さくすることができ
る。さらに配線基板（パッケージ）１０外部のＲＯＭ等
を使用しないようにすれば、これらのバス信号線を全く
引き出さなくとも済むようになり、大幅にピン数を削減
することができる。
【００４９】ゲートアレイ１１０内部の図示しないアド
レスデコーダ１０７はアドレス線Ａ０〜Ａ１２に基づき
ＲＯＭ選択信号ＲＯＣＳ＃１０８、ＲＡＭ選択信号RACE
0＃〜ＲＡＣＥ３＃、外部素子選択信号ＸＣＳ＃を生成
する。
【００５０】これらの信号線のうちＲＯＭ選択信号ＲＯ
ＣＳ＃１０８は配線基板（パッケージ）１０内部のROM1
03に接続しているとともに配線基板（パッケージ）１０
の外部に引き出されている。本実施例によれば、配線基
板（パッケージ）１０内のROM103の換わりに配線基板
（パッケージ）１０の外側に図示しないROM103′を接続
して動作することが可能である。また、ROM103′へ接続
するアドレス線はアドレスバスの信号のうちの一部であ
る下位側ビットのＡ１３〜Ａ２９で済むので、配線基板
（パッケージ）１０の外側への引出線の増加も抑えられ
る。プログラム開発のためには配線基板（パッケージ）
１０内のROM103は実装せずに、配線基板（パッケージ）
１０の外側のROM103′にプログラムを書き込めば良いの
で、プログラムのＲＯＭへの書き込み、消去が容易にで
き、効率的なプログラム開発が可能である。また、プロ
グラム開発後の実機には配線基板（パッケージ）１０内
のROM103としてマスクＲＯＭやヒューズＲＯＭを使用す
れば、ROM103内部のデータの消去の畏れが無く、長期間
の使用に耐える電子機器を提供することができる。ＲＡ
Ｍ選択信号ＲＡＣＥ０＃〜ＲＡＣＥ３＃のうちＲＡＣＥ
０＃〜ＲＡＣＥ１＃は配線基板（パッケージ）１０内部
のRAM102に接続され、ＲＡＣＥ２＃〜ＲＡＣＥ３＃は配
線基板（パッケージ）１０外部に引き出されている。本
実施例によれば、配線基板（パッケージ）１０外部に引
き出されたＲＡＣＥ２＃〜ＲＡＣＥ３＃，バイトコント
ロール信号ＢＣ０＃〜ＢＣ２＃，リードライト切り換え
信号Ｒ／Ｗ＃，アドレス線Ａ１３〜Ａ２９、およびデー
タ線Ｄ０〜Ｄ３１を図示しない配線基板（パッケージ）
１０外部のRAM102′に接続すれば、RAM102，にRAM102′
を加えて記憶容量を増やすことができる。
【００５１】外部素子選択信号ＸＣＳ＃は配線基板（パ
ッケージ）１０外部に引き出されており、図示しない外
部素子に外部素子選択信号ＸＣＳ＃，バイトコントロー
ル信号ＢＣ０＃〜ＢＣ２＃，リードライト切り換え信号
Ｒ／Ｗ＃，アドレスストローブＡＳ１＃，ＡＳ２＃，デ
ータ転送終了信号ＤＣ＃，アドレス線Ａ１３〜Ａ２９、
およびデータ線Ｄ０〜Ｄ３１を接続すれば外部素子を使
用することが可能となりシステムの拡張性を向上させる
ことができる。
【００５２】配線基板(パッケージ)１０外部のＲＡＭ１
０２′，外部素子を接続しない場合にはＲＡＭ選択信号
ＲＡＣＥ２＃〜ＲＡＣＥ３＃，外部素子選択信号ＸＣＳ
＃，バイトコントロール信号ＢＣ０＃〜ＢＣ２＃，リー
ドライト切り換え信号Ｒ／Ｗ＃，アドレスストローブＡ
Ｓ１＃，ＡＳ２＃，データ転送終了信号ＤＣ＃，アドレ
ス線Ａ１３〜Ａ２９、およびデータ線Ｄ０〜Ｄ３１を配
線基板（パッケージ）１０外部に引き出さなくとも良い
ので、大幅にピン数を削減することができる。ゲートア
レイ１１０内部にはこの他に、外部とのインタフェース
回路１０６を組み込むことも可能である。信号線ＭＩＬ
−１５５３Ｂは、ＭＩＬ−１５５３Ｂと呼ばれる通信規
格の通信のための信号線である。また、信号線CELLCOMC
NTR は配線基板（パッケージ）１０からなる複数のコン
ピュータユニット間を結ぶ通信路である。必要な数の配
線基板(パッケージ)１０を用意し、通信線CELLCOMCNTR
同志を接続すれば、マルチプロセッサシステムあるい
は、フォールトトレランスのための多重化コンピュータ
システムの構築が容易に可能である。
【００５３】図１０，図１１は本発明による図９の実施
例の配線基板１０への実装方法である。図１０に示す面
にはMPU101,FPU104，ROM103−１,１０３−２、RAM102−
１，１０２−２が搭載されている。この面には図５に示
すようにバス１００−１に属すデータ線に接続する記憶
素子、ROM103−１，１０３−２，RAM102−１，１０２−
２が搭載されている。
【００５４】図１１にはDMAC105，ゲートアレイ１１
０，ROM103−３，１０３−４，RAM102−３,１０２−４
が搭載されている。この面には図５に示すようにバス１
００−２に属すデータ線に接続する記憶素子、ROM103−
３，１０３−４，RAM102−３，１０２−４が搭載されて
いる。本実施例によれば、配線層間のビアホールの数を
減らすことができるので、配線基板１０の大きさを小さ
くすることができる。また、チップサイズが大きく、入
出力信号線数の多いＬＳＩ，MPU101、FPU104，DMAC105
，ゲートアレイ１１０を両面に分けることにより、発
熱，配線の片面への集中が避けられる。なお、宇宙用な
どの信頼性の要求される用途には、熱抵抗，化学的安定
性などの点から配線基板１０にはセラミック基板が適し
ている。
【００５５】図１２は本発明によるパッケージの実施例
である。MPU101等のベアチップを両面に搭載したセラミ
ック製の配線基板１０の両面にセラミック製のキャップ
５０をつけて気密封止する。気密封止したキャップ５０
の内部は真空または窒素やヘリウムなどの不活性ガスを
封入する。特にヘリウムを封入した場合には封止部の気
密性検査の最にリークチェッカとしても利用できる。本
発明のように複数のチップを単一パッケージに納めよう
とすると、パッケージの大きさが大きくなりキャップ５
０内部の気体の体積も大きくなる。従って、セラミック
製の配線基板１０の両面にセラミック製のキャップ５０
をつけてはんだにより気密封止する場合、はんだづけ後
の冷却時に内外圧力差により溶融したはんだがキャップ
５０内部に引き込まれたり外部に飛び出したりする。そ
のためにキャップ５０に通気穴５１をあけておき、気密
封止し、不活性気体を封入した後にふた５２等で、通気
穴５１を塞げば、大きなパッケージでも溶融したはんだ
がキャップ５０内部に引き込まれたり外部に飛び出した
りすることを防止できる。
【００５６】
【発明の効果】本発明によれば、複数の半導体素子を単
一のパッケージ内に実装することができるうえ、パッケ
ージから外部に引き出す信号線を減少させることができ
るのでパッケージのサイズを小さくすることができ、小
型軽量な電子機器を実現することができる。
【図面の簡単な説明】
【図１】システム構成。
【図２】本発明の断面図。
【図３】ビアホールの配置。
【図４】データバスのビットの分割。
【図５】データバスのビットの分割。
【図６】検査機能付きＭＰＵ。
【図７】誤り訂正符号付ＲＡＭ。
【図８】外付けＲＯＭ。
【図９】本発明の回路図。
【図１０】配線基板への半導体チップの実装。
【図１１】配線基板への半導体チップの実装。
【図１２】パッケージの断面。
【図１３】従来方式。
【図１４】従来方式。
【符号の説明】
１０…配線基板、１１…配線基板上のワイヤボンディン
グパッド、１３…ビアホール、１５…ダイボンディング
ランド、２０…半導体チップ、２１…半導体チップ上の
ワイヤボンディングパッド、３０…ボンディングワイ
ヤ、１００…バス、１０１…ＭＰＵ、１０２…ＲＡＭ、
１０３…ＲＯＭ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 久芳 茨城県下館市大字小川1500番地 日立化 成工業株式会社 下館工場内 (72)発明者 沖島 哲哉 茨城県勝田市大字足崎字西原1380番地１ 号日立化成工業株式会社 石神工場内 (72)発明者 井原 廣一 東京都千代田区神田駿河台四丁目６番地 株式会社 日立製作所内 (72)発明者 秋山 雅胤 東京都千代田区神田駿河台四丁目６番地 株式会社 日立製作所内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/04

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】配線導体を内部に有する多層配線基板と、 上記多層配線基板上に形成された絶縁層と、 上記絶縁層の上に分離して形成された複数のダイボンデ
    ィンググランドと、それぞれの 上記ダイボンディンググランドの上に形成さ
    れた複数の半導体チップとを有し、 上記ダイボンディンググランドの下の上記多層配線基板
    の一部にビアホールを形成したことを特徴とする電子機
    器。
  2. 【請求項２】請求項１の電子機器において、 上記配線導体は複数の導体から構成され、それぞれの導
    体は上記ビアホールを介して接続されることを特徴とす
    る電子機器。
  3. 【請求項３】請求項２の電子機器において、 上記ダイボンディンググランドの下に形成されたビアホ
    ールと交互に配置されるように上記ダイボンディンググ
    ランドの周囲にビアホールが形成されていることを特徴
    とする電子機器。
  4. 【請求項４】配線導体を内部に有する多層配線基板と、 上記多層配線基板上に形成された絶縁層と、 上記絶縁層の上に形成された複数のダイボンディンググ
    ランドと、 上記ダイボンディンググランドの上に形成された複数の
    半導体チップとを有し、 複数の上記半導体チップの少なくとも１つの上記半導体
    チップは、故障を検出する機能を有し、故障を検出する
    上記半導体チップと他の上記半導体チップとを別々のダ
    イボンディンググランド上に形成すると共に、 上記ダイボンディンググランドの下の上記多層配線基板
    の一部にビアホールを形成したことを特徴とする電子機
    器。
  5. 【請求項５】請求項４の電子機器において、 他の上記半導体チップはマイクロプロセッサユニットで
    あって、故障を検出する機能を有する上記半導体チップ
    は上記マイクロプロセッサユニットの誤りを検出する検
    査回路であることを特徴とする電子機器。
  6. 【請求項６】請求項４の電子機器において、 他の上記半導体チップはＲＡＭであって、故障を検出す
    る機能を有する上記半導体チップはＲＡＭの誤りを検出
    し訂正する誤り検出回路であることを特徴とする電子機
    器。
  7. 【請求項７】ワイヤボンディングパッドを有する多層基
    板と、 上記多層基板の上に形成され、ワイヤボンディングパッ
    ドを有する複数の半導体チップと、 上記多層基板の上に形成された配線導体と、 上記多層基板の一部に形成された絶縁層と、 上記絶縁層の表面に分離して形成された複数のダイボン
    ディンググランドとを有し、複数の上記半導体チップ間での影響を避けるために、そ
    れぞれの上記半導体チップは異なった上記ダイボンディ
    ンググランド上に形成され、 それぞれの上記半導体チップは上記半導体チップのワイ
    ヤボンディングパッドと上記多層基板のワイヤボンディ
    ングパッドとの間でワイヤボンディング結合を介して上
    記配線導体と電気的に接続されていることを特徴とする
    電子機器。
  8. 【請求項８】請求項７において、 上記ダイボンディンググランドの下の上記多層基板は、
    ビアホール又は配線が形成されていることを特徴とする
    電子機器。
  9. 【請求項９】第１の配線導体を内部に有する基板と、 上記基板の上に配置された絶縁層と、 上記絶縁層の上に分離して配置された複数のグランド
    と、 それぞれの上記グランドの上に配置された複数の半導体
    チップと、 上記半導体チップと接続する導線に接続され、上記基板
    と上記絶縁層との間に形成された第２の配線導体とを有
    し、 上記第１の配線導体と上記第２の配線導体とを上記グラ
    ンド又は上記絶縁層の下で接続したことを特徴とする電
    子機器。
  10. 【請求項１０】請求項９の電子機器において、 上記半導体チップは、ＲＡＭと、ＲＡＭの誤りを検出し
    訂正する誤り訂正ユニットであって、上記ＲＡＭと上記
    誤り訂正ユニットは異なったグランド上に形成されてい
    ることを有することを特徴とする電子機器。
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US07/843,234 US5468992A (en) 1991-02-28 1992-02-28 Electronic circuit package including plural bare chips mounted on a single wiring substrate
US08/523,346 US5614761A (en) 1991-02-28 1995-09-05 Electronic circuit package including plural semiconductor chips formed on a wiring substrate
US08/746,942 US5789805A (en) 1991-02-28 1996-11-18 Semiconductor multi-chip module
US09/095,049 US6195742B1 (en) 1991-02-28 1998-06-10 Semiconductor multi-chip module
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2960560B2 (ja) * 1991-02-28 1999-10-06 株式会社日立製作所 超小型電子機器
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5982185A (en) * 1996-07-01 1999-11-09 Micron Technology, Inc. Direct connect carrier for testing semiconductor dice and method of fabrication
US5929647A (en) * 1996-07-02 1999-07-27 Micron Technology, Inc. Method and apparatus for testing semiconductor dice
US6639416B1 (en) 1996-07-02 2003-10-28 Micron Technology, Inc. Method and apparatus for testing semiconductor dice
US6255833B1 (en) 1997-03-04 2001-07-03 Micron Technology, Inc. Method for testing semiconductor dice and chip scale packages
SE509570C2 (sv) * 1996-10-21 1999-02-08 Ericsson Telefon Ab L M Temperaturkompenserande organ och förfarande vid montering av elektronik på ett mönsterkort
JP3942198B2 (ja) * 1996-12-04 2007-07-11 株式会社ルネサステクノロジ 半導体集積回路装置
DE19724053A1 (de) * 1997-06-07 1998-12-10 Biotronik Mess & Therapieg Elektronische Speichervorrichtung, insbesondere zur Anwendung bei implantierbaren medizinischen Geräten
WO1999024896A1 (fr) * 1997-11-06 1999-05-20 Hitachi, Ltd. Processeur d'informations
US5933327A (en) * 1998-04-03 1999-08-03 Ericsson, Inc. Wire bond attachment of a integrated circuit package to a heat sink
JP2000077609A (ja) 1998-08-28 2000-03-14 Hitachi Ltd 半導体集積回路装置
US6586835B1 (en) * 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
US6392296B1 (en) 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6154364A (en) * 1998-11-19 2000-11-28 Delco Electronics Corp. Circuit board assembly with IC device mounted thereto
US6255852B1 (en) 1999-02-09 2001-07-03 Micron Technology, Inc. Current mode signal interconnects and CMOS amplifier
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US6406940B1 (en) 2000-08-14 2002-06-18 Intermedics Inc. Method and apparatus for stacking IC devices
US6349050B1 (en) * 2000-10-10 2002-02-19 Rambus, Inc. Methods and systems for reducing heat flux in memory systems
US7101770B2 (en) 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
US7235457B2 (en) * 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
US7230146B2 (en) 2003-10-27 2007-06-12 Honeywell International Inc. Process for producing fluoropropenes
US7606293B2 (en) * 2002-10-25 2009-10-20 Gct Semiconductor, Inc. Bidirectional turbo ISI canceller-based DSSS receiver for high-speed wireless LAN
US7444546B2 (en) * 2003-04-17 2008-10-28 Arm Limited On-board diagnostic circuit for an integrated circuit
US7302025B2 (en) * 2003-09-25 2007-11-27 Analog Devices, Inc. Efficient joint equalization/decoding method and apparatus for Complementary-Code-Keying based systems
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
US7015823B1 (en) 2004-10-15 2006-03-21 Systran Federal Corporation Tamper resistant circuit boards
US7281667B2 (en) * 2005-04-14 2007-10-16 International Business Machines Corporation Method and structure for implementing secure multichip modules for encryption applications
US7582951B2 (en) * 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
US7808087B2 (en) * 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
JP4863953B2 (ja) * 2007-08-30 2012-01-25 日立オートモティブシステムズ株式会社 物理量変換センサ及びそれを用いたモータ制御システム
US8464032B2 (en) * 2009-07-10 2013-06-11 Via Technologies, Inc. Microprocessor integrated circuit with first processor that outputs debug information in response to reset by second processor of the integrated circuit
US8762779B2 (en) * 2010-01-22 2014-06-24 Via Technologies, Inc. Multi-core processor with external instruction execution rate heartbeat
US8495344B2 (en) * 2010-01-22 2013-07-23 Via Technologies, Inc. Simultaneous execution resumption of multiple processor cores after core state information dump to facilitate debugging via multi-core processor simulator using the state information
US8639919B2 (en) 2011-01-18 2014-01-28 Via Technologies, Inc. Tracer configuration and enablement by reset microcode
US9153508B2 (en) 2011-08-17 2015-10-06 Rambus Inc. Multi-chip package and interposer with signal line compression
US8634221B2 (en) * 2011-11-01 2014-01-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory system that utilizes a wide input/output (I/O) interface to interface memory storage with an interposer and that utilizes a SerDes interface to interface a memory controller with an integrated circuit, and a method
KR102104578B1 (ko) * 2013-08-30 2020-04-27 에스케이하이닉스 주식회사 데이터 비트 인버전 기능을 갖는 반도체 장치
EP3478936B1 (en) 2016-09-27 2022-11-09 Halliburton Energy Services, Inc. Formation tester comprising reactive filter material
CN112927747B (zh) * 2021-04-22 2021-09-21 中科一芯科技(深圳)有限公司 一种嵌入式存储芯片打线导致芯片失效的解决方法
CN114679424B (zh) * 2022-03-31 2023-07-07 中科芯集成电路有限公司 一种多裸芯集成微系统dma实现方法

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US22739A (en) * 1859-01-25 Antonio metjcci
US33013A (en) * 1861-08-06 Improvement in seed-sowing machines
US131228A (en) * 1872-09-10 Improvement in stump-extractors
US24389A (en) * 1859-06-14 Improvement in horse-rakes
US40261A (en) * 1863-10-13 Improvement in granaries
US56911A (en) * 1866-08-07 Improved washing-machine
US3851221A (en) * 1972-11-30 1974-11-26 P Beaulieu Integrated circuit package
US4172282A (en) * 1976-10-29 1979-10-23 International Business Machines Corporation Processor controlled memory refresh
US4144561A (en) * 1977-07-08 1979-03-13 Xerox Corporation Chip topography for MOS integrated circuitry microprocessor chip
JPS5537641A (en) 1978-09-08 1980-03-15 Fujitsu Ltd Synchronization system for doubled processor
US4245273A (en) 1979-06-29 1981-01-13 International Business Machines Corporation Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices
IT1128896B (it) * 1980-07-03 1986-06-04 Olivetti & Co Spa Apparecchiatura di elaborazione dati con memoria permanente programmabile
US4443278A (en) * 1981-05-26 1984-04-17 International Business Machines Corporation Inspection of multilayer ceramic circuit modules by electrical inspection of green specimens
US4504784A (en) * 1981-07-02 1985-03-12 International Business Machines Corporation Method of electrically testing a packaging structure having N interconnected integrated circuit chips
US4441075A (en) * 1981-07-02 1984-04-03 International Business Machines Corporation Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection
US4602271A (en) * 1981-07-22 1986-07-22 International Business Machines Corporation Personalizable masterslice substrate for semiconductor chips
US4432055A (en) * 1981-09-29 1984-02-14 Honeywell Information Systems Inc. Sequential word aligned addressing apparatus
JPS5961152A (ja) * 1982-09-30 1984-04-07 Fujitsu Ltd 半導体装置
US5149940A (en) * 1983-02-24 1992-09-22 Beckworth Davis International Inc. Method for controlling and synchronizing a welding power supply
JPS6050940A (ja) * 1983-08-31 1985-03-22 Toshiba Corp 半導体集積回路
US4649474A (en) * 1983-09-23 1987-03-10 Western Digital Corporation Chip topography for a MOS disk memory controller circuit
US4618953A (en) * 1984-05-01 1986-10-21 Pitney Bowes Inc. Watchdog circuit
US4577293A (en) * 1984-06-01 1986-03-18 International Business Machines Corporation Distributed, on-chip cache
JPS617656A (ja) * 1984-06-22 1986-01-14 Toshiba Corp マルチチップパッケ−ジ
JPS61112345A (ja) * 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
US4803682A (en) * 1985-03-04 1989-02-07 Sanyo Electric Co., Ltd. Resetting system
US4692839A (en) * 1985-06-24 1987-09-08 Digital Equipment Corporation Multiple chip interconnection system and package
GB2182176B (en) * 1985-09-25 1989-09-20 Ncr Co Data security device for protecting stored data
JPS6281745A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd ウエハ−規模のｌｓｉ半導体装置とその製造方法
US4922363A (en) * 1985-10-17 1990-05-01 General Electric Company Contactor control system
US4746966A (en) * 1985-10-21 1988-05-24 International Business Machines Corporation Logic-circuit layout for large-scale integrated circuits
JPS62162749A (ja) 1986-01-13 1987-07-18 Komatsu Ltd 内燃機関発電機
US4752927A (en) * 1986-04-09 1988-06-21 Tektronix, Inc. Synchronous changeover
US4763188A (en) * 1986-08-08 1988-08-09 Thomas Johnson Packaging system for multiple semiconductor devices
GB2195478B (en) * 1986-09-24 1990-06-13 Ncr Co Security device for sensitive data
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4773044A (en) * 1986-11-21 1988-09-20 Advanced Micro Devices, Inc Array-word-organized display memory and address generator with time-multiplexed address bus
US4868634A (en) * 1987-03-13 1989-09-19 Citizen Watch Co., Ltd. IC-packaged device
JPS63245952A (ja) * 1987-04-01 1988-10-13 Hitachi Ltd マルチチップモジュ−ル構造体
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US4947183A (en) * 1987-11-14 1990-08-07 Ricoh Company, Ltd. Edge type thermal printhead
US5028986A (en) * 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
JPH07107956B2 (ja) 1988-02-29 1995-11-15 沖電気工業株式会社 プロセッサ塔載回路
JP2645068B2 (ja) 1988-04-08 1997-08-25 株式会社東芝 メモリモジュール
US5072283A (en) * 1988-04-12 1991-12-10 Bolger Justin C Pre-formed chip carrier cavity package
EP0339154B1 (en) * 1988-04-26 1994-11-17 Citizen Watch Co. Ltd. Memory card
US4888773A (en) * 1988-06-15 1989-12-19 International Business Machines Corporation Smart memory card architecture and interface
US5185717A (en) * 1988-08-05 1993-02-09 Ryoichi Mori Tamper resistant module having logical elements arranged in multiple layers on the outer surface of a substrate to protect stored information
JP2592308B2 (ja) * 1988-09-30 1997-03-19 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
CA2002213C (en) * 1988-11-10 1999-03-30 Iwona Turlik High performance integrated circuit chip package and method of making same
US4933898A (en) * 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
US4979289A (en) * 1989-02-10 1990-12-25 Honeywell Inc. Method of die bonding semiconductor chip by using removable non-wettable by solder frame
JPH02219254A (ja) * 1989-02-20 1990-08-31 Hitachi Ltd 半導体集積回路装置
US4993143A (en) * 1989-03-06 1991-02-19 Delco Electronics Corporation Method of making a semiconductive structure useful as a pressure sensor
JPH02289014A (ja) 1989-03-17 1990-11-29 Nec Corp Ｄｒａｍ制御装置
EP0393220B1 (en) * 1989-04-20 1994-07-13 International Business Machines Corporation Integrated circuit package
US5285107A (en) * 1989-04-20 1994-02-08 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US5068850A (en) * 1989-06-12 1991-11-26 Moore Industries-International, Inc. Parameter value communication system
US4922379A (en) * 1989-07-18 1990-05-01 Hughes Aircraft Company Power semiconductor package
GB8918482D0 (en) * 1989-08-14 1989-09-20 Inmos Ltd Packaging semiconductor chips
US5182632A (en) * 1989-11-22 1993-01-26 Tactical Fabs, Inc. High density multichip package with interconnect structure and heatsink
US5019943A (en) * 1990-02-14 1991-05-28 Unisys Corporation High density chip stack having a zigzag-shaped face which accommodates connections between chips
US5128737A (en) * 1990-03-02 1992-07-07 Silicon Dynamics, Inc. Semiconductor integrated circuit fabrication yield improvements
US5200810A (en) * 1990-04-05 1993-04-06 General Electric Company High density interconnect structure with top mounted components
SG52794A1 (en) * 1990-04-26 1998-09-28 Hitachi Ltd Semiconductor device and method for manufacturing same
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5050039A (en) * 1990-06-26 1991-09-17 Digital Equipment Corporation Multiple circuit chip mounting and cooling arrangement
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
US5768613A (en) * 1990-07-06 1998-06-16 Advanced Micro Devices, Inc. Computing apparatus configured for partitioned processing
DE69133311T2 (de) * 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
JP2960560B2 (ja) * 1991-02-28 1999-10-06 株式会社日立製作所 超小型電子機器
JPH0833978B2 (ja) * 1991-04-26 1996-03-29 インターナショナル・ビジネス・マシーンズ・コーポレイション 磁気ヘッド及びその製造方法
US5237203A (en) * 1991-05-03 1993-08-17 Trw Inc. Multilayer overlay interconnect for high-density packaging of circuit elements
US5121293A (en) * 1991-08-08 1992-06-09 Sun Microsystems, Inc. Method and apparatus for interconnecting devices using tab in board technology
JP2634516B2 (ja) * 1991-10-15 1997-07-30 三菱電機株式会社 反転型ｉｃの製造方法、反転型ｉｃ、ｉｃモジュール
US5576554A (en) * 1991-11-05 1996-11-19 Monolithic System Technology, Inc. Wafer-scale integrated circuit interconnect structure architecture
US5801432A (en) * 1992-06-04 1998-09-01 Lsi Logic Corporation Electronic system using multi-layer tab tape semiconductor device having distinct signal, power and ground planes
JP3210466B2 (ja) * 1993-02-25 2001-09-17 株式会社リコー Ｃｐｕコア、該ｃｐｕコアを有するａｓｉｃ、及び該ａｓｉｃを備えたエミュレーションシステム
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
JPH08147197A (ja) * 1994-11-25 1996-06-07 Sanyo Electric Co Ltd 障害情報を記憶する情報処理装置
JP2677216B2 (ja) 1994-12-16 1997-11-17 株式会社押野電気製作所 パネル・プリント基板用小形ランプソケット装置
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
JPH11120075A (ja) * 1997-10-20 1999-04-30 Toshiba Corp 半導体記憶装置及び半導体記憶システム
US6198118B1 (en) * 1998-03-09 2001-03-06 Integration Associates, Inc. Distributed photodiode structure
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
JP2000315776A (ja) * 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
JP2001024150A (ja) * 1999-07-06 2001-01-26 Sony Corp 半導体装置
US6612605B2 (en) * 1999-09-29 2003-09-02 K-2 Corporation Integrated modular glide board
JP4569912B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリシステム
JP4569913B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
KR100336281B1 (ko) * 2000-04-20 2002-05-13 윤종용 수리할 수 있는 멀티 칩 패키지
JP2002108835A (ja) * 2000-09-29 2002-04-12 Mitsubishi Electric Corp 車載電子制御装置
RU2304579C2 (ru) * 2001-11-16 2007-08-20 АМИ-Агролинц Меламин Интернейшнл ГмбХ Способ получения свободного от мелема меламина и устройство гасителя
US7246245B2 (en) * 2002-01-10 2007-07-17 Broadcom Corporation System on a chip for network storage devices

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