JPH07107956B2 - プロセッサ塔載回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロッサを搭載し、種々の機器の制
御等を使用されるプロセッサ搭載回路に関する。

（従来の技術） 今日、事務機器、その他種々の機器の制御にマイクロプ
ロセッサは広く使用されている。例えば、ワイヤドット
式のプリンタにおいては、用紙の搬送、印字ヘッドのス
キャニング、印字用の信号処理、その他各種の処理にマ
イクロプロセッサが活躍している。

ところで、このマイクロプロセッサは、高い周波数の基
準クロック信号に同期して、これに接続されたアドレス
バス、データバス、システムバス等を介して、種々の信
号の授受を行なっている。しかし、このような動作によ
って、高周波ノイズが発生し、それが直接放射され、あ
るいは電源ラインを通じて漏洩し、他の機器に悪影響を
及ぼす場合がある。

こうした雑音障害の防止を図るため、いゆわるEMI（電
波障害ノイズ）規制が設けられている。この規制によれ
ば、30MHz以上の高周波ノイズを一定レベル以下に押え
なければならない。

このようなノイズ対策の方法として、従来、次のような
方法が用いられていた。

先ず、電源ラインについては、フェライト製のトロイダ
ルコアに巻回したインダクタンスを、電源ラインに直列
に挿入する方法がある。これにより、電源ラインの高周
波インピーダンスを高めている。又、雑音電波放出の原
因となるコードをシールド化する方法も有効な方法であ
る。更に、基板の回路パターンから直接空間へ放射され
るノイズを抑制するために、基板を良導電性のフレーム
で取り囲み、いわゆるシールド構造にする方法もある
（実開昭62−164153号公報）。

又、回路基板のパターン形状を工夫する方法も考えられ
ている。例えばアースパターンを格子状にしたりべたパ
ターンにすることによって、電源ラインに並列な等価静
電容量を大きくする。

更に、有効な方法としては、いわゆる多層基板を持いる
方法がある。

第２図には、そのような多層基板10の分解斜視図を示し
た。

この基板は、通常の導体パターン１と、電源パターン２
と、アースパターン３と、更に別の導体パターン４と
が、絶縁体層５を介して積層された構成のものである。
電源パターン２もアースパターン３も、それぞれ、いわ
ゆるべたパターンといわれ、全面に一様に導体層を形成
したものである。これらのパターン2,3は、通常のパタ
ーン１とスルーホール６によって電気接続され、短絡防
止のために必要に応じて切り抜き部分７等が設けられて
いる。

多層基板といわれるものはこの他に、３層構造のものや
５層以上の多層構造のものと種々開発されているが、こ
のような構造の基板を用いると、通常のパターン１と電
源パターン２やアースパターン３との間の等価静電容量
を大きくとることができ、しかも回路全体に渡ってその
容量を均一に分布させることができるので、高いシール
ド効果を得ることができる。

（発明が解決しようとする課題） ところが、上記のような多層基板を用いる方法はコスト
が極めて高くなり、プリンタ等の民生用機器に採用しよ
うとするとその価格競争面で大きな障害となる。

例えば、通常の２層基板、即ち絶縁体の表面と裏面とに
導体パターンを形成したものと、第２図に示した４層基
板とのコストを比較してみると、後者は前者の約2.3倍
程度となる。通常、回路基板は機器の部品の中でも極め
て大型の部品の１つであり、そのコスト比率も小さくな
い。このようなことから、従来より低価格な２層基板を
多用し、先に説明したような他の対策方法によって一定
の基準をクリアするようにしていた。しかし、シールド
用のフレーム等を設ける場合、今度は機器の小型化を防
げることになってしまう。

本発明は以上の点に着目してなされたもので、安価でか
つシールド効果の高い基板構造を採用したプロッセサ搭
載回路を提供することを目的とするものである。

（課題を解決するための手段） 本発明のプロセッサ搭載回路は、マイクロプロセッサ
と、このマイクロプロセッサとバスラインを通じて接続
されたメモリと、マイクロプロセッサとバスラインを通
じて接続されたI/Oポートと、I/Oポートに接続された被
制御部を構成する回路部品とを有し、マイクロプロセッ
サ、I/Oポート及びマイクロプロセッサとI/Oポートを接
続するバスラインは、表層に回路素子を接続するパター
ンを配置し少なくとも一つの中層に電源パターンを配置
した３層以上の導体パターンを絶縁体層を介して積層し
た多層基板に搭載され、I/Oポートに接続された被制御
部を構成する回路部品とメモリ及びマイクロプロセッサ
とメモリを接続するバスラインは、多層基板とは別体の
表層に回路素子を接続するパターンと供に電源パターン
とを配置した片面あるいは両面に導体パターンを形成し
た２層以下の基板に搭載され、多層基板は多層基板の下
縁に２層以下の基板と電気的に接続される複数の端子に
より２層以下の基板上に立設して搭載され、メモリは多
層基板の端子と２層以下の基板が接続された位置に近接
して２層以下の基板上に搭載されたことを特徴とするも
のである。

（作用） マイクロプロセッサ、I/Oポート及びマイクロプロセッ
サとI/Oポートを接続するバスラインは、表層に回路素
子を接続するパターンを配置し少なくとも一つの中層に
電源パターンを配置した３層以上の導体パターンを絶縁
体層を介して積層した多層基板に搭載され、I/Oポート
に接続された被制御部を構成する回路部品とメモリ及び
マイクロプロセッサとメモリを接続するバスラインは、
多層基板とは別体の表層に回路素子を接続するパターン
と共に電源パターンとを配置した片面あるいは両面に導
体パターンを形成した２層以下の基板に搭載され、多層
基板は多層基板の下縁に２層以下の基板を電気的に接続
される複数の端子により２層以下の基板上に立設して搭
載され、メモリは多層基板の端子と２層以下の基板が接
続された位置に近接して２層以下の基板上に搭載される
ように構成されている。特にマイクロプロセッサとI/O
ポートとの間を接続するバスラインからは高周波ノイズ
が放射され易く、少なくともこの部分を多層基板上に配
線し、多層基板と２層以下の基板とが接続される近傍に
メモリを配置するようにしているので、大きなコスト上
昇を防止しつつ、十分なノイズ低減効果が得られる。

又、ランダム・アクセス・メモリをこの多層基板に搭載
すれば、最も高周波ノイズを発生し易い部分が大部分多
層基板上に搭載されることになる。更に、バスに接続さ
れた回路部品中、汎用性のある部分と、汎用性の無い部
分とを、別々の多層基板に分割搭載すれば汎用性のある
部分の量産効果を高めることができる。

特に、マイクロプロセッサとバスラインを通じて接続さ
れた全ての回路部品が多層基板上に搭載されれば、バス
ラインからのノイズ発生防止効果が最大となる。

（実施例） 本発明を、以下、具体的な実施例によって説明する。

第１図は、本発明のプロセッサ搭載回路の実施例を示す
要部斜視図である。

この回路は、先に第２図で示した多層基板10を通常の基
板20の上に垂直に取り付けたものである。この多層基板
10上には、マイクロプロセッサ11と、これとバスライン
12を通じて接続されたI/O（入出力）ポート13と、ラン
ダム・アクス・メモリ14等が搭載されている。この多層
基板10には、その下縁に多数の端子15が植設されてお
り、これが通常の基板20の回路パターンに電気接続され
ている。この端子15は、多数本密集して設けられている
ことから、側方に短く張り出した端子15aと、長く張り
出した端子15bとを交互に配列して、互いに必要な接続
処理用の間隔を保つようにしている。尚、この多層基板
10上に搭載される各集積回路は、実装効率を上げるため
に、いわゆるベアチップを直接搭載したチップオンボー
ド（COB）方式を採用し、チップの外面を金属カバーや
樹脂等で覆うようにしている。

一方、通常の基板20には、他の回路部品21が搭載されて
おり、この実施例の場合、バスライン12の一部が端子15
を介して通常の基板20の側に延長され、プログラムや文
字フォントを格納したリード・オンリ・メモリ素子を通
常の基板20の側に他の回路部品21として搭載している。

第３図に、本発明のプロセッサ搭載回路の実施に適する
プリント制御回路のブロック図を示す。

この回路は、マイクロプロセッサの周辺回路を搭載した
CPUモジュール30によって制御される回路である。このC
PUモジュール30は、第１図に示した多層基板10に搭載さ
れた回路部品に相当する。又、この回路には、操作スイ
ッチ31と、操作ランプ32と、表示パネル33と、セントロ
ニクスインタフェース34と、RS232Cインタフェース35と
が接続され、更に、スペースドライブ回路36と、ドライ
ブ補正回路37と、ラインフィードドライブ回路38と、ス
リットセンサ43とが接続されている。又、CPUモジュー
ル30から延長されたバスライン12′にはプログラムROM5
0、漢字フォントROM51、記号フォントROM52が接続され
ている。

操作スイッチ31は、オペレータがプリンタの操作をする
ためのスイッチで、その結果は操作ランプ32や表示パネ
ル33に表示される。セントロニクスインタフェース34
は、いわゆるプリンタ用のインタフェースで、RS232Cイ
ンタフェース35は、コンピュータ間のデータ送信に使用
される汎用のインタフェースである。

スペースドライブ回路36は、印字ヘッド41のスキャニン
グを行うためのスペースモータ40を駆動するための回路
で、このスペースモータ40の動作は、スリットセンサ43
がモニタするようにしている。ドライブ補正回路37は、
印字ヘッド41に印字用のデータをシリアル転送するため
の回路である。

ラインフォード（LF）ドライブ回路38は、用紙を１ライ
ン分ずつ搬送する制御を行うためのラインフィードモー
タ42を駆動する回路である。これらの回路36,37,38はい
ずれもCPUモジュール30に内蔵されたI/Oポートに接続さ
れている。

又プログラムROM50は、CPUモジュール30に搭載されたマ
イクロプロセッサの動作用プログラムを格納したメモリ
である。又、漢字フォントROM51と記号フォントROM52
は、印字ヘッド41に供給するフォントデータを格納した
メモリである。

以上のような回路において、CPUモジュール30に搭載さ
れたマイクロプロセッサ及びI/Oポートとの間は第１図
に示したようなバスライン12によって接続されており、
この部分から最も高周波のノイズが発生し易いことは先
に説明した通りである。

そこで、CPUモジュール30を第１図に示したような多層
基板10上に搭載することによってノイズの低減を図るこ
とができる。

これに対して、スペースドライブ回路36、ドライブ補正
回路37、ラインフィードドライブ回路38等の他の部品61
は、高周波ノイズ発生源となりにくいので、第１図に示
したような通常の基板20の側に搭載される。しかも、こ
れらの回路素子は比較的大型で広い実装面積を必要とす
るため、この部分を通常の基板に搭載することによって
コストアップを防止することができる。

一方、CPUモジュール30から延長されたバスライン12′
に接続されたリード・オンリ・メモリ50〜52等から成る
周辺回路部品60は、ノイズ発生防止対策上はCPUモジュ
ール30と同様に多層基板に搭載されることが望ましい。
ところが、その一方で、これらのリード・オンリ・メモ
リ50,51,52は何れも比較的広い実装面積を要求するこ
と、及びプリンタの仕様によってプログラムの内容やフ
ォントデータの内容が個々に相違し、CPUモジュール30
のような汎用性がないこともあって、第１図の実施例で
説明したように、通常の基板20の上に搭載することがよ
り実際的である。

以上のことから、各種の好ましい実施例が考えられる。

そこで、本発明をそれぞれの実施例ごとに説明すると以
下のようになる。

まず、第４図は本発明の第１の実施例を示すブロック図
である。この例では、マイクロプロセッサ（CPU）11
と、これとバスライン12を通じて接続されたI/Oポート1
3とが多層基板10に実装され、ランダム・アクセス・メ
モリ14及びリード・オンリ・メモリ60は、これとは別の
通常の基板20に搭載されている。この実施例において
は、バスライン12上を伝送される制御信号に基づく高周
波ノイズの発生を阻止する。尚、ランダム・アクセス・
メモリ14やリード・オンリ・メモリ60へ延長されたバス
ライン12′を十分短くしておけば、これらを通常の基板
に搭載したとしてもそのノイズ発生効果は十分なものが
得られる。

第５図は、本発明の第２の実施例を示すブロック図であ
る。

この例は、マイクロプロセッサ11と、バスライン12を通
じて接続されたI/Oポート13及びランダム・アクセス・
メモリ14とを多層基板10上に搭載したものである。ここ
では、リード・オンリ・メモリ60が通常の基板上に搭載
された構造となっている。これは、先に第１図で説明し
た実施例と同様のケースである。この場合、各種制御デ
ータの一時格納に使用されるランダム・アクセス・メモ
リ14から発生する高周波ノイズが十分抑制される。更
に、このように汎用性のある部分と機器の仕様に応じて
適宜交換されるリード・オンリ・メモリ60の部分を分離
して、量産効果を高める効果がある。

第６図は、本発明の第３の実施例を示すブロック図であ
る。

この実施例は、マイクロプロセッサ11とバスライン12を
通じてこれに接続されるI/Oポート13、ランダム・アク
セス・メモリ14、リード・オンリ・メモリ60等の周辺回
路部品を全て多層基板10上に搭載したものである。これ
はバスライン12の伝送される制御信号の高周波ノイズを
抑制する点で最も効果がある方法といえる。しかも、こ
れらの回路部品が十分小型化できるような機器において
は、これ以外の回路部品のこのマイクロプロセッサ周辺
回路部品との実装面積の比率の大きさを考慮すれば、基
板のコストを十分抑えた上で、最大のノイズ低減効果を
得るという点で有効である。

第７図は、本発明の第４の実施例を示すブロック図であ
る。

これは、第５図で説明した実施例と類似しており、リー
ド・オンリ・メモリ60を別を多層基板10′に搭載した例
を示している。この実施例の場合、リード・オンリ・メ
モリ60を搭載するための多層基板10′の分だけコストが
上昇するという難点はあるものの、両基板間を接続する
バスライン12′を十分短く採ることによって、第６図に
示した実施例と同様の大きなノイズ低減効果を有する
他、第５図で説明した実施例同様、汎用性のある部分の
機器ごとに仕様の異なる部分を分離し、基板等の量産効
果を高めるという利点がある。

（発明の効果） 本発明のプロセッサ搭載回路は、高周波ノイズが放射さ
れ易いマイクロプロセッサとバスラインを通じて接続さ
れた周辺回路部品を３層以上の多層基板に搭載し、バス
ラインに接続されない他の回路部品を２層以下の通常基
板に搭載するようにしたので、比較的小さい実装面積で
多層基板を使用することができ、回路全体のコスト上昇
を防止しつつ、十分なノイズ低減効果を得ることができ
る。更に、汎用性のある部分と機器の仕様に応じて適宜
交換される部分とを分離して量産効果を高め、しかも、
多層基板と通常基板が接続される位置に近接してメモリ
を配置するようにしているので、通常基板上のバスライ
ンを短くすることができ、十分なノイズ低減効果を得る
ことができる。

【図面の簡単な説明】

第１図は本発明のプロセッサ搭載回路の要部斜視図、第
２図は本発明の回路に使用する多層基板の分解斜視図、
第３図は本発明の実施に適するプリンタ制御回路のブロ
ック図、第４図から第７図までは本発明のそれぞれ異な
る実施例を示すブロック図である。 10……多層基板、11……マイクロプロセッサ、 12……バスライン、13……I/Oポート、 14……ランダム・アクセス・メモリ、 15……端子、20……通常の基板、 21……他の回路部品。

Claims (4)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、 前記マイクロプロセッサとバスラインを通じて接続され
   たメモリと、 前記マイクロプロセッサと前記バスラインを通じて接続
   されたI/Oポートと、 前記I/Oポートに接続された被制御部を構成する回路部
   品とを有し、 前記マイクロプロセッサ、前記I/Oポート及び該マイク
   ロプロセッサと該I/Oポートを接続する前記バスライン
   は、表層に回路素子を接続するパターンを配置し少なく
   とも一つの中層に電源パターンを配置した３層以上の導
   体パターンを絶縁体層を介して積層した多層基板に搭載
   され、 前記I/Oポートに接続された被制御部を構成する回路部
   品と前記メモリ及び前記マイクロプロセッサと該メモリ
   を接続する前記バスラインは、前記多層基板とは別体の
   表層に回路素子を接続するパターンと供に電源パターン
   とを配置した片面あるいは両面に導体パターンを形成し
   た２層以下の基板に搭載され、 前記多層基板は該多層基板の下縁に前記２層以下の基板
   と電気的に接続される複数の端子により該２層以下の基
   板上に立設して搭載され、 前記メモリは前記多層基板の端子と前記２層以下の基板
   が接続された位置に近接して該２層以下の基板上に搭載
   されたことを特徴とするプロセッサ搭載回路。
2. 【請求項２】前記マイクロプロセッサと、バスラインを
   通じてランダム・アクセス・メモリとリード・オンリ・
   メモリとが接続されており、 前記ランダム・アクセス・メモリと該ランダム・アクセ
   ス・メモリに接続されるバスラインは、前記マイクロプ
   ロセッサ、前記I/Oポート及び該I/Oポートに接続される
   前記バスラインと共に、表層に回路素子を接続するパタ
   ーンを配置し少なくとも一つの中層に電源パターンを配
   置した３層以上の導体パターンを絶縁体層を介して積層
   した多層基板に搭載され、 前記リード・オンリ・メモリと該リード・オンリ・メモ
   リに接続されるバスラインは、前記I/Oポートに接続さ
   れた被制御部を構成する回路部品と共に、前記多層基板
   とは別体の表層に回路素子を接続するパターンと共に電
   源パターンとを配置した片面あるいは両面に導体パター
   ンを形成した２層以下の基板に搭載され、 前記多層基板は該多層基板の下縁に前記２層以下の基板
   と電気的に接続される複数の端子により該２層以下の基
   板上に立設して搭載され、 前記リード・オンリ・メモリは前記多層基板の端子と前
   記２層以下の基板が接続された位置に近接して該２層以
   下の基板上に搭載されたことを特徴とする請求項１記載
   のプロセッサ搭載回路。
3. 【請求項３】前記マイクロプロセッサと前記バスライン
   を通じて接続された全ての周辺回路部品が、表層に回路
   素子を接続するパターンを配置し少なくとも一つの中層
   に電源パターンを配置した３層以上の前記多層基板に搭
   載され、 前記多層基板は２枚以上の多層基板に分割され、分割さ
   れた該多層基板間が互いに前記バスラインによって接続
   され、 前記I/Oポートに接続された被制御部を構成する回路部
   品は、表層に回路素子を接続するパターンと共に電源パ
   ターンを配置した前記２層以下の基板に搭載され、 前記分割された各々の多層基板は該多層基板の下縁に多
   数の端子を有し、前記２層以下の基板上に該分割された
   多層基板を各々立設して搭載し、該端子と該２層以下の
   基板が電気的に接続されると共に、該分割された多層基
   板の各々が近接して搭載されたことを特徴とする請求項
   １記載のプロセッサ搭載回路。
4. 【請求項４】マイクロプロセッサと、 前記マイクロプロセッサとバスラインを通じて接続され
   たI/Oポートと、 前記マイクロプロセッサとバスラインを通じて接続され
   た周辺回路部品と、 前記I/Oポートに接続された被制御部を構成する回路部
   品とを有し、 前記マイクロプロセッサとバスラインを通じて接続され
   たI/Oポートを含む全ての周辺回路部品が、表層に回路
   素子を接続するパターンを配置し少なくとも一つの中層
   に電源パターンを配置した３層以上の前記多層基板に搭
   載され、 前記I/Oポートに接続された被制御部を構成する回路部
   品が、表層に回路素子を接続するパターンと共に電源パ
   ターンを配置した前記２層以下の基板に搭載され、 前記多層基板は該多層基板の下縁に多数の端子を有し、
   前記２層以下の基板上に該多層基板が立設するように該
   端子と該２層以下の基板が電気的に接続されたことを特
   徴とするプロセッサ搭載回路。