JPH03291869A - 電子装置 - Google Patents

電子装置

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JPH03291869A
JPH03291869A JP2093466A JP9346690A JPH03291869A JP H03291869 A JPH03291869 A JP H03291869A JP 2093466 A JP2093466 A JP 2093466A JP 9346690 A JP9346690 A JP 9346690A JP H03291869 A JPH03291869 A JP H03291869A
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Japan
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wiring board
electronic device
wiring
board
lead pin
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Toshio Sugano
利夫 菅野
Seiichiro Tsukui
誠一郎 津久井
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Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子装置に関し、特に、配線基板の実装面上
に複数個の半導体装置を実装する電子装置に適用して有
効な技術に関するものである。
〔従来の技術〕
コンピュータのメモリボード（プリント配線基板）は、
１つのメモリシステムとして実装基板に複数個の半導体
記憶装置を搭載している。このメモリボードは大容量化
の傾向にあり、前記半導体記憶装置が搭載される実装基
板の単位面積当りの搭載個数を高めている（実装密度を
高めている）。
前記メモリボードには、第９図（平面図）及び第１０図
（第９図の側面図）に示すように、配線基板（モジュー
ル基板）１の実装面上に複数個の半導体記憶装置２を実
装し、この配線基板１の一端に前記半導体記憶装置２と
電気的に接続されるリードビン３を設けた電子装置（メ
モリモジュール）を実装している。この電子装置は、メ
モリボードの実装面に対して配線基板１を垂直方向に立
てた状態で該メモリボードの実装面上に実装されている
。
この電子装置は、前記メモリボードの実装面に対して垂
直方向に実装面積をかせぎ、実装面上での占有面積が小
さくなるので実装密度を向上する特徴がある。
前記配線基板１は、例えば絶縁性のエポキシ系樹脂基板
の表面又は内部に配線が施されたプリント配線基板で形
成されている。前記配線は、１層又は多層で構成され、
前記半導体記憶装置２とリードピン３とを電気的に接続
している。
前記半導体記憶装置２は、例えばＤＲＡＭ（Ｄｙｎａｍ
ｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で
構成される。
この半導体記憶装置２は、ＤＲＡＭ機能を有する半導体
チップを樹脂封止型パッケージで封止したものである。
樹脂封止型パッケージは例えばＳ。
Ｊ型、ＤＩＰ型等の構造で構成される。
前記リードピン３は、第１０図及び第１１図（斜視図）
に示すよう転こ一端がクランプ形状で形成されている。
このリードピン３の一端は、前記配線基板１の一端側に
設けられた噛えしろＩＡに噛え込むように差し込まれ、
半田４で接着し、且つ固定されている。この半田４を介
在した接着により、リードピン３の一端（クランプ部分
）は配線基板１の配線に電気的に接続される。前記リー
ドピン３の他端は前記メモリボードの実装面に挿入され
る。つまり、電子装置は、前記リードピン３の一端側の
クランプ力（弾性力）で機械的強度を高めると共に、リ
ードピン３と配線基板１の配線との電気的接続を行い、
前記メモリボードの実装面上に実装されている。
なお、前記リードビン挿入型の電子装置については、日
立ＩＣメモリデータブック、１９８８年、８月号、第６
７０頁に記載されている。
〔発明が解決しようとする課題〕
前述の電子装置において、前記配線基板１にはリードピ
ン３の一端を差し込む噛えしろＩＡが設けられている。
この噛えしろＩＡは、前述のように機械的強度の確保と
電気的接続を行うので配線基板１の実装面上での占有面
積が大きく、この噛えしろＩＡの占有面積に相当する分
、前記配線基板１の面積が大きくなるので、電子装置の
実装密度が低下するという問題があった。
また、前記電子装置が実装されるメモリボードにおいて
、電子装置の配線基板１に設けられた噛えしろＩＡの面
積に相当する分、実装面に対して垂直方向に電子装置の
高さが高くなるので、高さ方向の実装密度が低下すると
いう問題があった。
また、前記電子装置のリードピン３は融点が低い半田４
で接着固定されており、しかも、電子装置は高密度で多
数の半導体記憶装置２を搭載している。このため、半田
４が半導体記憶装置２の発生する熱で溶解する場合が生
じ、電子装置はり一ドビン３のクランプ力だけで配線基
板１を支持することになるので、リードピン３と配線基
板１との接合不良等で電子装置の電気的信頼性が低下す
るという問題があった。
また、前記電子装置は、第１１図に示すように、配線基
板１の実装面側が１個所、その表面側が２箇所で噛える
クランプ形状でリードピン３の一端を形成している。こ
のため、リードピン３の一端のクランプ形状の２箇所で
噛える部分にリードピン３の配列ピッチが律則され、配
線基板１のり−ドピン３の配列方向の噛えしろＩＡの占
有面積が増大するので、電子装置の実装密度が低下する
問題があった。
本発明の目的は、電子装置の実装密度を高めることが可
能な技術を提供することにある。
本発明の他の目的は、前記電子装置が実装される実装基
板の高さ方向の実装密度を高めることが可能な技術を提
共することにある。
本発明の他の目的は、電子装置の電気的信頼性を高める
ことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特黴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
（１）配線基板の実装面上に複数個の半導体装置を実装
し、この配線基板の一端に前記半導体装置と電気的に接
続されるリードピンを設けた電子装置において、前記配
線基板の一端側の内部に前記リードピンの一端を埋込む
。
（２）配線基板の実装面上に複数個の半導体装置を実装
し、この配線基板の一端に前記半導体装置と配線基板に
形成された配線を介して電気的に接続されるリードピン
を設けた電子装置において、前記配線基板に該配線基板
に形成された配線及び前記リードピンの配線と接続する
部分を貫通するスルーホールを設け、このスルーホール
内に前記配線、リードビンの夫々を接続するスルーホー
ルメッキ層を設ける。
（３）配線基板の実装面上に複数個の半導体装置を実装
し、この配線基板の一端に前記半導体装置と電気的に接
続されるリードビンを設けた電子装置において、一端が
前記配線基板の一端側の内部に埋込まれ、かつ、他端が
前記リードピンに沿って突出させたリードピン補強部材
を設ける。
〔作　　用〕
上述した手段（１）によれば、配線基板の一端側におい
て、実装面上に機械的強度を確保し、かつ、電気的接続
を行うためのリードピンの噛えしるが不要となり、この
噛えしるの面積に相当する分、配線基板のサイズを縮小
できるので、電子装置の実装密度を向上することができ
る。
また、前記電子装置が実装される実装基板において、前
記電子装置の実装密度を向上した分、前記実装基板の実
装面に対して垂直方向の実装高さを低くできるので、こ
の高さ方向の実装密度を向上させることができる。
上述した手段（２）によれば、配線基板に形成された配
線とリードビンとを溶融点の高いスルーホールメッキ層
で接着し、且つ固定し、この両者の接続部が半導体装置
の動作で発生する熱で溶融されないので、配線基板とり
−ドビンとの機械的強度を確保すると共に接合不良を防
止し、電子装置の電気的信頼性を向上することができる
。
上述した手段（３）によれば、電子装置の実装に際して
の機械的強度をリードピン補強部材で確保し、リードビ
ンに配線基板を支持する機械的強度を持たせる必要がな
くなるので、前記リードピンの配線基板への接合面積特
に配列方向の接合面積を縮小し、リードピンをファイン
ピッチ化することができる。この結果、前記配線基板の
サイズを小型化することができるので、電子装置の小型
化を図ることができる。
以下、本発明の構成について、実施例とともに説明する
。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔発明の実施例〕
（実施例■） 本実施例Ｉは、配線基板の実装面上に複数個の半導体記
憶装置を実装し、この配線基板の一端にリードビンを設
けた電子装置に本発明を適用した、本発明の第１実施例
である。
本発明の実施例■である電子装置を第２図（側面図）で
示し、前記電子装置の配線基板を第３図（平面図）で示
す。
第２図に示すように、電子装置は、配線基板１゜の互い
に対向する夫々の実装面上（図中、左側面と右側面）に
複数個の半導体記憶装置１１を実装し、この配線基板１
０の一端側（実装側、図中、下側）にリードビン１２Ｂ
の一端を埋込んだ構成になっている。この電子装置は、
図示していないが、例えばメモリボード、ＣＰＵボード
等、プリント配線基板で形成される実装基板の実装面に
対して垂直方向に立てた構成で前記実装基板に実装され
る。
前記半導体記憶装置１１は、例えばＤＲＡＭで構成され
ている。この半導体記憶装置１１はＤＲＡＭ機能を有す
る半導体チップを例えば樹脂封止型パッケージで封止し
ている。樹脂封止型パッケージは、この構造に限定され
ないが、面実装型のＳＯＪ　（Ｓｍｏｌｌ　Ｏｕｔ　Ｊ
−ｔｙｐｅ　１ｅａｄ）型で構成されている。
前記配線基板１０は第３図に示すように、平面が長方形
状で形成され、例えば絶縁性のエポキシ系樹脂基板の表
面上や内部に配線が形成されたプリント配線基板（Ｐ　
ＣＢ　：　Ｐｒ１ｎｔｅｄ　Ｃ１ｒｃｕｉｔ　Ｂｏａｒ
ｄ）で形成されている。
前記配線基板１０の互いに対向する実装面上（図中、表
面及び裏面）には、前記配線基板１０の夫々の長手方向
に沿って複数個の内部端子１８が規則的に配置されてい
る。この内部端子１８は、外部配線１７、内部配線（図
示していない）及びスルーホールメッキ層２０を通して
リードピン１２Ｂと電気的に接続されている。前記配線
基板１０の互いに対向する実装面上、つまり、表面及び
裏面には、この個数に限定されないが、前記半導体記憶
装置１１が夫々の実装面に２個ずつ合計４個実装される
。前記半導体記憶装置１１は、そのアウターリードの配
列方向と配線基板１０の長手方向とを一致させて実装さ
れ、前記アウターリードと内部端子１８とを電気的に接
続している。つまり、本実施例においては、前記半導体
記憶装置１１は、配線基板１０の実装面にバイト構成し
やすい個数で実装され、前記電子装置は１つのバイト構
成単位としてモジュール化されている。
次に、前記配線基板（モジュール基板）１０の具体的な
構成を第１図（第３図のイーイ線で切った断面図）及び
第４図（第１図のハーバ線で切ったスルーホール形成工
程前の全体平面図）で示す。
第１図に示すように、前記配線基板１０は、互いに対向
する実装面の夫々に１層づつ、内部に２層、合計４層配
線構造で構成されている。この配線基板１０の中央部（
中心部）にはフレーム１２Ａ及びり−ドピン１２Ｂが設
けられている。フレーム１２Ａ、リードピン１２Ｂの夫
々は同一層の金属板例えばＦ８−Ｎｉ　（例えばＮｉ含
有率４２又は５０［％］）合金又はＣｕ等で形成されて
いる。
前記フレーム１２Ａ及びリードピン１２Ｂの互いに対向
する夫々の表面上（図中、左側面及び右側面）には絶縁
性フィルム１４が設けられている。前記絶縁性フィルム
１４は、例えばエポキシ系樹脂又はポリイミド系樹脂で
形成されている。この絶縁性フィルム１４は、エポキシ
系樹脂又はポリイミド系樹脂の接着剤１３で前記フレー
ム１２Ａ、リードピン１２Ｂの夫々の表面上に接着され
ている。
前記絶縁性フィルム１４の表面には配線（内部配線）１
５が形成されている。
前記絶縁性フィルム１４の主面上には、絶縁性フィ°ル
ム１６が設けられている。この絶縁性フィルム１６は、
前記絶縁性フィルム１４と同様に例えばエポキシ系樹脂
又はポリイミド系樹脂で形成され、かつ、エポキシ系樹
脂又はポリイミド系樹脂の接着剤１３で前記絶縁性フィ
ルム１４の主面上に接着されている。
前記絶縁性フィルム１６の表面には、配線（外部配線）
１７及び内部端１８が形成されている。
前記配線基板１０の一方の実装面上の内部端子１８Ａは
、詳細に図示していないが内部配線１５、外部配線１７
及びスルーホールメッキ層２０を通して配線基板１０の
他方の実装面上の内部端子１８Ｂと電気的に接続されて
いる。つまり、この配線基板１０の互いに対向する夫々
の実装面上に形成され、且つ電気的に接続された内部端
子１８Ａ、１８Ｂの夫々には同−信号又は同一電源が印
加される。又、前記内部端子１８は、内部配線１５、外
部配線１７及びスルーホールメッキ層２０を通して前記
リードピン１２Ｂと電気的に接続されている。
前記フレーム１２Ａの領域に形成されたスルーホールメ
ッキ層２０Ａは、前記絶縁性フィルム１４及び１６に形
成された貫通穴１９（スルーホール）の内側を例えばＣ
ｕでメツキ処理して形成されている。
このスルーホールメッキ層２０Ａは、前記接着剤１３で
フレーム１２Ａと電気的に絶縁されている。
前記リードピン１２Ｂの領域に形成されたスルーホール
メッキ層２０Ｂは、前記絶縁性フィルム１４．１６及び
リードピン１２Ｂに形成された貫通穴１９の内側を例え
ばＣｕでメツキ処理して形成されている。
このスルーホールメッキ層２０Ｂは、リードピン１２Ｂ
と電気的に接続されている。つまり、リードピン１２Ｂ
は、スルーホールメッキ層２０Ｂを介して配線基板１０
の内部配線１５、外部配線１７の夫々に接着し、且つ固
定されている。このスルーホールメッキ層２０は、前述
のように、半田に比べて融点が高いＣｕで形成されてい
るので、半導体記憶装置１１の動作で発生する熱で溶融
することがない。
同第１図及び第４図に示すように、前記フレーム１２Ａ
は平面が長方形状で形成されている。フレーム１２Ａは
、前記配線基板１０の機械的強度を補強するためのもの
である。このフレーム１２Ａには、あらかじめ１貫通穴
１２Ａ１が設けられている。貫通穴１２Ａ、は、前記貫
通穴１９及びスルーホールメッキ層２０Ａを形成するた
めに設けられ、スルーホールメッキ層２０Ａとフレーム
１２Ａとを電気的に分離するために貫通穴１９に比べて
大きな開口サイズで構成されている。
前記リードピン１２Ｂはフレーム１２Ａと離隔され、且
つ接着剤１３を介して電気的に分離されている。
又、リードピン１２Ｂはその配線方向に隣接する他のリ
ードピン１２Ｂと離隔され、且つ接着剤１３を介して電
気的に分離されている。
このように、配線基板１０の実装面上に複数個の半導体
記憶装置１１を実装し、この配線基板１０の一端側の内
部に前記半導体記憶装置１１と電気的に接続されるリー
ドピン１２Ｂの一端を埋込んで電子装置を構成する。こ
の構成により、前記配線基板１０には機械的強度を確保
し、かつ配線基板１０の配線に電気的に接続するリード
ピンが差し込まれる噛えしろＩＡが不要になり、この噛
えしろＩＡの面積に相当する分、配線基板１０のサイズ
を縮小することができるので、電子装置の実装密度を向
上することができる。
また、前記電子装置が実装される実装基板（メモリボー
ド、ＣＰＵボード等）において、前記電子装置の実装密
度を向上した分、実装面に対して垂直方向の高さが低く
なるので、この高さ方向の実装密度を向上することがで
きる。
また、配線基板１０の実装面上に複数個の半導体記憶装
置１１を実装し、この配線基板１０の一端の内部に前記
半導体記憶装置１１と配線基板１ｏに形成された配線１
５及び１７を介して電気的に接続されるリードピン１２
Ｂを設け、前記配線基板１ｏに形成された配線１５．１
７及びリードピン１２Ｂを貫通する貫通穴１９を該配線
基板１０に形成し、このスルーホール１９内に前記配線
１５．１７、リードピン１２Ｂの夫々を電気的に接続す
るスルーホールメッキ層２０Ｂを設けて電子装置を構成
する。この構成により、前記配線基板１０に形成された
配線１５及び１７とリードピン１２Ｂとを溶融点の高い
スルーホールメッキ層２０Ｂで接着し、且つ固定し、こ
の両者の接合部が前記半導体記憶装置１１の動作で発生
する熱で溶融しないので、配線基板１０とリードピン１
２Ｂとの機械的強度を確保すると共に、両者の接合不良
を防止し、電子装置の電気的信頼性を向上することがで
きる。
（実施例■） 本実施例■は、デュアルインライン型の電子装置に本発
明を適用した本発明の第２実施例である。
本発明の実施例■であるデュアルインライン型の電子装
置を第５図（側面図）で示す。
第５図に示すように、デュアルインライン型の電子装置
は、配線基板１０の実装面上に複数個の半導体記憶装置
１１を実装し、この配線基板１０の左右端（図中、左側
及び右側）の内部にリードピン１２Ｂの一端を埋込んだ
構成になっている。このように構成されるデュアルイン
ライン型の電子装置は、前記実施例■と同様に実装密度
を向上することができると共に、リードピン１２Ｂの本
数を多く構成することができる。
（実施例■） 本実施例■は、ジグザグインライン型の電子装置に本発
明を適用した本発明の第３実施例である。
本発明の実施例■であるジグザグインライン型の電子装
置を第６図（側面図）で示す。
第６図に示すように、ジグザグインライン型の電子装置
は、前記実施例Ｉの電子装置のリードピン１２Ｂをジグ
ザグに構成したものである。このように構成されるジグ
ザグインライン型の電子装置は、前記実施例Ｉの効果の
他に、前記リードピン１２Ｂをファインピッチ化するこ
とができる。
（実施例■） 本実施例■は、ＣＯＢ　（Ｃｈｉｐ　Ｏｎ　Ｂｏｒｄ）
型の電子装置に本発明を適用した本発明の第４実施例で
ある。
本発明の実施例■であるＣＯＢ型の電子装置を第７図（
断面図）で示す。
第７図に示すように、ＣＯＢ型の電子装置は、配線基板
１０の実装面上に複数個の半導体チップ２１を実装し、
この半導体チップ２１に形成された外部端子（ポンディ
ングパッド）と前記配線基板１０の配線又は埋込まれた
リードピン１２Ｂとをボンディングワイヤー２２で電気
的に接続し、ポリイミド系の樹脂封止材２３でモールド
封止されている。このＣＯＢ型の電子装置は、前記実施
何重の効果の他に、半導体チップ２１のモールド封止構
造を前述の実施例■〜■の夫々の場合に比べて簡単化す
ることができると共に、このモールド封止構造を簡単化
した分、電子装置を小型化することができる。
（実施例■） 本実施例Ｖは、電子装置にリードピン補強部材を設けた
本発明の第５実施例である。
本発明の実施例■である電子装置を第８図（側面図）で
示す。
第８図に示すように、電子装置は、配線基板１０の実装
面上に複数個の半導体装置１１を実装し、この配線基板
１０の一端に前記半導体記憶装置１１と電気的に接続さ
九るリードピン１２Ｂを設け、一端が前記配線基板１０
の一端の内部に埋込まれ、かつ、他端が前記リードピン
１２Ｂに沿って突出させたリードビン補強部材（コア材
）２４を設けた構成になっている。リードピン１２Ｂの
一端は配線基板１０の実装面上において、外部配線１７
に接続されている。
このように構成される電子装置は、前記コア材２４で電
子装置を、図示していないが実装基板の実装面上に支持
することができるので、リードピン１２Ｂには、前記電
子装置を支持するための機械的強度が不要になり（電気
的な接続を行うだけでよく）、この機械的強度に相当す
る分、リードピン１２Ｂの配線基＠１０との接合面積特
にリードピン１２Ｂの配列方向の接合面積を縮小できる
。この結果、前記リードピン１２Ｂをファインピッチ化
し、前記配線基板１０を小型化することができるので、
電子装置の小型化を図ることができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、半導体装置を搭載する配線基板をセ
ラミックで構成した電子装置に適用することができる。
また、本発明は、所謂モジュール基板を使用する電子装
置に限定されず、メモリボード、ＣＰＵボード等の実装
基板を使用する電子装置に適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
電子装置の実装密度を向上することができる。
また、電子装置が実装される実装基板の実装密度を向上
させることができる。
また、電子装置の電気的信頼性を高めることができる。
また、電子装置を小型することができる。
【図面の簡単な説明】
第１図は、本発明の実施例■である電子装置の配線基板
を第３図のイーイ線で切った断面図、第２図は、電子装
置の側面図、 第３図は、前記配線基板の平面図、 第４図は、第１図のハーバ線で切った前記配線基板の全
体平面図、 第５図は、本発明の実施例■である電子装置の側面図、 第６図は、本発明の実施例■である電子装置の側面図、 第７図は、本発明の実施例■である電子装置の概略断面
図、 第８図は、本発明の実施例Ｖである電子装置の側面図、 第９図は、従来の電子装置の平面図、 第１０図は、第９図の側面図、 第１１図は、第１０図のリードピンの斜視図である。 図中、１０・・・配線基板（モジュール基板）、１１・
・・半導体記憶装置、１２Ａ・・・フレーム、１２Ｂ・
・・リードビン、１４．１６・・・絶縁性フィルム、１
５・・・内部配線、１７・・・上層配線、１８・・・内
部端子、２０・・・スルーホールメッキ層である。

Claims (3)

    【特許請求の範囲】
  1. １．配線基板の実装面上に複数個の半導体装置を実装し
    、この配線基板の一端に前記半導体装置と電気的に接続
    されるリードピンを設けた電子装置において、前記配線
    基板の一端側の内部に前記リードピンの配線基板側の一
    部を埋込んだことを特徴とする電子装置。
  2. ２．配線基板の実装面上に複数個の半導体装置を実装し
    、この配線基板の一端に前記半導体装置と配線基板に形
    成された配線を介して電気的に接続されるリードピンを
    設けた電子装置において、前記配線基板に該配線基板に
    形成された配線及び前記リードピンの前記配線と接続す
    る部分を貫通するスルーホールを設け、このスルーホー
    ル内に前記配線、リードピンの夫々を接続するスルーホ
    ールメッキ層を設けたことを特徴とする電子装置。
  3. ３．配線基板の実装面上に複数個の半導体装置を実装し
    、この配線基板の一端に前記半導体装置と電気的に接続
    されるリードピンを設けた電子装置において、一端が前
    記配線基板の一端側の内部に埋込まれ、かつ、他端が前
    記リードピンに沿って突出させたリードピン補強部材を
    設けたことを特徴とする電子装置。
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