KR20000001313A - 적층형 반도체 패키지 - Google Patents

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Abstract

본 발명은 몸체부의 외각틀을 수직 구조의 지지부재를 이용하여 구현한 적층형 반도체 패키지를 개시한다. 본 발명의 반도체 패키지는, 기판의 전면과 배면에 밑면이 서로 대향하게 부착되고, 상부에는 다수의 본딩 패드들을 갖는 한 쌍의 반도체 칩; 상기 기판의 양단이 안치되는 저부와 상기 저부와 연결되어, 상기 저부와 수직한 측부를 갖는 한쌍의 지지부재; 상기 기판과 상기 지지부재의 사이에 개재되어, 상기 기판의 외측으로 소정 부분 노출되어 상기 기판의 배면의 소정 위치까지 연장되고, 상기 기판과 상기 지지부재의 저부 사이를 통하여 상기 지지부재의 저부의 밑면까지 연장된 다수의 리드들; 상기 한 쌍의 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결되는 다수의 배선들; 및 상기 한쌍의 지지부재 사이의 반도체 칩, 기판, 배선, 및 리드를 덮어서 매립하는 캡슐층을 포함한다.

Description

적층형 반도체 패키지
본 발명은 반도체 패키지에 관한 것으로서, 특히 몸체부의 외각틀을 수직 구조의 지지부재를 이용하여 구현한 적층형 반도체 패키지에 관한 것이다.
패키지의 다품종화, 미세화, 다핀화가 진행되고 있다. 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해지고 있다. 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 된다. 중앙처리장치(CPU), 주문형 반도체(ASIC)등과 같은 로직(Logic) 반도체는 그들의 기능이 고도화 됨에 따라 보다 다수의 다출력핀을 필요로 한다. 시스템 온 실리콘(System On Silicon)의 사고방식은 반도체 칩 사이즈의 확대를 재촉하고 패키지의 대형화를 진행시킨다. 동시에 칩의 고속화에 의한 패키지 전기특성의 문제나 열방산의 문제가 패키지의 구조설계에 있어서 중요한 과제로 되어왔다. 이것들에 대응하는 패키지로서는 핀 그리드 어레이(Pin Grid Array:PGA), 볼 그리드 어레이(Ball Grid Array:BGA), 멀티 칩 모듈(Multi Chip Module:MCM), 쿼드 플랫 패키지(Quad Flat Package:QFP)와 같은 개선 타입이 있다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 개발의 중심이다. 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고자 하는 요구가 강하게 제기된다. 이 관점에서 1.0mm 패키지 두께의 박형 미소 아웃 리드 패키지(Thin Small Outerlead Package:TSOP), 0.5mm두께로 더욱 박형화한 초박형 미소 아웃 리드 패키지(Ultra Thin Small Outerlead Package:UTSOP)나 종형(縱型) 표면 실장된 패키지(Surface Vertical Package:SVP)가 개발되어져 왔다. 프린트 기판에 이러한 패키지들을 고밀도로 실장하여 메모리 모듈 전체의 고밀도화를 실현한다.
그런데, 이러한 패키지들 자체의 미소화와 박형화만으로는 고밀도 및 고용량의 패키지를 실현하는데 한계가 있다. 이러한 한계를 극복하기 위하여, 다수의 패키지들을 적층하여 대응하는 리드들을 서로 전기적으로 연결하는 적층형 반도체 패키지가 제안되었다.
도 1은 종래의 실시예에 따른 적층형 패키지의 단면도이다.
도 1을 참조하면, 종래의 적층형 패키지는, 리드프레임의 양면에 두 개의 반도체 칩이 그들의 밑면이 서로 마주보도록 부착되고, 두 반도체 칩(2, 2')의 대응하는 본딩 패드들은 상기 리드프레임의 대응하는 리드(4)들에 공통적으로 연결되어 있다. 상기 반도체 칩(2, 2')과 와이어(6, 6') 및 리드(4)들은 몰딩 화합물(8)에 의하여 둘러싸여져서 외부 환경으로부터 보호된다.
그러나, 상기한 구조의 적층형 반도체 패키지는, 상하부의 칩 및 와이어가 동시에 몰딩되므로, 몰딩동안에 칩과 와이어가 손상을 입을 수 있다. 또한, 상기 몰딩 화합물로 된 몸체부(8)는 넓은 면적을 차지하므로, 소형화하는데에 어려움을 가진다. 아울러, 상기한 구조의 패키지는, 외부 회로와의 접합시, 솔더를 사용하므로, 조인트 부위가 오픈 될 위험을 가지고 있으며, 그것을 구현하기 위한 공정도 어렵다.
또한, 도면에는 도시하지 않았지만, 하나의 반도체 칩을 패키지화한 단일 반도체 패키지를 여러개 적층하고, 이들의 아웃 리드를 솔더 조인트에 의하여 연결하여 구성한 적층형 패키지의 경우, 전기적 신호의 지연현상이 나타날 수 있는 단점을 가진다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 몰딩시의 기계적 대미지를 감소시킬 수 있고, 대응하는 리드들간의 신호 지연을 방지할 수 있으며, 솔더 조인트의 페일 발생 제조비용을 감소시킬 수 있으면서, 제조공정이 간편하고, 단순한 공정으로 적층형 구조의 제조를 가능하게 하는 칩 사이즈의 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 열방출의 원활함 및 신뢰성을 향상시킬 수 있는 칩 사이즈의 적층형 반도체 패키지를 제공하는데 있다.
도 1은 종래의 실시예에 따른 적층형 반도체 패키지의 단면도.
도 2는 본 발명의 실시예에 따른 적층형 반도체 패키지의 단면도.
도 3 내지 도 5는 도 2의 적층형 반도체 패키지의 패키징 과정을 설명하는 도면.
도 6은 본 발명의 다른 실시예에 따른 적층형 패키지의 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 적층형 패키지의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
12, 32, 52, 72 : 지지부재 14, 14-1, 34, 54, 74 : 리드
14a : 내부 배선 14b : 외부 절연필름
16, 36, 56, 76 : 기판
18, 18', 38, 39, 58, 59, 78, 79 : 반도체 칩
20, 40, 60, 80 : 와이어
22, 42, 62, 82 : 캡슐층(몸체부)
24, 44, 54, 74 : 솔더 볼
본 발명에 따르면, 적층형 반도체 패키지는, 기판의 전면과 배면에 밑면이 서로 대향하게 부착되고, 상부에는 다수의 본딩 패드들을 갖는 한 쌍의 반도체 칩; 상기 기판의 양단이 안치되는 저부와 상기 저부와 연결되어, 상기 저부와 수직한 측부를 갖는 한쌍의 지지부재; 상기 기판과 상기 지지부재의 사이에 개재되어, 상기 기판의 외측으로 소정 부분 노출되어 상기 기판의 배면의 소정 위치까지 연장되고, 상기 기판과 상기 지지부재의 저부 사이를 통하여 상기 지지부재의 저부의 밑면까지 연장된 다수의 리드들; 상기 한 쌍의 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결되는 다수의 배선들; 및 상기 한쌍의 지지부재 사이의 반도체 칩, 기판, 배선, 및 리드를 덮어서 매립하는 캡슐층을 포함한다. 상기 패키지는, 상기 지지부재의 저부에 연장된 리드들에 부착되어, 외부 회로의 배선과 직접 연결되는 다수의 솔더 볼들을 추가로 포함할 수 있으며, 또한, 상기 패키지는 상기 솔더 볼 이외에도, 상기 각 리드와 전기적으로 연결되어, 상기 지지부재의 측부의 표면으로 연장되어 노출된 도전성의 인출배선을 추가로 포함할 수 있다. 게다가, 본 발명의 패키지는, 상기한 솔더 볼을 추가로 포함하는 패키지와, 상기 솔더 볼 이에에 상기 인출배선을 추가로 포함하는 패키지를 적층구조로 만들고, 상부 패키지의 솔더 볼과 하부 패키지의 인출배선을 서로 전기적으로 콘택하여 구성하는 것도 가능하다.
본 발명의 다른 측면에 따르면, 적층형 반도체 패키지는, 절연성의 기판; 상기 기판의 전면에는 밑면이 부착되고, 상기 기판의 배면에는 다수의 본딩 패드들을 갖는 상부면이 부착되는 한쌍의 반도체 칩; 상기 기판의 양단이 안치되는 저부와 상기 저부와 연결되어, 상기 저부와 수직한 측부를 갖는 한쌍의 지지부재; 상기 기판과 상기 지지부재의 사이에 개재되어, 상기 기판의 외측으로 소정 부분 노출되어 상기 기판의 배면의 소정 위치까지 연장되고, 상기 기판과 상기 지지부재의 저부 사이를 통하여 상기 지지부재의 저부의 밑면까지 연장된 다수의 리드들; 상기 기판의 상부에 부착된 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결하는 다수의 와이어; 상기 기판의 하부에 부착된 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결하는 탭 테이프; 및 상기 한쌍의 지지부재 사이의 반도체 칩, 기판, 와이어, 탭 테이프, 및 리드를 덮어서 매립하는 캡슐층을 포함한다. 상기 패키지는, 상기 지지부재의 저부에 연장된 리드들에 부착되어, 외부 회로의 배선과 직접 연결되는 다수의 솔더 볼들을 추가로 포함할 수 있으며, 또한, 상기 솔더 볼 외에도 각 리드선과 전기적으로 연결되어 상기 지지부재의 측부의 표면으로 노출된 다수의 인출선을 추가로 포함하도록 구성할 수도 있다. 아울러, 본 발명의 패키지는, 상기 솔더 볼을 추가로 갖는 패키지와, 상기 솔더 볼 및 인출선을 추가로 갖는 패키지를 적층하고, 상부 패키지의 솔더 볼과 하부 패키지의 인출배선을 서로 전기적으로 콘택하여 구성하는 것도 가능하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 2를 참조하면, 상부에 다수의 본딩 패드들을 갖는 한 쌍의 반도체 기판(18, 18')이 절연성의 기판(16)의 전면과 배면에 밑면이 서로 대향하게 부착되어 있다. 상기 기판(16)의 양단은 패키지 몸체부의 외벽을 구성하는 한쌍의 지지부재(12)에 안치되어 있다. 지지부재(12)는, 상기 기판(16)이 안치되는 저부와 상기 저부와 연결되어, 상기 저부와 수직한 측부를 갖는다. 상기 기판(16)과 상기 지지부재의 사이에는 도전성의 리드(14)가 개재되어 있고, 이 리드(14)는 상기 지지부재(12)의 저부의 상면, 내측면을 통하여 밑면까지 연장되어 있다. 또한, 상기 저부의 상면에 위치하는 리드(14-1)의 일측은 상기 기판(16)의 단부로부터 돌출되어 있고, 타측은 상기 기판(16)의 배면의 소정 위치까지 연장되어 있다. 상기 리드(14)의 저부의 상면에 위치하는 부분(14-1)은 저부의 내측면 및 밑면에 위치하는 부분(14-2)과 별도로 형성되어, 서로 전기적으로 연결된 구조를 가질 수도 있으며, 일체화된 구조를 가질 수도 있다. 상기 한 쌍의 반도체 칩(18, 18')의 본딩 패드와 상기 리드(14)들은 서로 전기적으로 연결되어 있다. 기판(16)의 상부에 위치하는 반도체 칩(18)의 본딩 패드들은 상기 지지부재의 저부의 상면에 형성되어, 상기 기판의 외측으로 돌출된 리드(14-1)의 표면에 와이어(20)를 이용한 와이어 본딩에 의하여 전기적으로 연결되어 있고, 기판(16)의 하부에 위치하는 반도체 칩(18')의 본딩 패드들은 상기 지지부재의 저부의 상면에 형성되어, 상기 기판의 내측으로 연장된 타단의 표면과 와이어(20)를 이용한 와이어 본딩에 의하여 전기적으로 연결되어 있다. 상기 한쌍의 지지부재(12) 사이의 반도체 칩(18, 18'), 기판(16), 와이어(20), 및 리드(14)는 몰딩 화합물에 의하여 덮여져 있다. 이하, 이 몰딩 화합물을 캡슐층(22)이라 명명한다.
상기한 구조를 갖는 패키지를 외부 인쇄회로기판의 배선과 전기적으로 연결하기 위하여, 상기 지지부재의 저부에 연장된 리드들에는 솔더 볼들(24)이 부착되어 있다. 이 솔더 볼(24)들은 외부 회로의 배선과의 연결시, 연결부위에서의 오픈결함을 방지하기 위하여 사용되는 것으로서, 상기 솔더 볼외에도 다른 형상 및 구조의 전도성 부재들이 사용될 수 있으며, 상기 지지부재(12)의 저부에 형성된 리드(14)를 외부 배선에 직접 연결하는 것도 가능하다.
상기 패키지의 용량을 증대시키기 위하여, 상기한 구조의 패키지를 적층하는 구조가 제공될 수 있다. 이 경우, 상부 패키지의 솔더 볼이 하부 패키지의 지지부재의 측벽의 상부 표면에 위치하게 된다. 그런데, 상부 패키지의 솔더 볼들은 하부 패키지의 대응하는 리드들과 전기적으로 연결되어야 하므로, 상기 하부 패키지의 지지부재를 절연성 물질로서 제작하고, 그 내부에는 리드선과 연결되어 지지부재의 측벽의 상부표면까지 연장, 노출된 인출선을 제공하므로써, 가능하게 할 수 있다. 또한, 상기 인출선은 가능한 그 단면적을 크게 하여, 인접한 인출선과의 절연상태를 유지하면서, 외부로 노출되는 부분을 많게 구성하므로써, 신호전송에 따른 저항을 감소시키면서, 동작중 발생하는 열을 방열하는 효과를 얻게끔 하는 것도 가능하다.
이하, 상기한 패키지의 제조방법을 설명한다.
도 3 내지 도 5는 도 2의 패키지를 제작하는 과정을 보여주는 도면들이다.
먼저, 도 3을 참조하면, 지지부재(12)에 리드(14)를 형성하고, 절연성의 기판(16)이 상기 지지부재(12)의 저부의 상부에 있는 리드 위에 안치된 상태로 부착된다. 이 때, 상기 기판(16)은, 상기 지지부재의 저부의 상부표면에 있는 리드의 일부가 노출된 상태가 되도록 안치된다.
그런다음, 도 5에 도시한 것처럼, 상기 기판(16)의 상부에 먼저, 본딩 패드를 갖는 전면이 상부를 향하도록 하나의 반도체 칩(18)이 상기 기판(16)위에 올려져서 부착되고, 상기 반도체 칩(18)의 본딩 패드와 상기 리드(14)의 노출된 부분은 와이어(20)에 의하여 본딩된다. 그런다음, 상기 지지부재(12)의 측벽의 사이에 있는 상기 반도체 칩(18), 와이어(20), 및 기판(16)을 몰딩 화합물로 덮어서 캡슐층(22)을 형성한다.
상기와 같이, 기판 상부에 칩을 형성하는 공정이 완료되고 나면, 기판 하부에 반도체 칩을 부착하고, 와이어 본딩 및 몰딩하는 공정을 진행하여 도 2과 같은 적층형의 반도체 패키지를 완성한다. 이처럼, 상부의 반도체 칩(18)의 몰딩공정후에 하부 반도체 칩(18')의 몰딩 공정을 진행하는 것은, 반도체 칩과 와이어에 대한 기계적인 손상이 발생하지 않도록 하기 위한 것이다.
도 4는 본 발명의 반도체 패키지에서, 사용된 리드선의 구조를 도시한 단면도로서, 상기 리드선은 내부의 금속 배선(14b)과 상기 금속 배선(14b)의 둘레를 감싸는 절연성 필름(14a)의 복층구조로 이루어지며, 각 반도체 칩(18, 18')을 리드(14)와 와이어 본딩하기 전에, 상기 금속 배선(14b)이 노출되도록 상기 절연성 필름(14a)을 소정 부분을 식각에 의하여 노출시켜준다. 상기 금속 배선(14b)은 구리와 같이 전도성이 좋은 물질로 이루어지고, 상기 절연성 필름(14a)은 폴리이미드로 이루어지는 것이 바람직하다.
도 6는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 6을 참조하면, 도 6의 패키지는 도 2 내지 도 5에서 설명한 일실시예의 반도체 패키지의 구성과 기판(36) 상부의 구성이 동일하므로, 여기서의 설명은 생략하기로 한다.
기판(36) 하부의 반도체 칩(39)은 그 본딩 패드를 갖는 면이 상기 기판(36)의 배면을 향하도록 위치하고, 상기 반도체 칩(39)의 본딩 패드와 리드(34)가 탭 테이프(TAB:Tape Automated Bonding,미도시)에 의하여 서로 전기적으로 연결된 상태를 유지한다. 이 탭 테이프는 접착성을 갖는 물질내에 도전성의 파티클을 포함하는 테이프로서, 상기 하부 반도체 칩(39)의 본딩 패드 부분을 상기 기판(36)의 내측으로 연장된 리드(14) 부분과 정렬시킨 상태에서 상기 탭 테이프를 개재한 상태로 가압하는 것에 의하여 상기 리드(34)와 상기 하부 반도체 칩(39)의 본딩 패드를 서로 전기적으로 연결한다.
상기한 도 6의 구조를 갖는 반도체 패키지 또한, 도 3 내지 도 5에서 설명한 일실시예의 반도체 패키지와 동일한 과정에 의하여 제조된다. 즉, 기판 상부의 반도체 칩의 부착, 와이어 본딩 및 몰딩이 완료된 후에, 기판 배면의 리드와 반도체 칩을 탭 본딩하는 공정 및 하부 반도체 칩(39)과 탭 테이프를 포함하는 부분을 몰딩하는 공정순서로 진행된다. 이처럼, 상부의 반도체 칩(38)의 몰딩공정후에 하부 반도체 칩(39)의 몰딩 공정을 진행하는 것은, 반도체 칩과 와이어에 대한 기계적인 손상이 발생하지 않도록 하기 위한 것이다.
상기한 구조를 갖는 패키지를 외부 인쇄회로기판의 배선과 전기적으로 연결하기 위하여, 상기 지지부재(32)의 저부에 연장된 리드(34)들에는 솔더 볼들(44)이 부착되어 있다. 이 솔더 볼(44)들은 외부 회로의 배선과의 연결시, 연결부위에서의 오픈결함을 방지하기 위하여 사용되는 것으로서, 상기 솔더 볼(44) 외에도 다른 형상 및 구조의 전도성 부재들이 사용될 수 있으며, 상기 지지부재(32)의 저부에 형성된 리드(34)를 외부 배선에 직접 연결하는 것도 가능하다.
한편, 상기한 실시예에서는 상부 반도체 칩의 크기와 하부 반도체 칩의 크기가 다른 구성을 보이고 있지만, 기판(36)과 지지부재(32)의 저부 사이에 개재된 리드를 내측으로 보다 많이 연장되게 구성하므로써, 상부 반도체 칩(38)과 동일 사이즈를 갖는 하부 반도체 칩(39)의 사용도 가능하다.
도 6의 반도체 패키지에 사용되는 리드(34)들 또한, 도 4에 도시한 것처럼, 내부의 금속 배선과 상기 금속 배선의 둘레를 감싸는 절연성 필름의 복층구조로 이루어지며, 와이어(40)가 연결되는 부분에는 금속 배선이 노출되어 있다. 상기 금속배선은 구리로 이루어지며, 상기 절연성 필름은 폴리이미드로 이루어지는 것이 바람직하며, 동일한 성질을 갖는 다른 물질들일 선택적으로 사용될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도이다.
상기한 도 6의 패키지의 용량을 증대시키기 위하여, 도 7과 같이, 도 6의 구조의 패키지를 적층하는 구조가 제공될 수 있다. 이 경우, 상부 패키지의 솔더 볼(84)이 하부 패키지의 지지부재(52)의 측벽의 상부 표면에 위치하게 된다. 그런데, 상부 패키지의 솔더 볼(84)들은 하부 패키지의 대응하는 리드들과 전기적으로 연결되어야 하므로, 상기 하부 패키지의 지지부재(52)를 절연성 물질로서 제작하고, 그 내부에는 리드선과 연결되어 지지부재의 측벽의 상부표면까지 연장, 노출된 인출선(미도시)을 제공하므로써, 가능하게 할 수 있다. 또한, 상기 인출선은 가능한 그 단면적을 크게 하여, 인접한 인출선과의 절연상태를 유지하면서, 외부로 노출되는 부분을 많게 구성하므로써, 신호전송에 따른 저항을 감소시키면서, 동작중 발생하는 열을 방열하는 효과를 얻게끔 하는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명의 반도체 패키지는 다음과 같은 효과들을 가진다.
첫째, 적층된 칩들의 본딩 패드와 대응하는 리드들간의 연결길이가 짧아지므로, 전기적 신호의 전달이 빠르다.
둘 째, 패키지의 외곽 몸체부를 구성하는 지지부재가 금속이나 열전도도가 큰 인출선을 포함하도록 하므로써, 패키지에서 발생하는 열을 외부로 용이하게 방출하여, 열에 의한 패키지 수명의 감소를 방지한다.
셋 째, 시스템의 소형 및 박형화에 기여할 수 있다.
넷 째, 상부의 몰딩을 한 후에, 하부 칩의 몰딩공정을 진행하므로써, 캡슐층에서의 보이드의 발생을 방지할 수 있다.
다섯 째, 상부와 하부가 거의 대칭으로 구성되어 있고, 단단한 지지부재를 사용하므로써, 휨 현상등을 방지할 수 있다.
여섯 째, 별도의 지지대 없이 적층형 패키지의 구성이 가능하므로, 솔더 조인트의 신뢰성을 높일 수 있다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (17)

  1. 기판의 전면과 배면에 밑면이 서로 대향하게 부착되고, 상부에는 다수의 본딩 패드들을 갖는 한 쌍의 반도체 칩; 상기 기판의 양단이 안치되는 저부와 상기 저부와 연결되어, 상기 저부와 수직한 측부를 갖는 한쌍의 지지부재; 상기 기판과 상기 지지부재의 사이에 개재되어, 상기 기판의 외측으로 소정 부분 노출되어 상기 기판의 배면의 소정 위치까지 연장되고, 상기 기판과 상기 지지부재의 저부 사이를 통하여 상기 지지부재의 저부의 밑면까지 연장된 다수의 리드들; 상기 한 쌍의 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결되는 다수의 배선들; 및 상기 한쌍의 지지부재 사이의 반도체 칩, 기판, 배선, 및 리드를 덮어서 매립하는 캡슐층을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 지지부재의 저부에 연장된 리드들에 부착되어, 외부 회로의 배선과 직접 연결되는 다수의 솔더 볼들을 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 2 항에 있어서, 상기 각 리드와 전기적으로 연결되어, 상기 지지부재의 측부의 표면으로 연장되어 노출된 도전성의 인출배선을 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 리드선은 내부의 금속 배선과 상기 금속 배선의 둘레를 감싸는 절연성 필름의 복층구조로 이루어지며, 상기 와이어가 연결되는 부분에는 상기 금속 배선이 노출되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서, 상기 금속 배선은 구리를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 4 항에 있어서, 상기 절연성 필름은 폴리이미드인 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 배선은 금속재의 와이어, 탭 테이프, 및 그의 일측이 금속재의 와이어이고, 타측이 탭 테이프로 이루어진 결합체로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서, 상기 다수의 리드들은 구동전압과 접지전압을 인가받기 위한 주버스 라인들을 포함하고, 상기 주버스 라인들의 구동전압 단자와 접지전압 단자에 그 단자들이 각각 연결된 캐패시터를 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서, 상기 몰딩 화합물은 열가소성 또는 열경화성 에폭시 수지로 구성되는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 절연성의 기판; 상기 기판의 전면에는 밑면이 부착되고, 상기 기판의 배면에는 다수의 본딩 패드들을 갖는 상부면이 부착되는 한쌍의 반도체 칩; 상기 기판의 양단이 안치되는 저부와 상기 저부와 연결되어, 상기 저부와 수직한 측부를 갖는 한쌍의 지지부재; 상기 기판과 상기 지지부재의 사이에 개재되어, 상기 기판의 외측으로 소정 부분 노출되어 상기 기판의 배면의 소정 위치까지 연장되고, 상기 기판과 상기 지지부재의 저부 사이를 통하여 상기 지지부재의 저부의 밑면까지 연장된 다수의 리드들; 상기 기판의 상부에 부착된 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결하는 다수의 와이어; 상기 기판의 하부에 부착된 반도체 칩의 본딩 패드들과 상기 리드들을 각각 전기적으로 연결하는 탭 테이프; 및 상기 한쌍의 지지부재 사이의 반도체 칩, 기판, 와이어, 탭 테이프, 및 리드를 덮어서 매립하는 캡슐층을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  11. 제 10 항에 있어서, 상기 지지부재의 저부에 연장된 리드들에 부착되어, 외부 회로의 배선과 직접 연결되는 다수의 솔더 볼들을 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  12. 제 11 항에 있어서, 상기 패키지는 각 리드와 전기적으로 연결되어 상기 지지부재의 측부의 표면으로 노출된 다수의 인출선을 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  13. 제 10 항 내지 제 12 항중 어느 한 항에 있어서, 상기 리드는 내부의 금속 배선과 상기 금속 배선의 둘레를 감싸는 절연성 필름의 복층구조로 이루어지며, 상기 와이어가 연결되는 부분에는 상기 금속 배선이 노출되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제 13 항에 있어서, 상기 금속배선은 구리를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  15. 제 13 항에 있어서, 상기 절연성 필름은 폴리이미드인 것을 특징으로 하는 적층형 반도체 패키지.
  16. 제 10 항에 있어서, 상기 다수의 리드들은 구동전압과 접지전압을 인가받기 위한 주버스 라인들을 포함하고, 상기 주버스 라인들의 구동전압 단자와 접지전압 단자에 그 단자들이 각각 연결된 캐패시터를 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  17. 제 10 항에 있어서, 상기 몰딩 화합물은 열가소성 또는 열경화성 에폭시 수지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
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