KR20010025861A - 적층형 칩 스케일 반도체 패키지 - Google Patents

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Abstract

본 발명의 적층형 칩 스케일 반도체 패키지는 다수개의 회로패턴들이 형성된 상·하부 연성회로판(Flexible circuit plate)의 표면에 각각 어태치(Attatch)된 상태에서, 스택형상으로 적층되며, 표면의 일정면에 본딩패드들을 구비하는 상·하부칩과, 이 상·하부칩의 본딩패드들 및 상·하부 연성회로판의 회로패턴들을 전기적으로 일대일 연결하는 신호연결부재와, 상술한 상부 연성회로판과 전기적으로 연결된 상태에서, 상·하부 연성회로판을 전기적으로 연결시키는 신호연결터미널과, 상술한 하부 연성회로판의 이면에 어태치된 상태에서, 하부 연성회로판과 전기적으로 연결되는 솔더볼들의 조합으로 이루어진다.
이러한 본 발명에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 적층시킬 수 있다.
이러한 본 발명이 달성되는 경우, 생산라인에서는 전체적인 반도체 패키지의 용량이 증가하는 효과를 획득할 수 있다.

Description

적층형 칩 스케일 반도체 패키지{Stack type chip scale semiconductor package}
본 발명은 적층형 칩 스케일 반도체 패키지에 관한 것으로, 좀더 상세하게는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보시킴으로써, 최종 완성되는 제품을 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 적층시킬 수 있도록 하는 적층형 칩 스케일 반도체 패키지에 관한 것이다.
최근, 전자·정보기기의 메모리용량이 대용량화되어 감에 따라 디램(DRAM), 에스램(SRAM)과 같은 반도체칩은 점차 고집적화되고 있으며, 이에 맞추어, 반도체칩의 사이즈 또한 점차 대형화되고 있다.
그런데, 이러한 반도체칩의 대형화와 반대로, 반도체칩을 포장하는 패키징 기술은 전자·정보기기의 소형화, 경량화 추세에 따라, 최종 완성되는 반도체칩 패키지의 사이즈를 경박 단소화시키는 방향으로 나아가고 있다.
근래에, 반도체칩 패키징 기술이 급격한 발전을 이루면서, 좀더 대형화된 사이즈의 반도체칩을 수용할 수 있으면서도, 자신의 크기는 최소화시킬 수 있는 예컨대, BGA 타입(Ball Grid Array type) 반도체 패키지와 같은 표면실장형 반도체 패키지가 개발되고 있으며, 기술의 발전이 거듭되면서, 반도체 패키지의 크기가 반도체칩 크기의 120%에 근접하는 예컨대, FBGA 타입(Fine pitch BGA type) 반도체 패키지, μBGA 타입 반도체 패키지와 같은 칩 스케일 반도체 패키지가 개발되고 있다.
이러한 종래의 칩 스케일 반도체 패키지의 다양한 구조는 예컨대, 미국특허공보 제 5663593 호 "리드 프레임을 갖는 볼 그리드 어레이 패키지(Ball grid array package with lead frame)", 미국특허공보 제 5706178 호 "패키지의 패드솔더 내부에 배치된 비아를 갖는 볼 그리드 어레이 집적회로 패키지(Ball grid array integrated circuit package that has vias located within the solder pads of a package)", 미국특허공보 제 5708567 호 "링 타입 히트싱크를 갖는 볼 그리드 어레이 반도체 패키지(Ball grid array semiconductor package with ring-type heat sink)", 미국특허공보 제 5729050 호 "반도체 패키지 기판 및 이를 이용한 볼 그리드 어레이 반도체 패키지(Semiconductor package substrate and ball grid array semiconductor package using same)", 미국특허공보 제 5741729 호 "집적회로용 볼 그리드 어레이 패키지(Ball grid array package for an integrated circuit)", 미국특허공보 제 5748450 호 "더미 볼을 사용한 비지에이 패키지 및 이의 리페어링 방법(BGA package using a dummy ball and a repairing method thereof)", 미국특허공보 제 5796170 호 "볼 그리드 어레이 집적회로 패키지(Ball grid array integrated circuit packages)" 등에 좀더 상세하게 제시되어 있다.
최근 반도체 패키징 기술이 급격한 발전을 이루면서, 반도체 패키지의 용량을 늘리기 위한 다양한 방법들이 제시되고 있는데, 이러한 여러 가지 방법들 중, 특히, 반도체 패키지를 스택형으로 구성하는 방법이 폭넓게 채택되고 있다.
이와 같은 스택형 반도체 패키지의 다양한 형태는 예컨대, 미국특허공보 제 5422435 호 "스택형 멀티 칩 모듈 및 그 제조방법(Stacked multi-chip modules and method of manufacturing)"의 도 3, IEEE 1995년 5월호 p634~p640에 제안된 "아이씨 칩 스택킹에 의한 고밀도 메모리 아이씨 패키지 개발(Development of high density memory IC package by stacking IC chips)" 등에 다양하게 제시되어 있다.
그런데, 일반적인 구조의 반도체 패키지는 그 구성이 평이하기 때문에, 스택형을 이루는데 별다른 문제점을 나타내지 않지만, 상술한 칩 스케일형 반도체 패키지는 그 구성이 매우 복잡하기 때문에 스택형을 이루기가 매우 힘들다.
종래의 생산라인에서는 칩 스케일 반도체 패키지를 스택형으로 형성하면, 반도체 패키지의 용량증가에 매우 유리하다는 사실을 깊이 인식하면서도, 칩 스케일 반도체 패키지의 구성상의 문제 때문에, 이에 대한 구체적인 대응 방안을 마련하지 못하고 있는 실정이다.
따라서, 본 발명의 목적은 반도체 패키지가 칩 스케일 타입을 이루면서도, 원활한 스택구조를 형성할 수 있도록 하는데 있다.
본 발명의 다른 목적은 칩 스케일 반도체 패키지가 원활한 스택구조를 이룰 수 있도록 함으로써, 최종 완성되는 반도체 패키지의 용량을 일정 수준 이상으로 확보하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 적층형 칩 스케일 반도체 패키지를 도시한 예시도.
도 2는 본 발명의 제 2 실시예에 따른 적층형 칩 스케일 반도체 패키지를 도시한 예시도.
도 3은 본 발명의 제 3 실시예에 따른 적층형 칩 스케일 반도체 패키지를 도시한 예시도.
도 4는 본 발명의 제 4 실시예에 따른 적층형 칩 스케일 반도체 패키지를 도시한 예시도.
도 5는 본 발명의 제 5 실시예에 따른 적층형 칩 스케일 반도체 패키지를 도시한 예시도.
상기와 같은 목적을 달성하기 위한 본 발명의 적층형 칩 스케일 반도체 패키지는 다수개의 회로패턴들이 형성된 상·하부 연성회로판(Flexible circuit plate)의 표면에 각각 어태치(Attatch)된 상태에서, 스택형상으로 적층되며, 표면의 일정면에 본딩패드들을 구비하는 상·하부칩과, 이 상·하부칩의 본딩패드들 및 상·하부 연성회로판의 회로패턴들을 전기적으로 일대일 연결하는 신호연결부재와, 상술한 상부 연성회로판과 전기적으로 연결된 상태에서, 상·하부 연성회로판을 전기적으로 연결시키는 신호연결터미널과, 상술한 하부 연성회로판의 이면에 어태치된 상태에서, 하부 연성회로판과 전기적으로 연결되는 솔더볼들의 조합으로 이루어진다.
이러한 본 발명에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 적층시킬 수 있다.
이러한 본 발명이 달성되는 경우, 생산라인에서는 전체적인 반도체 패키지의 용량이 증가하는 효과를 획득할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 적층형 칩 스케일 반도체 패키지를 좀더 상세히 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 적층형 칩 스케일 반도체 패키지(200)는 전체적으로 보아, 다수개의 회로패턴들이 형성된 상·하부 연성회로판(24,14)과, 이 상·하부 연성회로판(24,14)의 표면에 각각 어태치된 상태에서, 스택형상으로 적층되며, 표면의 일정면, 예컨대, 가운데면에 본딩패드들(12,22)을 구비하는 상·하부칩(20,10)의 조합으로 이루어진다.
이때, 하부칩(10)과 상부 연성회로판(24) 사이에는 접착제층(2)이 개재되는데, 이러한 접착제층(2)은 상부 연성회로판(24)을 하부칩(10)상에 견고하게 어태치시키는 기능을 수행함으로써, 상술한 각 구조물들이 좀더 견고한 스택상태를 장시간 유지할 수 있도록 유도하는 역할을 수행한다. 이러한 접착제층(2)은 예컨대, 실리콘액(Silicon solution), 에폭시(Epoxy) 등으로 이루어진다.
여기서, 하부 연성회로판(14) 및 하부칩(10) 사이에는 하부 접착제층(11)이 개재되며, 상부 연성회로판(24) 및 상부칩(20) 사이에는 상부 접착제층(21)이 개재된다. 이 상·하부 접착제층(21,11)은 상·하부칩들(20,10)을 상·하부 연성회로판(24,14)에 견고하게 결합시키는 역할을 수행한다. 이러한 상·하부 접착제층(21,11)은 상술한 접착제층(2)과 마찬가지로, 예컨대, 실리콘액, 에폭시 등으로 이루어진다.
한편, 상부 접착제층(21)의 이면에는 상부칩(20)의 본딩패드들(22) 및 상부 연성회로판(24)의 회로패턴들(도시안됨)을 전기적으로 일대일 연결하는 상부 신호연결부재가 배치되는데, 이때, 본 발명의 제 1 실시예에 따른 신호연결부재는 예컨대, 플레이팅바(Plating bar:23)이다. 이 경우, 플레이팅바(23)의 내측단부는 상부칩(20)의 본딩패드들(22)쪽으로 일차 절곡되는 구조를 이루며, 이 플레이팅바(23)가 본딩패드들(22)과 본딩되는 영역에는 몰드물(3)이 배치되어 플레이팅바(23)와 본딩패드들(22)의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 본 발명의 제 1 실시예에 따른 플레이팅바(23)는 상술한 상부 연성회로판(24)과 전기적으로 연결된 상태에서, 자신의 외측단부를 상부 연성회로판(24)의 외측으로 인출시키는 구조를 이룬다. 이 경우, 플레이팅바(23)는 상술한 상부 신호연결부재의 역할 뿐만아니라, 상·하부 연성회로판(24,14)을 전기적으로 연결시키는 신호연결터미널의 역할도 아울러 수행한다.
다른 한편, 하부 접착제층(11)의 이면에는 하부칩(10)의 본딩패드들(12) 및 하부 연성회로판(14)의 회로패턴들을 전기적으로 일대일 연결하는 하부 신호연결부재가 배치되는데, 이때, 본 발명의 제 1 실시예에 따른 하부 신호연결부재는 예컨대, 컨덕팅바(Conducting bar:13)이다. 이 경우, 컨덕팅바(13)의 내측단부는 하부칩(10)의 본딩패드들(12)쪽으로 일차 절곡되는 구조를 이루며, 이 컨덕팅바(13)가 본딩패드들(12)과 본딩되는 영역에는 몰드물(3)이 배치되어 컨덕팅바(13)와 본딩패드들(12)의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 본 발명의 제 1 실시예에 따른 컨덕팅바(13)는 상술한 하부 연성회로판(14)과 전기적으로 연결된 상태에서, 자신의 외측단부를 하부 연성회로판(14)의 외측으로 인출시키는 구조를 이룬다. 이 경우, 상술한 플레이팅바(23)는 하부 연성회로판(14)쪽으로 절곡된 후, 영역A1, 영역 A2에서 컨덕팅바(13)와 전기적으로 접촉된다. 이러한 구조를 통해, 플레이팅바(23)는 상부 연성회로판(24)을 하부 연성회로판(13)에 전기적으로 연결시키는 신호연결부재의 역할을 수행할 수 있다.
여기서, 하부 연성회로판(14)의 이면에는 이 하부 연성회로판(14)과 전기적으로 연결되는 다수개의 솔더볼들(1)이 배치되는데, 이러한 솔더볼들(1)은 본 발명의 적층형 칩 스케일 반도체 패키지(200)가 전기·전자기기에 실장될 때, 외부의 회로블록과 전기적으로 접촉된 후, 이 회로블록으로부터 전달되는 전기적인 신호를 상·하부칩(20,10), 상·하부 연성회로판(24,14)으로 전달하는 역할을 수행한다.
이러한 본 발명의 제 1 실시예가 달성되는 경우, 생산라인에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 원활하게 적층시킬 수 있으며, 결국, 생산라인에서는 전체적인 반도체 패키지의 용량이 대폭 증가하는 효과를 획득할 수 있다.
한편, 도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 적층형 칩 스케일 반도체 패키지(300)는 전체적으로 보아, 다수개의 회로패턴들이 형성된 상·하부 연성회로판(44,34)과, 이 상·하부 연성회로판(44,34)의 표면에 각각 어태치된 상태에서, 스택형상으로 적층되며, 표면의 일정면, 예컨대, 가운데면에 본딩패드들(42,32)을 구비하는 상·하부칩(40,30)의 조합으로 이루어진다.
이때, 하부칩(30)과 상부 연성회로판(44) 사이에는 접착제층(2)이 개재되는데, 이러한 접착제층(2)은 상부 연성회로판(44)을 하부칩(30)상에 견고하게 어태치시키는 기능을 수행함으로써, 상술한 각 구조물들이 좀더 견고한 스택상태를 장시간 유지할 수 있도록 유도하는 역할을 수행한다. 이러한 접착제층(2)은 예컨대, 실리콘액, 에폭시 등으로 이루어진다.
여기서, 하부 연성회로판(34) 및 하부칩(30) 사이에는 하부 접착제층(31)이 개재되며, 상부 연성회로판(44) 및 상부칩(40) 사이에는 상부 접착제층(41)이 개재된다. 이 상·하부 접착제층(41,31)은 상·하부칩들(40,30)을 상·하부 연성회로판(44,34)에 견고하게 결합시키는 역할을 수행한다. 이러한 상·하부 접착제층(41,31)은 상술한 접착제층(2)과 마찬가지로, 예컨대, 실리콘액, 에폭시 등으로 이루어진다.
한편, 상부칩(40)의 이면에는 상부칩(40)의 본딩패드들(42) 및 상부 연성회로판(44)의 회로패턴들을 전기적으로 일대일 연결하는 상부 신호연결부재가 배치된다. 이때, 본 발명의 제 2 실시예에 따른 상부 신호연결부재는 예컨대, 와이어(Wire:45)이다. 이 와이어(45)가 본딩패드들(42)과 본딩되는 영역에는 몰드물(3)이 몰딩되어 와이어(45)와 본딩패드들(42)의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 상부 접착제층(41)의 이면에는 플레이팅바(43)가 배치되는데, 이 플레이팅바(43)는 상술한 상부 연성회로판(44)과 전기적으로 연결된 상태에서, 상부 연성회로판(44)의 외측으로 인출되는 구조를 이룬다. 이 경우, 플레이팅바(43)는 상·하부 연성회로판(44,34)을 전기적으로 연결시키는 신호연결터미널의 역할을 수행한다.
다른 한편, 하부칩(30)의 이면에는 하부칩(30)의 본딩패드들(32) 및 하부 연성회로판(34)의 회로패턴들을 전기적으로 일대일 연결하는 하부 신호연결부재가 배치된다. 이때, 본 발명의 제 2 실시예에 따른 하부 신호연결부재는 예컨대, 와이어(35)이다. 이 와이어(35)가 본딩패드들(32)과 본딩되는 영역에는 몰드물(3)이 몰딩되어 와이어(35)와 본딩패드들(32)의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 하부 접착제층(31)의 이면에는 컨덕팅바(33)가 배치되는데, 이 컨덕팅바(33)는 상술한 하부 연성회로판(34)과 전기적으로 연결된 상태에서, 하부 연성회로판(34)의 외측으로 인출되는 구조를 이룬다. 이 경우, 상술한 플레이팅바(43)는 하부 연성회로판(34)쪽으로 절곡된 후, 영역B1, 영역 B2에서 컨덕팅바(33)와 전기적으로 접촉된다. 이러한 구조를 통해, 플레이팅바(43)는 상부 연성회로판(44)을 하부 연성회로판(34)에 전기적으로 연결시키는 신호연결부재의 역할을 원활하게 수행할 수 있다.
여기서, 하부 연성회로판(34)의 이면에는 이 하부 연성회로판(34)과 전기적으로 연결되는 다수개의 솔더볼들(1)이 배치되는데, 이러한 솔더볼들(1)은 본 발명의 적층형 칩 스케일 반도체 패키지(300)가 전기·전자기기에 실장될 때, 외부의 회로블록과 전기적으로 접촉된 후, 이 회로블록으로부터 전달되는 전기적인 신호를 상·하부칩, 상·하부 연성회로판으로 전달하는 역할을 수행한다.
이러한 본 발명의 제 2 실시예가 달성되는 경우, 상술한 제 1 실시예의 경우와 마찬가지로, 생산라인에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 원활하게 적층시킬 수 있으며, 결국, 생산라인에서는 전체적인 반도체 패키지의 용량이 대폭 증가하는 효과를 획득할 수 있다.
한편, 도 3에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 적층형 칩 스케일 반도체 패키지(400)는 전체적으로 보아, 다수개의 회로패턴들(52,62)이 형성된 상·하부 연성회로판(65,53)과, 이 상·하부 연성회로판(65,53)의 표면에 각각 어태치된 상태에서, 스택형상으로 적층되며, 표면의 일정면, 예컨대, 엣지면에 본딩패드들을 구비하는 상·하부칩(60,50)의 조합으로 이루어진다.
이때, 하부 연성회로판(53) 및 하부칩(60) 사이에는 하부 접착제층(54)이 개재되며, 상부 연성회로판(65) 및 상부칩(60) 사이에는 상부 접착제층(64)이 개재된다. 이 상·하부 접착제층(64,54)은 상·하부칩들(60,50)을 상·하부 연성회로판(65,53)에 견고하게 결합시키는 역할을 수행한다. 이러한 상·하부 접착제층(65,53)은 예컨대, 실리콘액, 에폭시 등으로 이루어진다.
이러한 본 발명의 제 3 실시예에서는 몰드물(4)을 이용하여, 하부칩(50)을 1차 몰딩한 후, 몰드물(4)을 감싸는 또다른 몰드물(5)을 이용하여 상부칩(60)을 2차 몰딩하는 더블 몰딩구조(Double molding structure)를 형성한다.
한편, 상부칩(60)의 표면에는 상부칩(60)의 본딩패드들 및 상부 연성회로판(65)의 회로패턴들(62)을 전기적으로 일대일 연결하는 상부 신호연결부재가 배치된다. 이때, 본 발명의 제 3 실시예에 따른 상부 신호연결부재는 예컨대, 와이어(61)이다. 이 와이어(61)가 본딩패드들과 본딩되는 영역에는 몰드물(5)이 배치되어 와이어(61)와 본딩패드들의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 상부 연성회로판(65)상에는 빔리드(63)가 배치되는데, 이 빔리드(63)는 상부 연성회로판(65)의 회로패턴들(62)과 전기적으로 연결된 상태에서, 상부 연성회로판(65)의 외측으로 인출되는 구조를 이룬다. 이 경우, 빔리드(63)는 상·하부 연성회로판(65,53)을 전기적으로 연결시키는 신호연결터미널의 역할을 수행한다.
다른 한편, 하부칩(50)의 표면에는 하부칩(50)의 본딩패드들 및 하부 연성회로판(53)의 회로패턴들(52)을 전기적으로 일대일 연결하는 하부 신호연결부재가 배치되는데, 이때, 본 발명의 제 3 실시예에 따른 하부 신호연결부재는 예컨대, 와이어이(51)다. 이 와이어(51)가 본딩패드들과 본딩되는 영역에는 몰드물(4)이 배치되어 와이어(51)와 본딩패드들의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 상술한 빔리드(63)는 하부 연성회로판쪽(53)으로 절곡된 후, 하부 연성회로판(53)의 회로패턴들과 전기적으로 접촉되는 구조를 이룬다. 이러한 구조를 통해, 빔리드(63)는 상부 연성회로판(65)을 하부 연성회로판(53)에 전기적으로 연결시키는 신호연결부재의 역할을 수행할 수 있다.
여기서, 하부 연성회로판(53)의 이면에는 이 하부 연성회로판(53)과 전기적으로 연결되는 다수개의 솔더볼들(1)이 배치되는데, 이러한 솔더볼들(1)은 본 발명의 적층형 칩 스케일 반도체 패키지(400)가 전기·전자기기에 실장될 때, 외부의 회로블록과 전기적으로 접촉된 후, 이 회로블록으로부터 전달되는 전기적인 신호를 상·하부칩, 상·하부 연성회로판으로 전달하는 역할을 수행한다.
이러한 본 발명의 제 3 실시예가 달성되는 경우, 상술한 각 실시예들의 경우와 마찬가지로, 생산라인에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 원활하게 적층시킬 수 있으며, 결국, 생산라인에서는 전체적인 반도체 패키지의 용량이 대폭 증가하는 효과를 획득할 수 있다.
한편, 도 4에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 적층형 칩 스케일 반도체 패키지는 전체적으로 보아, 다수개의 회로패턴들이 형성된 상·하부 연성회로판(84,73)과, 이 상·하부 연성회로판(84,73)의 표면에 각각 어태치된 상태에서, 스택형상으로 적층되며, 표면의 일정면, 예컨대, 가운데면에 본딩패드들을 구비하는 상·하부칩(80,70)의 조합으로 이루어진다.
이때, 하부 연성회로판(73) 및 하부칩(70) 사이에는 하부 엘라스토머층(Elastomer layer:71)이 개재되며, 상부 연성회로판(84) 및 상부칩(80) 사이에는 상부 엘라스토머층(81)이 개재된다. 이 상·하부 엘라스토머층(81,71)은 상·하부칩(80,70)으로 전달되는 응력을 완충시키는 기능을 수행한다.
한편, 상부 엘라스토머층(84)의 이면에는 상부칩(80)의 본딩패드들 및 상부 연성회로판(84)의 회로패턴들을 전기적으로 일대일 연결하는 상부 신호연결부재가 배치된다. 이때, 본 발명의 제 4 실시예에 따른 상부 신호연결부재는 예컨대, 빔리드(82)이다. 이 빔리드(82)가 본딩패드들과 본딩되는 영역에는 몰드물(3)이 배치되어 빔리드(82)와 본딩패드들의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 상부 연성회로판(84)상에는 다른 빔리드(83)가 배치되는데, 이 다른 빔리드(83)는 상부 연성회로판(84)의 회로패턴들과 전기적으로 연결된 상태에서, 상부 연성회로판(84)의 외측으로 인출되는 구조를 이룬다. 이 경우, 다른 빔리드(83)는 상·하부 연성회로판(84,73)을 전기적으로 연결시키는 신호연결터미널의 역할을 수행한다.
다른 한편, 하부 엘라스토머층(71)의 이면에는 하부칩(70)의 본딩패드들 및 하부 연성회로판(73)의 회로패턴들을 전기적으로 일대일 연결하는 하부 신호연결부재가 배치된다. 이때, 본 발명의 제 4 실시예에 따른 하부 신호연결부재는 예컨대, 빔리드(72)이다. 이 빔리드(72)가 본딩패드들과 본딩되는 영역에는 몰드물(3)이 배치되어 이 빔리드(72)와 본딩패드들의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 상술한 다른 빔리드(83)는 하부 연성회로판(73)쪽으로 절곡된 후, 하부 연성회로판(73)의 회로패턴들과 전기적으로 접촉되는 구조를 이룬다. 이러한 구조를 통해, 빔리드(83)는 상부 연성회로판(84)을 하부 연성회로판(73)에 전기적으로 연결시키는 신호연결부재의 역할을 수행할 수 있다.
여기서, 하부 연성회로판(73)의 이면에는 이 하부 연성회로판(73)과 전기적으로 연결되는 다수개의 솔더볼들(1)이 배치되는데, 이러한 솔더볼들(1)은 본 발명의 적층형 칩 스케일 반도체 패키지(500)가 전기·전자기기에 실장될 때, 외부의 회로블록과 전기적으로 접촉된 후, 이 회로블록으로부터 전달되는 전기적인 신호를 상·하부칩, 상·하부 연성회로판으로 전달하는 역할을 수행한다.
이러한 본 발명의 제 4 실시예가 달성되는 경우, 상술한 각 실시예들의 경우와 마찬가지로, 생산라인에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 원활하게 적층시킬 수 있으며, 결국, 생산라인에서는 전체적인 반도체 패키지의 용량이 대폭 증가하는 효과를 획득할 수 있다.
한편, 도 5에 도시된 바와 같이, 본 발명의 제 5 실시예에 따른 적층형 칩 스케일 반도체 패키지(600)는 전체적으로 보아, 다수개의 회로패턴들이 형성된 상·하부 연성회로판(104,93)과, 이 상·하부 연성회로판(104,93)의 표면에 각각 어태치된 상태에서, 스택형상으로 적층되며, 표면의 일정면, 예컨대, 가운데면에 본딩패드들을 구비하는 상·하부칩(100,90)의 조합으로 이루어진다.
이때, 하부 연성회로판(93) 및 하부칩(90) 사이에는 하부 엘라스토머층(91)이 개재되며, 상부 연성회로판(104) 및 상부칩(100) 사이에는 상부 엘라스토머층(101)이 개재된다. 이 상·하부 엘라스토머층(101,91)은 상·하부칩(100,90)으로 전달되는 응력을 완충시키는 기능을 수행한다.
여기서, 하부칩(90)과 상부 연성회로판(104) 사이에는 접착제층(96)이 개재되는데, 이러한 접착제층(96)은 상부 연성회로판(104)을 하부칩(90)상에 견고하게 어태치시키는 기능을 수행함으로써, 상술한 각 구조물들이 좀더 견고한 스택상태를 장시간 유지할 수 있도록 유도하는 역할을 수행한다. 이러한 접착제층(96)은 예컨대, 실리콘액, 에폭시 등으로 이루어진다.
한편, 상부 엘라스토머층(101)의 이면에는 상부칩(100)의 본딩패드들 및 상부 연성회로판(104)의 회로패턴들을 전기적으로 일대일 연결하는 상부 신호연결부재가 배치된다. 이때, 본 발명의 제 5 실시예에 따른 상부 신호연결부재는 예컨대, 빔리드(102)이다. 이 빔리드(102)가 본딩패드들과 본딩되는 영역에는 몰드물(3)이 배치되어 빔리드(102)와 본딩패드들의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
다른 한편, 하부 엘라스토머층(91)의 이면에는 하부칩(90)의 본딩패드들 및 하부 연성회로판(93)의 회로패턴들을 전기적으로 일대일 연결하는 하부 신호연결부재가 배치된다. 이때, 본 발명의 제 5 실시예에 따른 하부 신호연결부재는 예컨대, 빔리드(90)이다. 이 빔리드(90)가 본딩패드들과 본딩되는 영역에는 몰드물(3)이 배치되어 이 빔리드(90)와 본딩패드들의 본딩상태를 견고하게 유지시키는 기능을 수행한다.
이때, 상부 연성회로판(104) 및 하부 연성회로판(93)의 양쪽 외측에는 상·하부 연성회로판(104,93)의 사이에 개재되어 신호연결터미널의 역할을 수행하는 예컨대, 기둥형상의 콘택포스트(95)가 배치되는데, 이 콘택포스트(95)는 상부 연성회로판(104) 및 하부 연성회로판(93)의 회로패턴들을 서로 전기적으로 접촉시킴으로써, 상·하부 연성회로판(104,93)이 원활한 통전관계를 이룰 수 있도록 하는 역할을 수행한다. 이 경우, 콘택포스트(95)는 예컨대, 프레져 콘택 러버 포스트(Pressure contact rubber) 또는 이방성도전필름으로 이루어진다.
여기서, 하부 연성회로판(93)의 이면에는 이 하부 연성회로판(93)과 전기적으로 연결되는 다수개의 솔더볼들(1)이 배치되는데, 이러한 솔더볼들(1)은 본 발명의 적층형 칩 스케일 반도체 패키지(600)가 전기·전자기기에 실장될 때, 외부의 회로블록과 전기적으로 접촉된 후, 이 회로블록으로부터 전달되는 전기적인 신호를 상·하부칩, 상·하부 연성회로판으로 전달하는 역할을 수행한다.
이러한 본 발명의 제 5 실시예가 달성되는 경우, 상술한 각 실시예들의 경우와 마찬가지로, 생산라인에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 원활하게 적층시킬 수 있으며, 결국, 생산라인에서는 전체적인 반도체 패키지의 용량이 대폭 증가하는 효과를 획득할 수 있다.
이상의 설명에서와 같이, 본 발명의 각 실시예에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보시킴으로써, 최종 완성되는 제품을 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 적층시킬 수 있다.
이러한 본 발명은 생산라인에서 제조되는 전 품종의 칩 스케일형 반도체 패키지에서 전반적으로 유용한 효과를 나타낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상의 설명에서와 같이, 본 발명의 적층형 칩 스케일 반도체 패키지는 다수개의 회로패턴들이 형성된 상·하부 연성회로판(Flexible circuit plate)의 표면에 각각 어태치(Attatch)된 상태에서, 스택형상으로 적층되며, 표면의 일정면에 본딩패드들을 구비하는 상·하부칩과, 이 상·하부칩의 본딩패드들 및 상·하부 연성회로판의 회로패턴들을 전기적으로 일대일 연결하는 신호연결부재와, 상술한 상부 연성회로판과 전기적으로 연결된 상태에서, 상·하부 연성회로판을 전기적으로 연결시키는 신호연결터미널과, 상술한 하부 연성회로판의 이면에 어태치된 상태에서, 하부 연성회로판과 전기적으로 연결되는 솔더볼들의 조합으로 이루어진다.
이러한 본 발명에서는 패키지를 구성하는 각 구성물들의 전기적인 연결관계를 원활하게 확보할 수 있기 때문에, 반도체 패키지를 칩 스케일 타입으로 구현하면서도, 각 반도체칩들을 스택형으로 적층시킬 수 있다.
이러한 본 발명이 달성되는 경우, 생산라인에서는 전체적인 반도체 패키지의 용량이 증가하는 효과를 획득할 수 있다.

Claims (4)

  1. 다수개의 회로패턴들이 형성된 상·하부 연성회로판의 표면에 각각 어태치(Attatch)된 상태에서, 스택형상으로 적층되며, 표면의 일정면에 본딩패드들을 구비하는 상·하부칩과;
    상기 상·하부칩의 본딩패드들 및 상기 상·하부 연성회로판의 회로패턴들을 전기적으로 일대일 연결하는 상·하부 신호연결부재와;
    상기 상부 연성회로판과 전기적으로 연결된 상태에서, 상기 상·하부 연성회로판을 전기적으로 연결시키는 신호연결터미널과;
    상기 하부 연성회로판의 이면에 어태치된 상태에서, 상기 하부 연성회로판과 전기적으로 연결되는 솔더볼들을 포함하는 것을 특징으로 하는 적층형 칩 스케일 반도체 패키지.
  2. 제 1 항에 있어서, 상기 신호연결부재는 플레이팅바(Plating bar), 컨덕팅바(Conducting bar), 와이어 또는 빔리드 중의 어느 하나인 것을 특징으로 하는 적층형 칩 스케일 반도체 패키지.
  3. 제 1 항에 있어서, 상기 신호연결터미널은 플레이팅바, 빔리드 또는 프레져 콘택 러버 포스트(Pressure contact rubber post), 이방성도전필름 포스트 중의 어느 하나인 것을 특징으로 하는 적층형 칩 스케일 반도체 패키지.
  4. 제 3 항에 있어서, 상기 신호연결터미널이 플레이팅바 또는 빔리드인 경우, 상기 신호연결터미널은 상기 하부연성기판쪽으로 절곡되는 것을 특징으로 하는 적층형 칩 스케일 반도체 패키지.
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