KR20080114603A - 의사 칩을 가진 반도체 소자 패키지 - Google Patents

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KR20080114603A
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die
substrate
bonding pad
hole
semiconductor device
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웬-쿤 양
주이-흐시엔 창
치-첸 이
웬-핑 양
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명은, 다이 수용 관통공을 구비한 제1 기판; 상기 다이 수용 관통공에 각각이 배치되는, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이; 상기 제1 다이 및 제2 다이와, 상기 제1 기판의 상기 다이 수용 관통공의 측벽 사이의 갭에 형성된 접착재; 상기 제1 기판에 형성된 제1 접촉 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인; 및 상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판상에 형성된 보호층을 포함하는 반도체 소자 패키지 구조물을 제공한다.
의사 칩, 패키지, 반도체 소자, WLP

Description

의사 칩을 가진 반도체 소자 패키지{Semiconductor Device Package having Pseudo Chips}
본 발명은 현재 계류중이고, 본 명세서에 그 전문이 참조로서 내포된 2007년 1월 3일 "Wafer Level Package with Die Receiving Through-Hole and Method of the Same"의 명칭으로 출원된 미국 출원 제11/648,688호의 계속출원이다.
본 발명은 반도체 소자 패키지의 구조에 관한 것으로, 보다 구체적으로, 의사 칩 기능을 구비하여 패키지 사이즈를 감소하고 수율 및 안정성이 향상된 반도체 소자 패키지 구조에 관한 것이다.
최근, 고기술 전자제품 제조 산업에 의해 기능성(feature-packed)이면서 친인간적인 전자 제품을 생산된다. 멀티-핀의 채용, 미세 피치의 채용, 전자 구성품의 소형화 등의 반도체 기술의 급속한 발전에 따라 반도체 패키지의 사이즈는 급격히 감소되어 왔다.
종래의 패키지 기술은 웨이퍼 상의 다이(dice)를 개별의 다이로 분할한 후 다이를 개별적으로 패키지하기 때문에, 이들 기술은 제조 공정에 있어서 시간이 소요된다. 칩 패키지 기술은 집적 회로의 발전에 의해 크게 좌우되므로, 전자부품의 크기에 대한 요구가 증가됨에 따라 패키지 기술 역시 크기에 대한 요구가 증가되었다. 이런 이유로, 패키지 기술은 현재 볼 그리드 어레이(BGA), 플립 칩 볼 그리드 어레이(FC-BGA), 칩스케일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)로 흐르는 추세에 있다. "웨이퍼 레벨 패키지"는 칩(dice)으로의 단품화 이전에 웨이퍼 상의 모든 인터커넥션 뿐 아니라 기타 공정 단계들이 수행되는 전체 패키징(entire packaging)으로서 이해된다. 웨이퍼 레벨 패키징 기술에 의해, 매우 작은 크기와 양질의 전기적 특성을 지닌 다이가 제조될 수 있다. WLP 기술은 전술한 이점을 가지지만, WLP 기술의 수용을 위해서는 몇 가지 문제점이 존재한다. 통상적으로, 멀티-칩을 가진 패키지 구조가 요구되기 때문에, 패키지 구조의 사이즈는 멀티-칩의 전체 높이 또는 개수에 따라 증가하고, 공정이 복잡하게 된다.
도 1은 적층식 다이(dice)를 가진 종래의 패키지 구조물을 나타낸다. 패키지 구조물(100)은 제1 본딩 패드(116)가 상부에 형성된 제1 다이(120)와, 제2 본딩 패드(118)가 상부에 형성된 제2 다이(122)를 포함하고, 제1 다이(120)와 제2 다이(122)는 제1 콘택트 패드(114)가 형성되어 있는 제1 기판(104) 상에 형성되어 있다. 패키지 구조물(100)은 제1 기판(104)의 하측에 - 그러나 제2 콘택트 패드(110)를 지닌 제2 기판(102)의 상측에 - 형성된 제3 본딩 패드(112)를 지닌 제3 다 이(124)를 더 포함한다. 또한, 제3 본딩 패드(112)는 본딩 와이어(126)에 의해 제2 콘택트 패드(110)에 접속되고, 제1 콘택트 패드(114)는 본딩 와이어(128)를 통해 제2 콘택트 패드(110)에 접속되며, 제1 본딩 패드(116)과 제2 본딩 패드(118)는 본딩 와이어(130,132)를 통해 제1 콘택트 패드(114)에 각각 접속된다. 그리고, 보호층(145)은 제1 다이(120), 제2 다이(122) 및 제3 다이를 덮어 형성되고, 솔더 범프(150)는 제2 기판의 아래에 형성된다.
따라서, 적층된 패키지 구조물(100)의 사이즈는 각 재료층의 전체 사이즈와 동일해지고, 패키지 구조물을 위한 공정이 복잡해져서 칩의 비용이 증가한다.
전술한 관점에서, 이상 설명한 바와 같은 문제점을 해소할 수 있는 의사 칩 기능을 가진 새로운 구조물이 필요하다.
이하의 본 발명에 따른 바람직한 실시예를 설명한다. 그러나, 본 발명은 이하의 상세한 설명을 제외한 다른 실시예로서 구현될 수 있다. 따라서, 본 발명의 범위는 이하의 실시예가 아닌 특허청구범위로 제한되어야 한다.
본 발명의 목적은 의사 칩 기능을 구비한 새로운 구조물을 제공할 수 있는 반도체 소자 패키지 구조물을 제공하는데 있다.
본 발명의 다른 목적은 소형의 반도체 소자 패키지 구조물(small foot print and thinner)을 제공할 수 있는 반도체 소자 패키지를 제공하는데 있다.
본 발명의 다른 목적은 보다 안정성이 좋은 반도체 소자 패키지 구조물을 제공하는데 있다.
본 발명의 다른 목적은 비용이 낮으면서 수율이 높은 반도체 소자 패키지 구조물을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명은 다이 수용 관통공을 구비한 제1기판; 상기 다이 수용 관통공에 각각이 배치되는, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이; 상기 제1 다이 및 제2 다이와, 상기 제1 기판의 상기 다이 수용 관통공의 측벽 사이의 갭에 형성된 접착재; 상기 제1 기판에 형성된 제1 접촉 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인; 상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판 상에 형성된 보호층을 포함하는 반도체 소자 패키지 구조물을 제공한다.
또한, 본 발명은, 제1 다이 수용 관통공을 구비한 제1 기판; 상기 제1 다이 수용 관통공 내에 각각 배치된, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이; 상기 제1 다이 및 상기 제2 다이와, 상기 제1 기판의 상기 제1 다이 수용 관통공의 측벽 사이의 갭에 형성된 제1 접착재; 상기 제1 기판 상에 형성된 콘택트 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인; 상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판상에 형성된 보호층; 제2 다이 수용 관통공과 제2 콘택트 패드를 구비하고, 상기 제1 기판의 하부와 제2 부착 물질 상부에 형성된 제2 기판; 및 상기 제2 다이 수용 관통공 내에 배치된 제3 본딩 패드를 구비한 제3 다이를 포함하는 반도체 소자 패키지 구조물을 제공한다.
또한, 본 발명은, 다이 수용 관통공을 구비한 제1 기판; 상기 다이 수용 관통공에 각각이 배치되는, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이; 상기 제1 다이 및 제2 다이와, 상기 제1 기판의 상기 다이 수용 관통공의 측벽 사이의 갭에 형성된 제1 접착재; 상기 제1 기판에 형성된 제1 접촉 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인; 상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판 상에 형 성된 보호층; 상기 제1 기판의 하측에 배치되고, 제3 본딩 패드를 구비한 제3 다이; 및 상기 제3 다이의 하측에 형성되고, 제2 콘택트 패드와 회로 배선이 형성되어 있는 제2 기판을 포함하는 반도체 소자 패키지 구조물을 제공한다.
본 발명에 따르면, 의사-칩을 구비한 반도체 장치의 구조물을 제공한다. 패키지(의사 칩) 크기는 멀티-칩의 크기에 따라 조절가능하다. 또한, 본 발명은 외주 타입 형식(peripheral type format)으로 인해 핀 수가 작은 장치에 대한 좋은 해결책을 제공한다. 본 발명은 안정성과 수율이 향상된 단순한 패키지 구조를 제공한다. 게다가, 본 발명은 칩 기능으로서 동작하는 의사 칩을 구비하고, 종래 기술에서의 기판 층이 생략되어 칩 패키지 구조물의 크기를 축소할 수 있고, 저가의 물질로 인해 비용이 절감될 수 있는 새로운 구조물을 제공한다. 따라서, 본 발명에 기재된 얇은 칩 패키지 구조물은 종래에서 기대할 수 없던 효과를 제공할 뿐만 아니라 종래 기술의 문제점을 해결할 수 있다.
이하의 설명에서, 본 발명의 이해를 돕기 위한 본 발명의 여러 특징적인 부분을 설명한다. 이하의 설명은 본 발명의 이해를 돕기 위한 것으로 본 발명이 이하의 설명으로 한정되는 것은 아니다. 당업자라면 본 발명의 범주 내에서 본 발명이 다른 방법, 구성 요소 및 재료로 구현될 수 있다는 것은 자명하다.
본 발명의 제1 양태에 따르면, 본 발명은 도 2, 3, 4 및 5에 도시한 바와 같이, 나열식(side-by-side) 구조물의 반도체 소자가 제공된다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 패키지(200) 구조물의 상면도이다. 패키지(200)는 제1 기판(202)을 포함하고, 제1 기판(202)은 제1 본딩 패드(216)를 구비한 제1 다이(220)와 제2 본딩 패드(218)을 구비한 제2 다이(222)를 포함한다. 제1 기판(202)은 제1 기판(202)의 외주부를 둘러싼 복수의 제1 콘택트 패드(210)를 포함한다. 재배열 라인(RDL:226)은 제1 콘택트 패드(210)와 제1 본딩 패드(216)의 사이와, 제1 콘택트 패드(210)와 제2 본딩 패드(218)의 사이와, 제1 본딩 패드(216)와 제2 본딩 패드(218) 사이를 각각 전기적으로 접속하도록 형성된다.
도 3을 참조하면, 도 3은 본 발명의 일실시예에 따른 반도체 소자 패키지(200) 구조물의 단면도이다. 도 3에서, 제1 기판(202)은 제1 다이(220)와 제2 다이(222)를 수용하기 위해 그 내측에 형성된 제1 다이 수용 관통공(203)을 포함한다. 제1 다이 수용 관통공(230)은 제1 기판(202)의 상면으로부터 하면까지 제1 기판(202)을 관통하여 형성된다. 제1 다이 수용 관통공(203)은 제1 기판(202)에 미리 형성된다. 접착재(208)는 제1 및 제2 다이(220,222)의 에지와 제1 다이 수용 관통공(203)의 측벽 사이의 갭 내에 도포된다. 제1 콘택트 패드(210)(유기기판의 경우) 는 제1 기판(202)의 상면에 형성된다.
또한, 유전층(230)이 제1 다이(220), 제2 다이(222) 및 제1 기판(202) 상에서, 제1 본딩 패드(216), 제2 본딩 패드(218) 및 제1 콘택트 패드(210)의 표면을 노출하도록 형성된다. 재배열 라인(RDL)(226)은 제1 본딩 패드(216)와 제2 본딩 패드(218)의 사이와, 제1 콘택트 패드(210)와 제1 본딩 패드(216)의 사이와, 제1 콘택트 패드(210)와 제2 본딩 패드(218) 사이가 전기적으로 서로 접속되도록 형성된다(제1 콘택트 패드(210)는 재배열 라인(226)과 동시적으로 형성될 수 있다). 보호층(232)은 제1 및 제2 다이(220,222), 유전층(230), 및 재배열 라인(226)의 상부에서 제1 콘택트 패드(210)의 표면을 노출하도록 형성될 수 있다. 재배열 라인(226)은 최후의 부가 물질을 형성한 후에는 눈에 보이지 않는다.
옵션적으로, 금속 또는 도전층(206)이 제1 다이 수용 관통공(203)의 측벽에 도포되고, 즉 금속층(206)이 접착재(208)와 제1 기판(202)에 의해 둘러싸이면서 제1 및 제2 다이(220,222) 사이에 형성된다. 이는 고무 타입 접착 재료와 같은 특정한 접착재를 사용함으로써 다이 에지와 제1 기판(202)의 제1 다이 수용 관통공(203)의 측벽 사이의 접착력을 향상시킬 수 있다.
제1 다이(220)와 제2 다이(222)는 제1 기판(202) 상의 제1 다이 수용 관통공(203) 내에 각각 배치된다. 제1 본딩 패드(216)는 제1 다이(220)의 상면에 형성되고, 제2 본딩 패드(218)는 제2 다이(222)의 상면에 형성된다는 것은 자명하다.
보호층(232)은 이후의 패키징 공정 동안 외력에 의해 패키지가 손상되는 것을 방지하기 위해 채용되고, 이는 최종 패키징 공정 후에, 최종 부착 물질이 보호층(232)으로서 도포될 수도 있다.
제1 실시예에서, 제1 기판(202)의 물질은 에폭시 타입 FR5, FR4 또는 BT(Bismaleimide triazine epoxy)를 포함한다. 제1 기판(202)의 물질은 금속, 합금, 유리, 실리콘, 세라믹 또는 인쇄 회로 기판(PCB)일 수 있다. 합금은 얼로이42(alloy42)(42%Ni-58%Fe) 또는 코바르(Kovar)(29%Ni-17%Co-54%Fe)를 더 포함한다. 또한, 합금은 팽창 계수가 소형의 전자 회로 내의 실리콘 칩과의 결합에 적합한 니켈 42% 철 58%로 이루어진 니켈-철 합금인 얼로이42로 이루어진다. 합금은 29%의 니켈, 17%의 코발트 및 54%의 철로 이루어진 코바르로도 구성될 수 있다.
바람직하게, 제1 기판(202)의 금속은 미세한 관통공을 지닌 에폭시 타입 FR5, FR4 또는 BT와 같은 유기 기판 또는 프리-에칭 회로를 지닌 Cu 합금일 수 있다. 바람직하게, 열팽창계수(CTE)는 마더보드(PCB)의 계수와 동일하며, 본 발명은 제1 기판(202)의 CTE가 PCB(또는 마더보드)의 CTE와 동일함에 따라 보다 안정적인 구조물을 제공할 수 있다. 바람직하게, 높은 유리 전도 온도(Tg)의 유기 기판은 에폭시 타입 FR5 또는 BT 타입 기판이다. Cu 합금(CTE는 약 16)이 사용될 수도 있다. 유리, 세라믹, 실리콘은 기판으로서 사용될 수 있다. 접착재(208)는 실리콘 고무 탄성 물질로 형성된다.
본 발명의 일실시예에서, 접착재(208)의 물질은 SINR(Siloxane polymer), WL5000, 고무, 에폭시 수지, 액상 화합물(compound) 및 폴리이미드(PI)를 포함한다. 접착재(208)는 금속물질을 포함할 수도 있다.
대안적으로, 다른 실시예에서, 도 3에 도시된 재배열 라인(226)은 도 4에 도시된 바와 같이 전기적 접속을 위해 사용되는 본딩 와이어(326)이다.
도 4에서, 패키지 구조물(300)은 제1 다이 수용 관통공(303) 내에 형성된 제1 다이(320)와 제2 다이(322)를 구비한 기판(302)을 포함한다. 접착재(308)는 기판(302)과 제1 제2 다이(320,322) 사이의 갭에 형성된다. 콘택트 패드(310)는 본딩 와이어(326)에 의해 제1 본딩 패드(316)와 제2 본딩 패드(318)에 각각 결합된다. 본딩 와이어(326)는 금속 또는 도전층(306)과, 제1 및 제2 본딩 패드(320,322)에 더 결합된다. 그리고, 보호층(332)은 제1 다이(320), 제2 다이(322) 및 본딩 와이어(326) 상에서 전기적 접속을 위해 콘택트 패드(310)의 표면을 노출하도록 형성된다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 패키지 구조물(400)의 단면도이다. 본 발명을 명확하게 하기 위해 유사한 구성요소에 대한 설명하였다.
도 5에서, 패키지 구조물(400)은, 제2 콘택트 패드(404)와 회로 배선이 형성되어 있는 제2 기판(402) 위에 형성된, 도 3에 도시한 바와 같은 패키지 구조물(200)을 포함한다. 패키지 구조물(200)은 부착물질(240) 위에 형성되며, 이어서 제2 기판(402) 상에 형성된다. 패키지 구조물(400)은 제2 콘택트 패드(406)와 제1 콘택트 패드(210)에 전기적 접속을 위해 결합된 본딩 와이어(406)를 더 포함한다. 즉, 제1 기판(202)의 에지 영역을 둘러싸며 형성된 제1 콘택트 패드(210)는 제2 기판(402) 내에 형성된 제2 콘택트 패드(404)에 전기적으로 결합될 수 있다. 본 발명은 패키지를 덮도록 형성된 최종 보호물질(445)을 더 포함하고, 최종 솔더링 물질(450)은 제2 기판(402)의 가장 아래측의 단자 금속 패드에 형성된다.
본 발명의 양태에 따르면, 본 발명은 도 6 및 도 7에 도시한 바와 같은, 반도체 소자의 적층 구조물을 더 제공한다. 이 실시예는 제2 기판 상측의 구조물 내에 형성된 의사 칩(pseudo chips)을 더 포함한다. 의사 칩은 본 발명에서 하나의 칩(single chip)으로서 동작하며, 칩 적층 패키지의 구조물 내에서 칩 크기의 상이함으로 인해 본딩 와이어가 너무 길거나 본딩 와이어가 너무 짧아지는 것을 피할 수 있고, 또한 의사 칩은 패키지 몸체의 두께 및 풋 프린트(foot print)를 줄일 수 있을 뿐 아니라, 와이어 본딩 공정을 단순화 시켜 패키지 수율 및 품질을 향상시킬 수 있다.
도 6을 참조하면, 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 패키지 구조물(500)을 도시한 도면이다. 패키지 구조물(500)은 제2 콘택트 패드(510)가 형성되어 있는, 도 3에 도시한 바와 같은 패키지 구조물(200)을 포함한다. 또한, 제2 기판은 미리 형성된 제2 다이 수용공(503)을 구비하여, 복수의 제3 본딩 패드(505)가 형성되어 있는 제3 다이(504)를 수용한다. 부착 물질(502)은 제3 다이(504)와 제2 기판(402)의 아래에 형성되며, 접착층(58)은 제3 다이(504)와 제2 기판(509) 사이의 측벽에 충전된다. 옵션적으로, 금속 또는 도전층(506)이 제2 기판(402)과 접착층(508) 사이에 형성되어 제2 기판(509)의 상층으로부터의 신호를 제2 기판(509)의 하층으로 전달하는 인터커넥팅 수단으로서 동작한다.
도 6에서, 패키지 구조물(500)은 제2 콘택트 패드(510)를 제1 콘택트 패드(512)에 결합하는 복수의 본딩 와이어(512)와, 제2 콘택트 패드(510)를 제3 본딩 패드(505)로 결합하는 복수의 본딩 와이어(514)를 더 포함한다. 최종 보호 물질(545)은 패키지를 덮도록 형성되고, 최종 솔더링 물질(550)은 제2 기판(509)의 최하측의 단자 금속 패드에 형성된다. 본 발명을 명확하게 설명하기 위해 중복되는 부분에 대한 설명은 생략한다.
도 7을 참조하면, 도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 패키지 구조물(600)의 단면도를 도시한다. 패키지 구조물(600)은, 제3 본딩 패드(505)를 구비한 제3 다이(504) 상에 형성된, 도 3에 도시한 바와 같은 패키지 구조 물(200)을 더 포함한다. 제3 다이(504)는 부착 물질(502) 상에 형성되며, 제3 다이(504)는 복수의 제2 콘택트 패드(604)와 회로 배선이 형성되어 있는 제2 기판(602) 상에 형성된다. 도 7에서, 패키지 구조물(600)은 제2 콘택트 패드(604)와 제1 콘택트 패드(210)에 결합된 복수의 본딩 와이어(612)와, 제2 콘택트 패드(604)와 제3 본팅 패드(505)에 결합된 복수의 본딩 와이어(614)를 더 포함한다. 최종 보호 물질(645)은 패키지를 덮도록 형성되고, 최종 솔더링 물질(650)은 제2 기판(602)의 최하측의 단자 금속 패드에 형성된다.
옵션적으로, 금속 필름(또는 층)(미도시)은 제1, 제2 및 제3 다이(220,222,504)의 이면에 스퍼터링되거나 플레이팅되어 열관리능력(thermal management inquiry)이 향상될 수 있다.
본 명세서에서, 동일한 구성요소에 대한 상세한 설명은 본 발명을 명확하게 하기 위해 생략되었다. 본 발명의 실시예에 따른 구조물의 물질이나 배열은 예시적인 것으로, 본 발명의 실시예로 한정되는 것은 아니다. 본 발명에 따른 구조물의 물질 또는 배열은 상이한 조건에 따라 변형 및 변경될 수 있다.
본 발명의 양태에 따르면, 본 발명은 얇은 패키지 구조물을 제공하는, 의사-칩을 구비한 반도체 장치의 구조물을 제공한다. 패키지(의사 칩) 크기는 멀티-칩의 크기에 따라 조절가능하다. 또한, 본 발명은 외주 타입 형식(peripheral type format)으로 인해 핀 수가 작은 장치에 대한 좋은 해결책을 제공한다. 본 발명은 안정성과 수율이 향상된 단순한 패키지 구조를 제공한다. 게다가, 본 발명은 칩 기능으로서 동작하는 의사 칩을 구비하고, 종래 기술에서의 기판 층이 생략되어 칩 패키지 구조물의 크기를 축소할 수 있고, 저가의 물질로 인해 비용이 절감될 수 있는 새로운 구조물을 제공한다. 따라서, 본 발명에 기재된 얇은 칩 패키지 구조물은 종래에서 기대할 수 없던 효과를 제공할 뿐만 아니라 종래 기술의 문제점을 해결할 수 있다. 이 구조물은 웨이퍼 또는 패널 산업에 적용될 수도 있으며, 다른 분야에 적용 및 응용될 수 있다.
전술한 본 발명의 실시예는 본 발명을 예시하기 위함이며, 본 발명이 이에 한정되는 것은 아니다. 본 발명을 전술한 실시예와 연관하여 설명하였지만, 본 발명의 범위 내에서 각종 변경 및 변형이 가능하다는 것은 당업자에게 자명하다. 따라서, 본 발명은 본 발명의 실시예에 의해 한정되어서는 안 되며, 본 명세서에 첨부된 특허청구범위에 의해 한정되어야만 한다.
도 1은 종래 기술에 따른 반도체 소자 패키지 구조물의 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 패키지 구조물의 상부도.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 패키지 구조물의 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자 패키지 구조물의 단면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자 패키지 구조물의 단면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자 패키지 구조물의 단면도.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자 패키지 구조물의 단면도.

Claims (5)

  1. 다이 수용 관통공을 구비한 제1 기판;
    상기 다이 수용 관통공에 각각이 배치되는, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이;
    상기 제1 다이 및 제2 다이와, 상기 제1 기판의 상기 다이 수용 관통공의 측벽 사이의 갭에 형성된 접착재; 및
    상기 제1 기판에 형성된 제1 접촉 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인을 포함하는 것을 특징으로 하는
    반도체 소자 패키지 구조물.
  2. 제1항에 있어서,
    상기 제1 기판의 하측에 형성된 의사 칩을 더 포함하는 것을 특징으로 하는
    반도체 소자 패키지 구조물.
  3. 제1항에 있어서,
    상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판상에서, 상기 제1 콘택트 패드의 표면이 노출되도록 형성된 보호층을 더 포함하는 것을 특 징으로 하는
    반도체 소자 패키지 구조물.
  4. 제1 다이 수용 관통공을 구비한 제1 기판;
    상기 제1 다이 수용 관통공 내에 각각 배치된, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이;
    상기 제1 다이 및 상기 제2 다이와, 상기 제1 기판의 상기 제1 다이 수용 관통공의 측벽 사이의 갭에 형성된 제1 접착재;
    상기 제1 기판상에 형성된 콘택트 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인;
    상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판상에 형성된 보호층;
    제2 다이 수용 관통공과 제2 콘택트 패드를 구비하고, 상기 제1 기판의 하부와 제2 부착 물질 상부에 형성된 제2 기판; 및
    상기 제2 다이 수용 관통공 내에 배치된 제3 본딩 패드를 구비한 제3 다이를 포함하는 것을 특징으로 하는
    반도체 소자 패키지 구조물.
  5. 다이 수용 관통공을 구비한 제1 기판;
    상기 다이 수용 관통공에 각각 배치되는, 제1 본딩 패드를 구비한 제1 다이 및 제2 본딩 패드를 구비한 제2 다이;
    상기 제1 다이 및 제2 다이와, 상기 제1 기판의 상기 다이 수용 관통공의 측벽 사이의 갭에 형성된 제1 접착재;
    상기 제1 기판에 형성된 제1 접촉 패드를 상기 제1 본딩 패드와 상기 제2 본딩 패드에 각각 결합하도록 형성된 재배열 라인;
    상기 재배열 라인, 상기 제1 다이, 상기 제2 다이 및 상기 제1 기판상에 형성된 보호층;
    상기 제1 기판의 하측에 배치되고, 제3 본딩 패드를 구비한 제3 다이; 및
    상기 제3 다이의 하측에 형성되고, 제2 콘택트 패드와 회로 배선이 형성되어 있는 제2 기판을 포함하는 것을 특징으로 하는
    반도체 소자 패키지 구조물.
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