KR0184075B1 - 홈이 형성된 패키지 몸체를 갖는 3차원 적층형 패키지 - Google Patents

Abstract

본 발명은 3차원 적층형 패키지에서 패키지의 전체 높이를 낮게 하고 솔더링에 의해 상하 리드가 접속되는 접속 부분이 수평방향으로 인접한 리드 간의 접속 부분과 전기적으로 단락되는 것을 방지하기 위한 것으로서, 소정의 회로 소자가 형성되어 있는 상부 면을 갖는 반도체 칩과, 상기 반도체 칩의 상부면에 절연성 접착제에 의해 부착되며 상기 반도체 칩과 전기적으로 연결되는 복수의 리드와, 상기 반도체 칩을 봉지하는 상부 몸체와 하부 몸체로 이루어진 패키지 몸체를 각각 구비하는 복수의 반도체 소자가 3차원으로 적층되어 있는 3차원 적층형 패키지에 있어서, 상기 복수의 리드는 상기 패키지 몸체 밖으로 돌출되고 J자 형태로 굴곡되어 있으며, 상기 복수의 리드가 돌출되는 어깨 위치에 있는 상기 상부 몸체 부분과 상기 리드가 J자 형태로 굴곡된 장착면 위치에 있는 하부 몸체 부분에는 홈이 형성되어 있는 것을 특징으로 하는 3차원 적층형 패키지가 개시되어 있다.

Description

홈이 형성된 패키지 몸체를 갖는 3차원 적층형 패키지

제1도는 종래 RTB 테크놀러지 사에서 발표한 3차원 적층형 패키지의 사시도.

제2도는 일본 특허공개 공보 소화 60-133744에 개시되어 있는 3차원 적층형 패키지의 사시도.

제3도는 종래 기술에 따른 3차원 적층형 패키지의 단면도.

제4a도 및 제4b도는 본 발명에 따른 반도체 칩 패키지의 일실시예의 단면도 및 부분 절개 평면도.

제5도는 본 발명에 따른 3차원 적층형 패키지의 정면 단면도.

제6도는 본 발명에 따른 3차원 적층형 패키지에 적용하기에 적합한 구조를 갖는 개별 반도체 소자의 또 다른 실시예의 사시도.

제7a도 및 제7b도는 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 3차원 적층한 패키지의 단면도 및 측면도.

* 도면의 주요부분에 대한 부호에 대한 설명

2 : 반도체 칩 3 : 본딩 패드

4 : 본딩 와이어 6 : 리드

8 : 본딩 와이어 14a : 상부 패키지 몸체

14b : 하부 패키지 몸체 10, 12 : 홈

20 : 패키지 22 : 솔더링 부분

36 : 댐 102 : 핀

104 : 층 118 : 구멍

125 : 테이프 캐리어 130 : 기판

[기술분야]

본 발명은 3차원 적층형 반도체 칩 패키지에 관한 것으로서, 보다 구체적으로는 적층되는 개별 반도체 소자의 외부 리드와 접촉하는 패키지 몸체 부분에 홈을 형성하고 이 홈에 상부 반도체 소자의 외부 리드가 들어가도록 함으로써 패키지의 전체 적층 높이를 낮추고, 또한 리드와 리드 사이를 절연하는 댐을 갖도록 패키지 몸체를 형성함으로써 다핀 반도체 소자를 3차원으로 적층하는 경우에도 리드 간의 전기적인 단락에 의한 불량을 방지할 수 있는 구조를 갖는 3차원 적층형 반도체 칩 패키지에 관한 것이다.

[발명의 배경]

집적 회로의 패키지 및 조립 기술에서, 3차원 패키지 기술은 전자 시스템의 크기를 줄이고 성능을 향상시키기 위한 노력의 일환으로 진보하여 왔다. 3차원 패키지 기술은 크게, 패키지되지 않은 베어 칩(bare chip)들을 적층하고, 접속하는 방법과, 칩을 패키지한 다음 접속하는 방법, 반도체 칩들을 멀티 칩 모듈(MCM ; Multi Chip Module)로 조립한 다음 이것을 적층하는 방법 등으로 나눌 수 있는데, 이것들은 전자 소자의 밀도를 높일 수 있는 많은 길을 열어주고 있다.

패키지된 반도체 칩을 조립하는 3차원 패키지는 적층하기 전에 반도체 칩을 표준 집적회로 패키지나 주문형 집적회로 패키지에 실장하고 전기적 접속을 완료한다. 패키지 조립 3차원 패키지는 베어 칩 조립 3차원 패키지에 비해서 많은 공간을 차지하지만, 비용을 낮추기 위해서 TSOP (Thin Small Outline Package)와 같은 표준형 패키지를 사용할 수 있고, 히트 싱크 (heat sink)나 냉각 핀 (cooling fin)을 부착하여 열 방출 능력을 높일 수 있을 뿐만 아니라 나쁜 주위 환경인 경우에는 기밀 봉지형 (hermetic seal) 패키지를 사용할 수 있다는 장점이 있다. 그 외에도, 조립을 하기 전에 개별 칩들의 전기적 특성 검사, 번-인 (burn-in) 등의 수명 신뢰성 검사를 할 수 있고, 베어 칩의 크기가 달라도 패키지의 크기만 같으면 조립이 가능하며, 솔더링 (soldering)과 같은 간단한 방법에 의해서 적층된 패키지들간의 전기적 접속이 이루어지는 등의 여러 장점이 있다.

제1도는 종래 RTB 테크놀러지 사에서 발표한 3차원 적층형 패키지의 사시도이다. RTB 테크놀러지 사의 메모리 큐브(100 ; memory cube)는 SIMM (Sigle Inline Memory Module)과의 가격 경쟁력을 확보하기 위하여 개발된 것으로서, 개별 반도체 소자가 형성되어 있는 층(104)들은 3차원으로 적층되어 있다. 층(104)들의 리드(106)는 핀(102)에 의하여 연결되어 있다. 제1도의 3차원 패키지(100)를 회로 기판에 실장하려면, 별도의 소켓이 필요하며, RTB에서는 이를 위해 높이가 약 1.1mm이고 회로 기판에 표면 실장이 가능한 구조를 갖는 소켓을 사용하였다.

제2도는 일본 특허공개 공보 소화 60-133744에 개시되어 있는 3차원 적층형 패키지의 사시도이다. 패키지가 완료된 2개의 반도체 소자(110, 112)는 3차원으로 적층되어 있다. 각 패키지의 리드(114, 116)는 리드(116)에 형성되어 있는 구멍(118)에 리드(114)를 끼우고 솔더링을 함으로써 전기적으로 연결된다. 이러한 형태의 3차원 적층형 패키지는 리드와 리드가 견고하게 연결되다는 장점이 있지만, 입출력 핀의 수가 64핀 이상의 다핀인 경우에는 리드이 폭이 매우 작아서 구멍(118)을 형성하기가 현실적으로 불가능하므로 초다핀 패키지에는 적용할 수 없다는 단점이 있다.

제3도는 종래 기술에 따른 3차원 적층형 패키지의 또 다른 예를 보여주는 단면도이다. 4개의 반도체 칩(120, 121, 122,123)들은 테이프 캐리어(125)와 리드(124)에 각각 실장되어 있다. 리드(124)와 반도체 칩의 본딩패드(도면에 도시안됨)간에는 와이어(129)가 본딩되어 반도체 칩(120, 121, 122, 123)과 리드(124)간의 전기적인 연결을 이룬다. 각각의 반도체 칩에서 나온 4개의 리드(124)들은 기판(130)과 펄스 가열에 의해 면실장(128) 된다. 그런데 이러한 3차원 적층형 패키지에서는 테이프 캐리어를 사용하기 때문에 전체 패키지의 높이를 낮추는 것이 쉽지 않은 뿐만 아니라 리드들의 연결을 위해서는 별도의 설비가 필요하다는 등의 단점이 있다.

[발명의 요약]

따라서 본 발명의 목적은 3차원 적층형 패키지의 전체 패키지 높이를 낮게 하면서도 적층되는 개별 반도체 소자들이 효과적으로 연결될 수 있는 3차원 적층형 패키지를 제공하는 것이다.

이러한 목적을 달성하기 위해서 본 발명에 따른 3차원 적층형 패키지는 소정의 회로 소자가 형성되어 있는 상부 면을 갖는 반도체 칩과, 상기 반도체 칩의 상부면에 절연성 접착제에 의해 부착되며 상기 반도체 칩과 전기적으로 연결되는 복수의 리드와, 상기 반도체 칩을 봉지하는 상부 몸체와 하부 몸체로 이루어진 패키지 몸체를 각각 구비하는 복수의 반도체 소자가 3차원으로 적층되어 있는 3차원 적층형 패키지로서, 상기 복수의 리드는 상기 패키지 몸체 밖으로 돌출되고 J자 형태로 굴곡되어 있으며, 상기 복수의 리드가 돌출되는 어깨 위치에 있는 상기 상부 몸체 부분과 상기 리드가 J자 형태로 굴곡된 장착면 위치에 있는 하부 몸체 부분에는 홈이 형성되어 있는 것을 특징으로 한다.

[실시예]

이하 도면을 참조로 본 발명을 상세하게 설명한다.

제4a도 및 4b도는 본 발명에 따른 3차원 적층형 패키지에 적용하기에 적합한 개별 패키지의 구조를 설명하기 위한 단면도 및 부분 절개 평면도이다. 먼저 제 4a 도를 참조하면, 패키지(20)는 리드(6)가 반도체 칩(2) 위로 올라가서 접착되는 LOC(Lead-On-Chip) 형 패키지로서, 반도체 칩(2)의 회로 소자가 형성되어 있는 상부면에 폴리이미드 등의 전기 절연성 접착제(4)를 사용하여 리드(6)를 부착한다. 리드(6)가 접착되지 않은 상부면의 중앙부분에는 본딩 패드(제 4b 도의 '3')가 형성되어 있다. 본딩패드(3)와 리드(6)는 와이어(8)에 의해 전기적으로 연결되어 있다. 반도체 칩(2)의 전기적인 연결이 완료되면, 리드(6)와 반도체 칩(2)을 몰딩 장비에 놓고 에폭시 몰딩 컴파운드 등의 몰딩 수지를 주입하여 패키지의 몸체(14a, 14b)를 형성한다. 그 다음에 리드(6)의 바깥 부분을 일정한 형태로 구부리는데, 제 4a 도에 나타낸 것은 J자 형태로 구부린 것이다.

이때 상부 패키지 몸체(14a)는 점선으로 표시한 부분보다 안쪽으로 들어가서 형성되는 제1홈(10)을 가지고 있다. 그리고 하부 패키지 몸체(14b)에도 J자 형태로 구부러진 리드(6)의 끝부분이 닿지 않도록 바깥쪽에 제2홈(12)이 형성되어 있다.

제5도는 제4도에 도시한 본 발명에 따른 개별 반도체 소자를 3차원으로 적층한 패키지의 단면도이다. 적층되는 3개의 반도체 소자(20)들 간의 전기적인 연결은 J자 형태로 구부러진 리드(6)에 의해 이루어지는데, 아래쪽에 있는 반도체 소자의 상부 패키지 몸체에는 제1홈(10)이 형성되어 있기 때문에 위쪽에 있는 반도체 소자의 리드의 장착면이 아래쪽 리드의 어깨 부분과 직접 접촉된다. 이 접촉된 부분을 솔더링하게 되면, 두 반도체 소자의 리드들은 전기적으로 연결될 뿐만 아니라 땜납에 의해 견고하게 붙어 있기 때문에 기계적으로 견고한 연결이 가능하다. 그리고, 개별 반도체 소자(20)의 하부 패키지 몸체(14b)에도 홈(12)이 형성되어 있고 굴곡된 리드가 이 부분에 들어가게 되어 위쪽 반도체 소자의 하부 패키지 몸체와 아래쪽 반도체 소자의 상부 패키지 몸체가 직접 접촉한다. 다시 말하면, 3개의 반도체 소자를 적층하였을 때 전체 패키지의 높이는 각각의 패키지의 상부 몸체와 하부 몸체의 높이를 더한 것과 동일하고 J자 형태로 구부러진 리드가 전체 패키지 높이에서 차지하는 것은 전혀 없다. 따라서 적층 패키지의 높이를 낮추는 것이 가능하다.

그리고 TSOP (Thin Small Outline Package)나 UTSOP (Ultra TSOP) 와같은 두께가 매우 얇은 박형 패키지를 이용한 적층형 캐피지에서 가장 중요한 공정은 상하 반도체 소자간의 접속이다. 솔더링을 이용한 리드들간의 접속은 리드의 수가 많아져서 리드들 사이의 간격이 좁아지는 미세 피치화가 될수록 솔더 디핑(solder dipping), 웨이브 솔더링(wave slodering), IR 리플로우 솔더링 모두 인접 리드와의 전기적인 단락에 의한 불량이 심하게 일어나게 된다.

따라서 본 발명의 또 다른 실시예에서는 상하 리드를 연결하는 솔더링 부분(제 5도의 '22')이 좌우측에 위치하는 다른 솔더링 부분과 전기적으로 단락되는 것을 방지할 수 있는 구조를 갖는 3차원 적층형 패키지를 개시하며 이것을 제6도에 나타낸다.

제6도는 본 발명에 따른 3차원 적층형 패키지에 적용하기에 적합한 구조를 갖는 개별 반도체 소자의 또 다른 실시예의 사시도이다. 제4도 실시예의 반도체 소자와 비교하여 보면, 리드(38)가 돌출되어 나오는 패키지의 몸체(32) 부분에는 홈(34)이 형성되어 있다. 그리고 각각의 홈과 홈 사이에는 패키지의 몸체가 댐(36) 형상으로 형성되어 있다. 도면을 간단하게 하기 위해서 리드(38)는 양쪽 두개씩만 도시하였다. 리드(38)는 댐(36)에 의해 분리되어 있기 때문에 이러한 구조를 갖는 개별 반도체 소자를 3차원으로 적층할 때 인접 리드끼리 전기적으로 단락될 염려는 없다.

제7a도 및 제7b도는 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 3차원으로 적층한 패키지의 단면도 및 측면도이다. 여기에 나타낸 반도체 소자도 역시 리드가 칩의 상부면에 올라가서 부착되는 LOC 구조를 가지고 있다. 반도체 칩(32)과 리드(38)는 와이어(37)에 의해 전기적으로 연결된다. 3차원 적층형 패키지(40)에서 리드(38)의 J자 형태로 절곡된 부분은 패키지의 하부 몸체에서 h1만큼 내려와서 구부려져 있지만, 상부 몸체에 형성되어 있는 홈의 깊이가 또한 h1이기 때문에 상하 패키지를 적층하였을 때 구부러진 리드에 의한 전체 패키지의 높이 증가는 없다. 위쪽 패키지의 리드의 장착면과 아래쪽 패키지의 리드의 어깨 부분은 솔더링(35)에 의해 접속된다. 이때 리드는 댐(36)에 의해 분리되어 있기 때문에 옆에 있는 상하 리드들간의 솔더링 접속 부분과 전기적으로 단락을 일으킬 염려는 전혀 없다는 것을 알 수 있다.

이상 설명한 바와 같이 본 발명에 따른 3차원 적층형 반도체 칩 패키지에서는 패키지 몸체에 절곡된 리드가 들어갈 수 있는 공간을 미리 확보함으로써 실장 높이를 낮출 수 있고, 리드와 리드 사이를 댐으로 막아 줌으로써 리드 간을 접속하는 솔더링 부분끼리 전기적으로 단락을 일으키는 것도 방지할 수 있다.

본 발명을 적용하면, 적층형 패키지에 사용되는 개별 반도체 소자의 몸체의 크기를 일반적인 패키지의 크기 (예컨대 400 MIL)로 하면서도 TSOP, UTSOP 등의 박형 패키지를 적층한 것과 거의 유사한 높이를 갖는 3차원 적층형 패키지의 실현이 가능하다.

이상 도면은 참조로 본 발명의 실시예에 대해서 설명하였지만, 이것은 예시적인 것에 불과하며 본 발명의 범위가 여기에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 요지와 사상을 벗어나지 않고서도 여러 가지 변형과 수정이 가능하다는 것을 알 수 있을 것이다.

Claims (2)

1. 소정의 회로 소자가 형성되어 있는 상부 면을 갖는 반도체 칩과, 상기 반도체 칩의 상부면에 절연성 접착제에 의해 부착되며 상기 반도체 칩과 전기적으로 연결되는 복수의 리드와, 상기 반도체 칩을 봉지하는 상부 몸체와 하부 몸체로 이루어진 패키지 몸체를 각각 구비하는 복수의 반도체 소자가 3차원으로 적층되어 있는 3차원 적층형 패키지에 있어서, 상기 복수의 리드는 상기 패키지 몸체 밖으로 돌출되고 J자 형태로 굴곡되어 있고, 상기 복수의 리드가 돌출되는 어깨 위치에 있는 상기 상부 몸체 부분과 상기 리드가 J자 형태로 굴곡된 장착면 위치에 있는 하부 몸체 부분에는 홈이 형성되어 있으며, 상기 상부 몸체에 형성되어 있는 홈을 복수의 홈으로 분리하는 댐이 형성되어 있는 것을 특징으로 하는 3차원 적층형 패키지.
2. 제2항에 있어서, 상기 댐은 상기 패키지 몸체와 동일한 물질인 것을 특징으로 하는 3차원 적층형 패키지.