KR0184076B1 - 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지 - Google Patents

상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지 Download PDF

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Abstract

본 발명은 비용의 증가나 복잡한 공정의 추가 없이 간단하게 반도체 소자들간의 수직 접속이 이루어지는 복수의 개별 반도체 소자가 z축 방향으로 적층되어 있는 3차원 적층형 (패키지를 제공하기 위한 것으로서, 상기 개별 반도체 소자 각각은 1) 반도체 칩과, 2) 상기 반도체 칩을 봉지하는 패키지 몸체와, 3) 상기 반도체 칩과 전기적으로 연결되며 상기 패키지 몸체 내부에 포함되는 내부 리드와 상기 내부 리드와 일체형으로 형성되어 있는 외부 리드 및 상기 내부 리드와 외부 리드 사이에 위치하며 상기 내부, 외부 리드와 일체형으로 형성되어 있고 상기 패키지 몸체 외부로 일부 노출되는 결합 리드를 갖는 리드 프레임 및 4) 상기 결합 리드에 부착되며 상기 결합 리드가 노출되는 방향과 반대 방향으로 패키지 몸체 외부로 노출되는 전기 전도성 접속 수단을 구비하여서, 위쪽에 있는 반도체 소자와 아래쪽에 있는 반도체 소자 간의 전기적인 연결이 상기 패키지 몸체 외부로 노출된 결합 리드와 상기 전기 전도성 접속 수단에 의해 이루어지며, 상기 외부 리드는 상기 복수의 반도체 소자 중 맨 아래에 위치하는 반도체 소자의 외부 리드만 패미지 몸체 외부로 돌출되어 절곡 형성된 것을 특징으로 하는 3차원 적층형 패키지가 개시되어 있다.

Description

상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
제 1a도 및 제1b도는 본 발명에 따른 3차원 적층형 패키지에 사용하기에 적합한 구조를 갖는 개별 패키지의 정면 단면도 및 평면도.
제2a도 내지 제2f도는 본 발명에 따른 수직 접속 싱크를 갖는 리드 프레임의 제조 공정의 흐름도.
제3a도 및 제 3b 도는 본 발명에 따른 수직 접속 싱크를 갖는 면 실장형 및 핀 삽입형 개별 패키지의 정면 단면도.
제4도는 본 발명에 따른 수직 접속 싱크를 갖는 개별 반도체 패키지 9개를 적층한 3차원 적층형 패키지의 단면도
제5도는 본 발명에 따라 3차원으로 적층된 4M×9 메모리 모듈의 블럭 회로도.
제6도는 제5도의 4M×9 메모리 모듈을 구현하기 위한 3차원 적층형 패키지의 단면도.
제7a도 및 제7b도는 본 발명에 따른 캐패시터를 실장한 개별 반도체 패키지의 정면 단면도 및 평면도.
제8a도 및 제8b도는 본 발명에 따른 캐패시터를 실장한 또 다른 실시예의 3차원 적층형 패키지의 정면 단면도 및 평면도.
제9a도 및 제9b도는 본 발명에 따른 3차원 적층형 패키지를 테스트하기 위해 프루브(30 ; probe)를 연결한 것을 나타내는 단면도 및 평면도.
제10도는 본 발명에 따른 솔더 볼을 이용한 볼 그리드 어레이 3차원 적층형 패키지의 일실시예의 단면도.
제11도는 본 발명에 따른 솔더 볼을 이용한 볼 그리드 어레이 3차원 적층형 패키지의 다른 실시예의 단면도.
제12도는 본 발명에 따른 솔더 볼을 이용한 볼 그리드 어레이 3차원 적층형 패키지의 또 다른 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 내부 리드 4 : 반도체 칩
6 : 칩의 상부면 7 : 접착제
8 : 본딩패드 10 : 리드 프레임 리드
11 : 결합 리드 12 : 외부 리드
14 : 수직 접속 싱크 16 : 패키지 몸체
20, 22 : 캐패시터 30 : 프루브
40 : 솔더 볼 42 : 솔더 레지스트
44 : 회로 기판 46 : 전도성 패턴
50 : 개별 반도체 패키지
[기술분야]
본 발명은 복수의 반도체 칩 패키지가 z축 방향으로 배열되어 있는 3차원 적층형 패키지에 관한 것으로서, 보다 구체적으로는 개별 반도체 소자의 내부 리드와 외부 리드 사이의 리드 부분을 반도체 소자의 상부면으로 노출되게 하고, 상기 리드 부분 아래에 위치한 반도체 소자의 몸체 외부로 돌출되어 절곡·형성된 외부 리드에 의해 이루어지는 3차원 적층형 패키지에 관한 것이다.
[발명의 배경]
현재 대부분의 VLSI 집적회로들은 금속 리드를 갖는 플라스틱이나 세라믹으로 패키지되고 패키지 외부로 돌출된 금속 리드는 이내 회로 기판에 솔더링 (soldering)되거나 소켓(socket)에 삽입된다. 패키지에는 하나의 집적회로가 들어 있는 것이 보통이지만 여러 집적회로를 하나의 패키지로 조립할 수도 있다. 그런데 이런 패키지 조립 기술을 사용하더라도 회로의 밀도는 그다지 증가하지 못하는데 그 이유는 플라스틱 패키지나 세라믹 패키지는 이것을 인쇄 회로 기판에 실장할 때, 특히 소켓을 사용하는 경우에 많은 실장 면을 차지하기 때문이다.
또한 인쇄 회로 기판은 다른 전자 부품들과 마찬가지로 크기가 점점 더 작아지고 고밀도화하여 간다. 따라서 실장 면적이 제한되어 있거나 소자 간의 신호 전달 지연을 없애기 위해 소자들이 보다 가깝게 위치해야 하는 경우에 적용하기 위해서는 보다 고밀도의 패키지 기술이 요구된다. 이러한 패키지 기술 중에는 세라믹 기판을 사용하는 것이 있는데, 이 기판의 실장면에 패키지되지 않은 여러 개의 집적회로 칩들을 부착하고 와이어 본딩하거나 솔더 범퍼를 사용하여 기판의 실장면에 형성되어 있는 금속 도선에 집적회로 칩을 바로 부착시킨다. 그러나 이러한 멀티 칩 모듈 (MCM ; Multi Chip Module) 기술은 몇 가지 제한이 있다. 즉, 하나의 세라믹 기판에서 여러 집적회로들을 전기적으로 연결하려면 서로 교차하지 않는 배선 형태로 금속 도선을 도포 형성하여야 하지만 대부분의 기판은 미세한 금속 도선의 배선이 어렵다. 그래서 다층 구조를 갖는 기판을 사용해야 하는데, 이것은 값이 비싸고 열 방출 능력이 일정 수준까지로 제한된다는 단점이 있다. 그리고 이러한 멀티 칩 모듈에서는 패키지되지 않은 칩들을 사용하기 때문에 모듈 조립을 하기 전에 번-인 (burn-in)에 의한 수명 검사가 어렵고 기판 실장 후에는 불량 칩의 수리가 또한 어렵다.
그러나 이러한 단점에도 불구하고 멀티 칩 모듈의 등장은 칩들간의 시간 지연이 줄어 들고, 전기적 잡음이나 누화 (crosstalk)가 감소하며 소자의 전체 크기가 작아진다는 여러 장점들을 제공한다. 그리고 사용되는 칩들은 크기가 더 큰 것도 가능하며 단위 모듈 당 I/O(입출력)리드의 수는 크게 증가한다는 이점이 있다.
소자 전체의 크기 감소라는 측면과, 열 방출 능력의 제한이나 번-인 검사의 어려움을 극복하고자 하는 측면에서 패키지되지 않은 베어 칩 (bare chip)을 사용하는 대신에 패키지된 개별 집적회로 소자를 적층하는 적층형 패키지가 등장하고 있다. 이러한 적층형 패키지에서는 개별 집적회로 패키지들을 XY 평면상에서 접속하는 것이 아니라 Z축 방향으로 접속하는데, 이러한 3차원 적층형 패키지는 미국특허 제 5,138,438 호, 호 5,172,303 호, 제 5,198,888 호 및 제 4,763,188 호에 개시되어 있는데, 개별 소자의 실장 밀도를 높이고 소자들 간의 접속 밀도를 높일 수 있기 때문에, 속도와 고밀도가 중요한 슈퍼 컴퓨터나 접근 시간 (access time)및 고밀도가 요구되는 대형 캐쉬 메모리 등에 응용된다.
3차원 적층형 패키지에서는 2차원 패키지에 비해 수직 방향 접속이나 열 방출에서 기숙적인 어려움이 있는데, 이것을 해결하려고 하면 비용의 증가나 공정의 복잡화 등을 수반하게 된다. 먼저 수직 접속의 문제점은 기존 단위 패키지 제조 공정 이후 또 다른 여러 공정을 추가하거나 기존 공정과는 다른 단위 패키지 제조 공정을 만들어야 한다.
그리고 열 방출 문제에 있어서는 히트 싱크의 부착이나 그 외의 냉각 장치를 설치하는 방안을 강구해야 하는데 이에 따른 비용이 많이 들거나 부피가 증가하므로 실장 밀도가 낮아진다.
[발명의 요약]
따라서 본 발명의 목적은 비용의 증가나 복잡한 공정의 추가 없이 간단하게 수직 접속이 이루어지는 3차원 적층형 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 기존의 개별 반도체 칩 패키지의 제조 공정에 사용되던 장치와 방법을 그대로 이용함으로써 생산 비용이 절감되고 적층되는 구조가 안정되어 많은 수의 패키지를 적층할 수 있는 3차원 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 열 방출 특성이 좋은 3차원 패키지를 제공하는 것이다.
이러한 목적을 달성하기 위해 복수의 개별 반도체 소자가 z축 방향으로 적층되어 있는 3차원 적층형 패키지에 있어서, 상기 개별 반도체 소자 각각은 1) 반도체 칩과, 2) 상기 반도체 칩을 봉지하는 패키지 몸체와, 3) 상기 반도체 칩과 연결되며 상기 패키지 몸체 내부에 포함되는 내부 리드와, 상기 내부 리드와 일체형으로 형성되어 있는 외부 리드 및 상기 내부 리드와 외부 리드 사이에 존재하며 상기 패키지 몸체 외부로 일부 노출되는 결합 리드를 갖는 리드 프레임 및 4) 상기 결합 리드에 부착되며 상기 결합 리드가 노출되는 방향과 반대 방향에서 패키지 몸체 외부로 모출되는 수직 접속 싱크를 구비하여서, 위쪽에 있는 반도체 소자와 아래쪽에 있는 반도체 소자 간의 전기적인 연결이 상기 패키지 몸체 외부로 노출된 결합 리드와 상기 수직 접속 싱크에 의해 이루어지며 맨 아래에 위치하는 패키지는 몸체 외부로 돌출되어 외부회로와 접속되는 것을 특징으로 하는 3차원 적층형 패키지가 제공된다.
[실시예]
이하 도면을 참조로 본 발명을 상세하게 설명하고자 한다.
제1a도 및 제1b도는 본 발명에 따른 3차원 적층형 패키지에 사용하기에 적합한 구조를 갖는 개별 패키지의 정면 단면도 및 평면도이다. 여기에 도시한 것은 내부 리드(2)가 반도체 칩(4)의 상부 표면(6) 위로 올라가서 접착제(7)에 의해 부착되는 LOC(Lead On Chip) 구조를 갖는 패키지이다. LOC 패키지에서는 칩의 본딩 패드(8)가 중앙에 배열되어 있고, 내부 리드(2)가 칩 상부면(6)의 중앙 부분까지 올라오기 때문에 본딩 패드가 모서리에 배열되어 있는 일반적인 구조를 갖는 패키지에 비해 전체 면적을 줄일 수 있고 전기적 연결 길이가 짧기 때문에 연결 선의 인덕턴스 성분에 의한 노이즈를 줄일 수 있다는 장점이 있다.
리드 프레임(10)은 내부 리드(2), 결합 리드(11), 외부 리드(12) 이루어져 있으며, 반도체 칩(4)을 외부와 전기적으로 연결하기 위한 매개체로서 구리 합금이나 철계 합금등의 도전성 재료로 만들어 진다. 외부 리드(12)는 패키지를 외부 회로 기판(도시 아니함)에 실장하기 위한 것으로서 적절한 형태, 예컨대 J자 형태로 절곡되어 있다.
제1도의 패키지에서는 리드 프레임(10)의 결합 리드(11)가 굴곡 형성되어 있고, 상하 접속 수단, 즉 수직 접속 싱크(14 ; vertical interconnection sink)가 결합 리드(11)에 부착되어 있다. 리드(11)는 제1도의 패키지를 수직 방향으로 여러 개 적층할 때 위쪽 패키지의 수직 접속 싱크(14)와 접촉하여 전기적으로, 기계적으로 결합되기 때문에 결합 리드라고 한다. 여기서 한가지 주의할 것은 패키지의 몸체(16)를 형성할 때 결합리드(11)는 패키지의 위쪽으로 노출되도록 하고, 수직 접속 싱크(14)는 패키지의 아래쪽으로 노출되도록 해야 한다는 것이다. 예를 들어, 에폭시 몰딩 컴파운드 (EMC ; Epoxy Molding Compound)를 고온·고압 하에서 주입하여 패키지 몸체(16)를 형성하는 트랜스퍼 몰딩 공정을 사용하는 경우에는 절곡된 결합 리드(11)의 높이와 수직 접속 싱크(14)의 크기에 따라 상부 금형과 하부 금형에 의해 형성되는 캐비티(cavity)의 크기를 적절하게 조절하여 결합 리드(11)와 수직 접속 싱크(14)가 외부로 노출되도록 하면 된다.
수직 접속 싱크(14)는 리드 프레임(10)과 동일한 재질이나 또는 전기 전도성이 더 우수한 재료를 사용하는데, 그 제조 공정은 제2도를 참조로 설명한다.
제2a도 내지 제2f도는 본 발명에 따른 수직 접속 싱크를 갖는 리드 프레임의 제조 공정의 흐름도이다. 먼저 구리 합금이나 철계 합금의 리드 프레임(10)을 준비한다(제2a도). 식각(etching)이나 스탬핑 (stamping) 기술을 사용하여 리드 프레임(10)에 제1b도에 도시한 바와 같은 리드 패턴이 형성되도록 한다(제2b도). 리드 프레임(10)의 중간 부분을 절곡하여 결합 리드(11)를 형성한다(제2c도). 결합 리드(11)의 밑면에는 리드 프레임(10)과 동일 재료 또는 이보다 전기 전도성이 더 좋은 재료로 이루어진 수직 접속 싱크(14)를 제 2d도에 도시한 바와 같이 부착한다. 수직 접속 싱크(14)와 결합 리드(11)의 부착은 높은 온도와 압력하에서 순간적으로 눌러주는 열 압착 방법을 사용할 수도 있고, 전기 전도성 접착제를 사용할 수도 있다. 결합 리드와 결합 리드 사이의 부분(14a)은 적층된 패키지에서 필요 없는 부분이고 리드 간의 전기적 연결을 피하기 위해 제거해야 하는데, 펀칭 (punching) 법으로 절단 제거한다(제2e도).
다음 제2f도에서 수직 접속 싱크(14)가 결합 리드(11)에 제대로 부착되어 있는지 등을 검사하는 단계를 거치면 수직 접속 싱크(14)가 부착된 리드 프레임(10)의 제조가 완료된다.
LOC 패키지에 사용되는 폴리이미드 테이프나 금선 연결을 위한 은 도포 (Agplating) 등은 제2b도의 식각이나 스탬핑 단계에서 형성하거나 또는 리드 프레임의 제조가 끝난 다음에 형성한다.
이러한 공정을 거쳐 제조된 리드 프레임(10)을 제1도에 나타낸 것과 같이 반도체 칩(4) 위에 올려 놓고 몰딩하여 패키지 몸체(16)를 형성한 다음 실장하고자 하는 회로 기판에 따라 적절하게 외부 리드(12)를 절곡 형성하면 본 발명에 따른 3차원 적층형 패키지에 사용하기에 적합한 개별 반도체 패키지(50)의 제조가 완성된다.
외부 리드를 제1도에 나타낸 것처럼 J자 형태로 절곡하면 SOJ, TSOJ, MSOJ, PLCC 형의 패키지 제품으로 사용되고, 제3a도에 도시한 것처럼 갈매기 날개 모양 (gull wing)으로 절곡하면 SOP, TSOP, QFP 형의 패키지 제품으로 사용되며, 또한 제 3b 도에 도시한 것처럼 절곡하여 기판에 삽입 실장되도록 하면 DIP, SIP, ZIP 등의 핀 삽입형 패키지 제품이 된다.
제4도는 본 발명에 따른 수직 접속 싱크를 갖는 개별 반도체 패키지 9개를 적층한 3차원 적층형 패키지의 단면도이다. 개별 반도체 패키지(50)를 제조할 때 몰딩에 의해 패키지 몸체(16)를 형성한 다음에는 외부 리드(12)를 표면 처리하는데, 보통 주석-납 합금을 전기 도금법으로 도금하는 것이 일반적이다. 그런데, 본 발명에 사용되는 개별 반도체 패키지(50)는 외부 리드(12)와 결합 리드(11) 및 수직 접속 싱크(14)가 외부로 노출되어 있기 때문에 결합 리드(11)와 수직 접속 싱크(14)의 패키지 몸체(16) 외부로 노출된 부분에도 외부 리드 도금 공정 중에 주석-납 합금이 도금되어 진다. 따라서 개별 반도체 패키지(50)를 Z축 방향으로 실장한 다음에 노출된 결합 리드 부분에 솔더 크림(solder cream)을 바르고, 약 180℃ 이상의 온도에서 솔더 리플로우 공정을 하면 상하 결합 리드(11)와 수직 접속 싱크(14)가 전기적으로 연결된다.
이 솔더 결합부의 견고성을 향상시키기 위하여 적층, 접착되는 부위에 또 다른 솔더 패이스트(solder paste)등으로 스크린 도포하여 리플로우 접착을 할 수 있다. 또한 보다 견고하고 상하 패키지 간의 기포 배출구(air path)를 제공하기 위하여 패키지 상부 결합 리드 부위 및 하부 수직 접속 싱크 부위를 패키지 몸체의 표면보다 연직 방향으로 돌출되도록 할 수 있으면 이는 몰딩 금형 가공으로 실현이 가능하다.
따라서 본 발명에서는 종래의 절곡 형성된 외부 리드끼리 접착이 이루어지기 때문에 발생샜던 솔더링의 불량이나 전기적인 단락의 문제가 생기지 않는다. 이러한 종래의 문제점은 다핀화로 인해 리드와 리드 사이의 간격이 좁아지고, 패키지의 휨 또는 리드의 동일 평면성이 나빠지는 경우에 더 심하게 발생할 것이다. 또한 제4도에 도시한 것처럼 9개의 개별 반도체 패키지를 적층하고자 하는 경우에 맨 아래에 있는 패키지의 외부 리드에 대해서만 절곡 공정을 진행하면 되고 나머지 8개의 패키지에 대해서는 절곡 공정이 필요 없고 외부 리드의 절단 공정만 하면 된다. 그 결과 공정이 단순하게 되고 그 만큼 불량이 발생할 원인이 줄어들며, 가격면에서도 많은 이점이 있다. 맨 아래쪽의 패키지의 외부 리드는 사용하고자 하는 용도에 맞게 면 실장형 (J자 형태 또는 갈매기 날개 모양) 또는 핀 삽입형으로 적곡하면 된다.
제5도는 본 발명에 따라 3차원으로 적층된 4M×9 메모리 모듈의 블럭 회로도이다. 4M DRAM 반도체 메모리 소자 9개 (M1 - M9)를 적층하는데, 각각의 메모리 소자는 한번에 하나의 데이타가 나오는 4M×1 메모리 소자이다. 메모리 소자를 제어하기 위한 신호 (RAS(Row Address Strobe), CAS(Column Address Strobe), OE (Output Enable), W(Write)) 들과 메모리 셀을 지정하기 위한 번지 신호 (A0 - A10)신호들은 모두 공통으로 접속된다. 각 메모리 소자의 입/출력 단자 (DQ)는 각각 하나의 모듈 입/출력 단자가 되기 때문에 전체 입/출력의 수는 DQ0 -DQ8까지 9개가 된다.
제6도는 제5도의 4M×9 메모리 모듈을 구현하기 위한 3차원 적층형 패키지의 단면도이다. 앞에서 설명한 것처럼 제어 신호, 전원 신호, 번지 신호들은 공통 핀을 통해 각 반도체 소자 M1 - M9에 공급되기 때문에 이 신호 단자에 해당하는 리드는 반도체 칩의 본딩 패드에 모두 와이어 본딩될 것이다. 그러나 데이타 입출력 단자인 DQ 단자는 각각의 메모리 소자와 개별적으로 연결되어야 한다. 예컨대, M1 메모리 소자의 DQ 단자는 맨 아래쪽에 있는 메모리 소자 M9의 외부 리드 DQ0을 통해 외부 회로 기판에 연결되어야 한다. 따라서 M1 메모리 소자의 DQ 단자와 대응하는 리드는 와이어에 의해 칩의 본딩 패드에 연결되고, 나머지 8개의 메모리 소자 M2 - M9의 리드에는 본딩이 되어서는 안된다 (N.C. ; No Connection). M1 메모리 소자의 입출력 DQ0는 결합 리드(11)와 수직 실장 싱크(14)에 의해 M9 메모리 소자의 외부 리드까지 연결되고 DQ0 단자와 접속된다.
마찬가지로 메모리 모듈의 DQ1 단자는 M2 메모리 소자의 DQ 단자에만 연결되어야 하므로 M1, M3 - M8 메모리 소자의 DQ1에 해당하는 리드는 N.C.이다. 나머지 DQ2 - DQ8 단자들에 대해서도 앞의 설명과 동일하게 구성되어 있다. 결국 하나의 메모리 소자에는 모두 최소한 8개의 N.C. 리드가 있어야 한다.
제7a도 및 제7b도는 본 발명에 따른 캐패시터를 실장한 개별 반도체 패키지의 정면 단면도 및 평면도이다. 도면에 나타나 있는 바와 같이, 전원 공급 단자 Vcc와 접지 전원 Vss 사이에 캐패시터(20)를 형성하여 반도체 소자의 전원 노이즈의 증가를 효과적으로 억제할 수 있다. 이러한 전원 노이즈는 반도체 소자가 고속으로 동작할 때 즉, 동작 주파수가 높아질 수록 더욱 심해지고, 입출력 핀의 수가 많은 다핀 패키지의 경우 여러 개의 입출력이 동시에 논리 0 데이타를 출력하는 경우에 심해지므로 다핀 고속 반도체 소자에서는 반드시 고려하여야 하는 사항이다.
제8a도 및 제8b도는 발명에 따른 캐패시터를 실장한 3차원 적층형 패키지의 정면 단면도 및 평면도이다. 여기에 도시한 것은 3차원 적층형 패키지의 최상면 또는 최하면에 노출된 Vcc 및 Vss 리드 사이에 캐패시터(22)를 접착한 것이다.
제9a도 및 제9b도는 본 발명에 따른 3차원 적층형 패키지를 테스트하기 위해 프루브(30 ; probe)를 연결한 것을 나타내는 단면도 및 평면도이다. 적층형 패키지에서 개별 반도체 패키지(50)들은 이미 전기적인 특성 검사를 완료한 것이지만 적층 패키지를 실현하는 과정에서 불량이 발생할 수도 있고, 적층된 패키지가 전기적으로 완벽한 동작을 테스트하는 것이 필요하다. 소정의 검사용 회로가 형성되어 있는 검사 기판(도시 아니함)과 연결되어 있는 프루브(30)를 패키지의 상면에 노출되어 있는 결합 리드 부분(11)에 연결하여 테스트 신호를 공급한 다음, 적층형 패키지에서 나오는 출력 값을 검토하여 양품/불량 여부를 판단단다. 따라서 본 발명의 구조를 갖는 3차원 적층형 패키지에서는 테스트를 할 때 프루브(30)가 외부 리드(12)와는 접촉하지 않기 때문에 리드의 손상이나 변형 등의 불량은 발생하지 않으며, 별도의 테스트 지그 (zig)가 필요 없으며 소켓을 만들기가 용이하다는 이점이 있다.
제10도 내지 제12도는 여러 개의 솔더 볼(solder balls)을 이용한 볼 그리드 어레이 3차원 적층형 패키지의 실시예를 나타내는 단면도이다.
제10도에서 개별 반도체 소자(50a,50b,50c,50d)를 형성한 다음, 패키지의 밑면에 솔더 레지스트(42 ; solder resist)를 도포하는데 밑면에 노출되어 있는 수직 접속 싱크(14)를 제외하고 도포한다. 그 다음에 솔더 볼(40)을 올려 놓고 리플로우를 하면 솔더 볼(40)이 수직 접속 싱크(14)에 부착된다. 이와 같은 구조는 개별 반도체 패키지의 핀 수가 많아져서 리드와 리드 사이의 간격, 즉 리드 피치가 작아져서 솔더 볼을 사용하지 않고 적층할 때 발생할 수 있는 리드와 리드 간의 전기적인 단락에 의한 불량을 방지할 수 있다. 비록 3차원 적층형 패키지의 총 높이는 (솔더 볼의 지름 × 적층되는 소자의 수)만큼 더 높아지겠지만, 초다핀 소자에서 리드간의 단락을 방지할 수 있고 또한 개별 반도체 소자 간에 공간이 생기기 때문에 열 방출 특성이 그 만큼 좋아진다는 장점이 있으므로 제4도와 같이 수직 접속 싱크와 결합 리드가 직접 접촉하도록 실장할 것인지 솔더 볼을 사용하여 적층할 것인지는 설계자의 선택 사항이다.
제11도에 나타낸 것은 3차원 적층형 패키지의 맨 아래에 위치한 반도체 소자에 복수의 전도성 패턴(46)이 형성되어 있는 회로 기판(44)을 부착하고 기판 밑면에 솔더 레지스트(42)를 도포한 다음 솔더 볼(40)을 부착한 적층 패키지이다. 솔더 볼(40)은 전도성 패턴(46)을 통해 수직 접속 싱크(14)와 전기적으로 연결되어 있다. 이 구조는 솔더 볼(40)이 어레이 형태로 배열되어 있기 때문에 다핀 패키지인 경우 제10도에 도시한 것보다 외부 실장 회로 기판에서 리드 피치를 크게 고려하지 않고 쉽게 실장할 수 있다는 장점이 있다.
제12도에 나타낸 것은 제10도와 관련하여 설명한 바와 같이 결합 리드(11)와 수직 접속 싱크(14)를 솔더링 할 때 결합 리드(11)에 발라진 솔더 크림에 의해 리드와 리드가 전기적으로 단락되는 불량을 방지할 수 있도록 수직 접속 싱크(14)와 결합 리드(11)가 솔더 볼(40)에 의해 연결된 것이다. 한편, 제10도와는 달리 맨 아래쪽에 있는 반도체 소자는 외부 리드(12)가 절곡 형성되어 있는데, 이것은 J형 패키지를 실장하는 종래의 구조의 회로 기판과의 호환성을 고려한 것이다.
이상 설명한 바와 같이 본 발명은 필라스틱 패키지의 거의 모든 형태에 적용될 수 있으며 간단한 리드 프레임의 형상 변경만으로 기존 패키지 제조 공정 및 장비와 방법을 그대로 사용할 수 있으며 특히 적층된 최종 구조가 안정되고 뛰어나 많은 수의 패키지 적층이 가능하고 또한 열 방출 특성이 우수하다는 장점이 있다.
즉, 기존의 기술은 패키지된 개별 반도체 소자를 적층할 경우 소자 밖으로 돌출된 내부 칩의 리드나 그 밖의 도선들을 접속하기 위하여 별도의 연결 수단을 사용하던가 칩 적층에서와 같이 외부를 금속 도선 공정 (metallization) 등의 방법을 사용하여 연결 하였지만, 본 발명에서는 패키지 몸체에 봉지되던 리드의 일부를 몸체 외부로 돌출시켜 상하 적층된 반도체 소자를 전기적으로 결합하는 결합 리드로 사용함으로써 보다 간단하게 적층된 소자들의 연결이 가능하게 된다.

Claims (12)

  1. 복수의 개별반도체 소자가 z축 방향으로 적층되어 있는 3차원 적층형 패키지에 있어서, 상기 개별반도체 소자 각각은 1) 반도체 칩과, 2) 상기 반도체 칩을 봉지하는 패키지 몸체와, 3) 상기 반도체 칩과 전기적으로 연결되는 리드를 갖는 리드프레임으로서, 상기 리드는 상기 패키지 몸체 내부에 포함되는 내부 리드와, 패키지 몸체 외부로 돌출되어 외부 회로소자와 연결되는 외부 리드와, 상기 내부 리드와 외부 리드 사이에 위치하고 패키지 몸체네부에 포함되며 상기 패키지 몸체의 상부로 일부 노출되는 결합 리드가 일체형으로 구성디고, 4) 상기 결합 리드에, 패키지 몸체의 하부로 노출되도록 부착되는 전기 전도성 접속 수단으로 구성되며, 상기와 같이 구성되는 개별 반도체 소자를 적층할 때에 상부에 위치하는 반도체 소자의 결합 리드와 하부에 위치하는 반도체 소자의 결합 리드가 상기 전기 전도성 접속 수단을 통해 접속되며, 이렇게 적층된 패키지와 외부 회로 소자간의 전기적 연결은 맨 아래에 위치하는 개별 반도체 소자의 외부 리드에 의해 이루어지는 것을 특징으로 하는 3차원 적층형 패키지.
  2. 제1항에 있어서, 상기 전기 전도성 접속 수단은 상기 리드프레임과 동일한 재질로 이루어진 것을 특징으로 하는 3차원 적층형 패키지.
  3. 제2항에 있어서, 상기 전기 전도성 접속 수단은 상기 결합 리드와 열 압착에 의해 부착되어 있는 것을 특징으로 하는 3차원 적층형 패키지.
  4. 제1항에 있어서, 상기 개별 반도체 소자 간의 전기적인 연결은 상기 노출된 결합 리드와 전도성 접속 수단을 솔더링항에 의해 달성되는 것을 특징으로 하는 3차원 적층형 패키지.
  5. 제4항에 있어서, 상기 결합 리드와 전도성 접속 수단의 패키지 몸체 외부로 노출된 부분은 외부 리드의 도금 공정에 의해 주석-납 합금이 도금되는 것을 특징으로 하는 3차원 적층형 패키지.
  6. 제1항에 있어서, 상기 내부 리드와 반도체 칩은 본딩 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 3차원 적층형 패키지.
  7. 제6항에 있어서, 상기 복수의 개별 반도체 소자는 메모리 소자의, 상기 메모리 소자의 내부 리드 중 메모리 소자의 번지 신호와 열 번지, 행 번지를 선택하기 위한 제어신호 및 전원 신호와 관련된 내부 리드는 상하로 인접해 있는 개별 반도체 소자의 내부 리드와 동일한 위치에 있으며, 데이타 입출력을 위한 내부 리드는 서로 다른 위치에 있는 것을 특징으로 하는 3차원 적층형 패키지.
  8. 제1항에 있어서, 상기 개별 반도체 소자의 밑면에는 솔더 레지스트가 상기 전기 전도성 접속 수단이 노출되어 있는 부분을 제외한 전 표면에 도포되어 있으며 상기 노출된 전기 전도성 접속 수단에는 솔더 볼이 부착되어 있고 상기 솔더 볼은 아래쪽에 있는 결합 리드와 솔더링되는 것을 특징으로 하는 3차원 적층형 패키지.
  9. 제8항에 있어서, 상기 반도체 소자 중 맨 아래쪽에 위치한 개별 반도체 소자는 외부 리드가 패키지 몸체로 돌출되지 않으며 상기 적층형 패키지의 외부 실장은 상기 솔더 볼에 의해 이루어지는 것을 특징으로 하는 3차원 적층형 패키지.
  10. 제1항 또는 제8항에 있어서, 상기 개별 반도체 소자는 전원 공급 리드와 접지 전원 리드를 구비하고 있으며 상기 전원 공급 리드와 접지 전원 리드 사이에는 캐패시터가 형성되어 있는 것을 특징으로 하는 3차원 적층형 패키지.
  11. 제1항 또는 제8항에 있어서, 상기 적층형 패키지의 맨 위에 있는 개별 반도체 소자의 결합 리드는 상기 적층형 패키지의 테스트에서 테스트 프루브와 연결되는 것을 특징으로 하는 3차원 적층형 패키지.
  12. 제1항에 있어서, 상기 전기 전도성 접속 수단은 띠 모양의 전기 전도성 재료를 상기 내부 리드가 배열되어 있는 방향으로 하여 상기 결합 리드의 밑면에 부착한 다음 상기 결합 리드들 사이에 있는 부분은 펀칭 가공으로 절단하여 제거함으로써 형성되는 것을 특징으로 하는 3차원 적층형 패키지.
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Families Citing this family (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19626087C2 (de) * 1996-06-28 1998-06-10 Siemens Ag Integrierte Halbleiterschaltung mit Leiterrahmen und Gehäuse
DE19629767C2 (de) * 1996-07-23 2003-11-27 Infineon Technologies Ag Anschlußrahmen für Halbleiter-Chips und Halbeiter-Modul
JPH1070230A (ja) * 1996-08-27 1998-03-10 Hitachi Cable Ltd Ｌｏｃ用リードフレーム
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
KR100237051B1 (ko) * 1996-12-28 2000-01-15 김영환 버텀리드 반도체 패키지 및 그 제조 방법
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
JPH1197619A (ja) * 1997-07-25 1999-04-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法と実装方法
US6110761A (en) * 1997-08-05 2000-08-29 Micron Technology, Inc. Methods for simultaneously electrically and mechanically attaching lead frames to semiconductor dice and the resulting elements
JP3147071B2 (ja) * 1998-01-19 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
KR100290784B1 (ko) 1998-09-15 2001-07-12 박종섭 스택 패키지 및 그 제조방법
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
JP3228257B2 (ja) 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
JP4674926B2 (ja) * 1999-02-12 2011-04-20 エーユー オプトロニクス コーポレイション 液晶ディスプレイパネル及びその製造方法
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
US6323060B1 (en) 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
WO2001008222A1 (en) * 1999-07-22 2001-02-01 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
FR2797348B1 (fr) 1999-08-02 2001-10-19 Cit Alcatel Procede d'obtention d'un module, a haute densite, a partir de composants electroniques, modulaires, encapsules et module ainsi obtenu
TW472330B (en) 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
KR100344927B1 (ko) * 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
KR20010036142A (ko) * 1999-10-06 2001-05-07 윤종용 다층 리드를 갖는 반도체 칩 패키지
KR20010046228A (ko) * 1999-11-11 2001-06-05 박종섭 적층형 패키지
KR100587041B1 (ko) * 1999-12-17 2006-06-07 주식회사 하이닉스반도체 칩 스캐일 스택 패키지
JP2001177051A (ja) 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びシステム装置
US6262895B1 (en) 2000-01-13 2001-07-17 John A. Forthun Stackable chip package with flex carrier
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6487078B2 (en) 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
JP2001274323A (ja) * 2000-03-24 2001-10-05 Hitachi Ltd 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6916121B2 (en) 2001-08-03 2005-07-12 National Semiconductor Corporation Optical sub-assembly for optoelectronic modules
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
US6624507B1 (en) * 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
US6642613B1 (en) * 2000-05-09 2003-11-04 National Semiconductor Corporation Techniques for joining an opto-electronic module to a semiconductor package
US6576494B1 (en) * 2000-06-28 2003-06-10 Micron Technology, Inc. Recessed encapsulated microelectronic devices and methods for formation
US6603195B1 (en) * 2000-06-28 2003-08-05 International Business Machines Corporation Planarized plastic package modules for integrated circuits
US6667544B1 (en) 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
US6545891B1 (en) * 2000-08-14 2003-04-08 Matrix Semiconductor, Inc. Modular memory device
DE10044148A1 (de) * 2000-09-06 2002-03-21 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
US7319265B1 (en) 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
US7075186B1 (en) 2000-10-13 2006-07-11 Bridge Semiconductor Corporation Semiconductor chip assembly with interlocked contact terminal
US7132741B1 (en) 2000-10-13 2006-11-07 Bridge Semiconductor Corporation Semiconductor chip assembly with carved bumped terminal
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US7071089B1 (en) 2000-10-13 2006-07-04 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a carved bumped terminal
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
US6564454B1 (en) 2000-12-28 2003-05-20 Amkor Technology, Inc. Method of making and stacking a semiconductor package
US6448506B1 (en) 2000-12-28 2002-09-10 Amkor Technology, Inc. Semiconductor package and circuit board for making the package
KR100390947B1 (ko) * 2000-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 패키지 방법
JP2002305286A (ja) * 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
CN100369536C (zh) * 2001-03-14 2008-02-13 莱格西电子股份有限公司 制造具有三维半导体芯片阵列安装面的电路板的方法和装置
US6979892B2 (en) * 2001-04-25 2005-12-27 Delphi Technologies, Inc. Laminated co-fired sandwiched element for non-thermal plasma reactor
JP3999945B2 (ja) * 2001-05-18 2007-10-31 株式会社東芝 半導体装置の製造方法
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US7269027B2 (en) 2001-08-03 2007-09-11 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US7023705B2 (en) 2001-08-03 2006-04-04 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
KR20030018642A (ko) 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈
US6973225B2 (en) * 2001-09-24 2005-12-06 National Semiconductor Corporation Techniques for attaching rotated photonic devices to an optical sub-assembly in an optoelectronic package
DE10147375B4 (de) * 2001-09-26 2006-06-08 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20060255446A1 (en) * 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US20050009234A1 (en) * 2001-10-26 2005-01-13 Staktek Group, L.P. Stacked module systems and methods for CSP packages
US20050056921A1 (en) * 2003-09-15 2005-03-17 Staktek Group L.P. Stacked module systems and methods
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7053478B2 (en) * 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US7371609B2 (en) * 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US20030234443A1 (en) * 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US6486549B1 (en) 2001-11-10 2002-11-26 Bridge Semiconductor Corporation Semiconductor module with encapsulant base
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
JP3655242B2 (ja) 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
US6989295B1 (en) 2002-01-09 2006-01-24 Bridge Semiconductor Corporation Method of making a semiconductor package device that includes an insulative housing with first and second housing portions
US6936495B1 (en) 2002-01-09 2005-08-30 Bridge Semiconductor Corporation Method of making an optoelectronic semiconductor package device
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US7049528B2 (en) 2002-02-06 2006-05-23 Ibiden Co., Ltd. Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module
US7242082B2 (en) 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
CN1251318C (zh) * 2002-02-25 2006-04-12 精工爱普生株式会社 半导体芯片、半导体装置和它们的制造方法以及使用它们的电路板和仪器
KR100422450B1 (ko) * 2002-05-10 2004-03-11 삼성전자주식회사 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법
SG120879A1 (en) * 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
DE10251530B4 (de) * 2002-11-04 2005-03-03 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
US6798057B2 (en) * 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
SG114585A1 (en) * 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
US20040245615A1 (en) * 2003-06-03 2004-12-09 Staktek Group, L.P. Point to point memory expansion system and method
JP2005005409A (ja) * 2003-06-11 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置
US6985668B2 (en) * 2003-07-15 2006-01-10 National Semiconductor Corporation Multi-purpose optical light pipe
US7156562B2 (en) * 2003-07-15 2007-01-02 National Semiconductor Corporation Opto-electronic module form factor having adjustable optical plane height
JP2005051143A (ja) * 2003-07-31 2005-02-24 Nec Toshiba Space Systems Ltd スタックメモリ及びその製造方法
US7368810B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
US7542304B2 (en) * 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US20070145548A1 (en) * 2003-12-22 2007-06-28 Amkor Technology, Inc. Stack-type semiconductor package and manufacturing method thereof
US7227249B1 (en) 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
US7126829B1 (en) 2004-02-09 2006-10-24 Pericom Semiconductor Corp. Adapter board for stacking Ball-Grid-Array (BGA) chips
TWM253056U (en) * 2004-02-13 2004-12-11 Optimum Care Int Tech Inc Compact chip packaging structure
DE102004021838A1 (de) * 2004-05-04 2005-09-08 Infineon Technologies Ag Halbleiterbauelement mit Kühlvorrichtung
JP4534132B2 (ja) * 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
US20060033187A1 (en) * 2004-08-12 2006-02-16 Staktek Group, L.P. Rugged CSP module system and method
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
US7446419B1 (en) 2004-11-10 2008-11-04 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar of stacked metal balls
WO2006076381A2 (en) * 2005-01-12 2006-07-20 Legacy Electronics, Inc. Radial circuit board, system, and methods
US7309914B2 (en) * 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US20060202320A1 (en) * 2005-03-10 2006-09-14 Schaffer Christopher P Power semiconductor package
US7262494B2 (en) * 2005-03-16 2007-08-28 Freescale Semiconductor, Inc. Three-dimensional package
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
EP1724835A1 (en) 2005-05-17 2006-11-22 Irvine Sensors Corporation Electronic module comprising a layer containing integrated circuit die and a method for making the same
KR100914552B1 (ko) * 2005-07-25 2009-09-02 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US20070262435A1 (en) * 2006-04-27 2007-11-15 Atmel Corporation Three-dimensional packaging scheme for package types utilizing a sacrificial metal base
US7564137B2 (en) * 2006-04-27 2009-07-21 Atmel Corporation Stackable integrated circuit structures and systems devices and methods related thereto
KR100800477B1 (ko) * 2006-07-12 2008-02-04 삼성전자주식회사 적층이 용이한 반도체 패키지 및 이를 이용한 적층형반도체 패키지
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
US20080054449A1 (en) * 2006-08-31 2008-03-06 Infineon Technologies Ag Semiconductor component with cooling apparatus
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7750465B2 (en) * 2007-02-28 2010-07-06 Freescale Semiconductor, Inc. Packaged integrated circuit
US7714426B1 (en) 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
US7781877B2 (en) 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
JP2011044755A (ja) * 2010-12-03 2011-03-03 Rohm Co Ltd 半導体装置
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
DE102015008503A1 (de) * 2015-07-03 2017-01-05 TE Connectivity Sensors Germany GmbH Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
DE102017118899B4 (de) 2016-12-15 2020-06-18 Taiwan Semiconductor Manufacturing Co. Ltd. Dichtungsringstrukturen und Verfahren zu ihrer Herstellung
US10453832B2 (en) * 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10163974B2 (en) 2017-05-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming absorption enhancement structure for image sensor
US10438980B2 (en) 2017-05-31 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with a high absorption layer
US10559563B2 (en) 2017-06-26 2020-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing monolithic three-dimensional (3D) integrated circuits
DE102018103979B4 (de) 2018-02-22 2021-10-14 Infineon Technologies Ag Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
US10654709B1 (en) 2018-10-30 2020-05-19 Nxp Usa, Inc. Shielded semiconductor device and lead frame therefor
US11049817B2 (en) 2019-02-25 2021-06-29 Nxp B.V. Semiconductor device with integral EMI shield
US10892229B2 (en) 2019-04-05 2021-01-12 Nxp Usa, Inc. Media shield with EMI capability for pressure sensor
US11295053B2 (en) * 2019-09-12 2022-04-05 Arm Limited Dielet design techniques

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60171754A (ja) * 1984-02-17 1985-09-05 Sumitomo Electric Ind Ltd 回路素子付半導体チツプキヤリア
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
JPH021962A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp 半導体装置
US5583375A (en) * 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
JP3322429B2 (ja) * 1992-06-04 2002-09-09 新光電気工業株式会社 半導体装置
JP3124381B2 (ja) * 1992-07-07 2001-01-15 株式会社日立製作所 半導体装置及び実装構造体
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
KR950027550U (ko) * 1994-03-07 1995-10-18 정의훈 클로즈 가이드(Cloth guide)의 경사안내로울러 좌. 우 이송장치
KR950034696A (ko) * 1994-05-16 1995-12-28 김광호 초박형 반도체 패키지 및 그 제조방법
JPH08111491A (ja) * 1994-10-12 1996-04-30 Toshiba Corp 半導体装置

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