KR100214561B1 - 버틈 리드 패키지 - Google Patents

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KR100214561B1
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Abstract

본 발명은 버틈 리드 패키지에 관한 것으로, 종래의 버틈 리드 패키지는 기억용량의 증대가 용이치 못한 문제점이 있었다. 본 발명 버틈 리드 패키지는 칩(21)의 상,하면에 상,하부리드(23')(23)가 접속되도록 접착제(22)로 고정부착하고, 상기 상부리드(23')와 칩패드(21a)들을 각각 금속와이어(24)로 와이어본딩하며, 상기 상,하부리드(23')(23)의 상,하면을 외부로 노출시킴과 아울러 상기 칩(21), 금속와이어(24), 상,하부리드(23')(23)의 일정부분을 감싸도록 에폭시로 몰딩부(25)를 형성하여 구성함으로서, 패키지의 기억용량 증대시 상부리드의 노출면에 다른 패키지의 하부리드 노출면을 연결할 수 있게되어 적층이 용이해지게 되고, 따라서 기억용량의 증대가 용이해지는 효과가 있다.

Description

버틈 리드 패키지
본 발명은 버틈 리드 패키지(BOTTOM LEAD PACKAGE)에 관한 것으로, 특히 기억용량의 증대를 위하여 적층이 용이하도록 하는데 적합한 버틈 리드 패키지에 관한 것이다.
일반적으로 칩(CHIP)의 크기와 거의 동일한 패키지인 칩 사이즈 패키지(CHIP SIZE PACKAGE)의 일종으로 버틈 리드 패키지가 소개되고 있는데, 이와 같은 버틈 리드 패키지는 칩패드(CHIP PAD)의 형성위치에 따라 두가지로 나뉘어 진다. 첫 번째로는 칩패드가 칩의 상면 가장자리에 위치하는 S-BLP이고, 두 번째로는 칩패드가 칩의 상면 중앙에 위치하는 C-BLP이다. 이와 같은 종래 버틈 리드 패키지가 도 1과 도 3에 도시되어 있는 바, 이를 참고로 간단히 설명하면 다음과 같다.
먼저, 첫 번째의 S-BLP를 설명한다.
도 1은 종래 S-BLP의 구조를 보인 종단면도로서, 도시된 바와 같이, 종래 S-BLP는 반도체 칩(1)과, 그 칩(1)의 하면 양측에 접착제(2)로 부착됨과 아울러 상방향으로 절곡형성된 다수개의 리드(3)와, 상기 칩(1)의 상면 양측에 형성된 다수개의 칩패드(1a)와 상기 리드(3)를 각각 전기적으로 연결하는 금속와이어(4)와, 상기 리드(3)의 하면이 외부로 노출됨과 아울러 상기 칩(1), 금속와이어(4), 리드(3)의 일정부분을 감싸도록 에폭시(EPOXY)로 몰딩(MOLDING)되는 몰딩부(5)로 구성된다.
이와 같이 구성되는 종래 S-BLP(6)는 인쇄회로기판(7)의 상면에 솔더마스크를 얹고, 그 상면에 솔더 페이스트(8)를 스크린 프린팅한 후, 인쇄회로기판(7)의 상면에 형성되어 있는 랜드(7a)의 상면에 솔더 페이스트(8)가 도포되면 픽플레이스 공정으로 S-BLP(6)의 리드(3) 노출면이 상기 랜드(7a) 상면에 얼라인되도록 S-BLP(6)를 인쇄회로기판(7)에 위치시키고, 리플로우공정을 실시하여 도 2와 같이 실장하게 된다.
다음은 두 번째의 C-BLP를 설명한다.
도 3는 종래 C-BLP의 구조를 보인 종단면도로서, 도시된 바와 같이, 종래 C-BLP는 반도체 칩(11)과, 그 칩(11)의 상면 양측에 접착제(12)로 고정부착되는 다수개의 리드(13)와, 그 리드(13)와 상기 칩(11)의 상면 중앙에 형성되어 있는 다수개의 칩패드(11a)를 각각 전기적으로 연결하는 금속와이어(14)와, 상기 리드(13)의 상면이 외부로 노출됨과 아울러 상기 칩(11), 금속와이어(14), 리드(13)의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부(15)로 구성된다.
이와 같이 구성되는 종래 C-BLP(16)는 도 2와 동일한 방법으로 스크린 프린팅하여 인쇄회로기판(17)의 상면에 형성되어 있는 랜드(17a)의 상면에 솔더 페이스트(18)를 도포한 다음, 도 3의 C-BLP(16)를 뒤집어서 랜드(17a)의 상면에 얼라인하여 리플로우공정으로 도 4와 같이 실장하게 된다.
그러나, 상기와 같은 종래 버틈 리드 패키지는 외부로의 전기적인 연결단자인 리드(3)(13)의 노출면이 상측 또는 하측의 일측면에 형성되어 있어서, 반도체 기억소자의 용량확대가 불가능한 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 리드의 노출면이 상,하면에 위치하도록 하여 적층에 의한 기억용량의 증대가 가능토록 하는데 적합한 버틈 리드 패키지를 제공함에 있다.
도 1은 종래 S-BLP의 구조를 보인 종단면도.
도 2는 도 1이 실장된 상태를 보인 종단면도.
도 3는 종래 C-BLP의 구조를 보인 종단면도.
도 4는 도 3이 실장된 상태를 보인 종단면도.
도 5는 본 발명 버틈 리드 패키지의 구조를 보인 종단면도.
도 6a 내지 6d는 본 발명 버틈 리드 패키지의 제조방법을 보인 종단면도.
도 7은 본 발명 버틈 리드 패키지가 적층되어 실장된 상태를 보인 종단면도.
* * 도면의 주요 부분에 대한 부호의 설명 * *
21 : 칩 22,22': 접착제
23',23: 상,하부리드 24 : 금속와이어
25 : 몰딩부
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩과, 그 칩의 하면 양측에 접착제로 부착되는 다수개의 하부리드와, 상기 칩의 상면 양측에 접착제로 부착되며 상기 하부리드의 상면에 접속되도록 설치되는 다수개의 상부리드와, 그 상부리드와 상기 칩의 중앙에 형성되어 있는 다수개의 칩패드를 각각 전기적으로 연결하는 금속와이어와, 상기 상,하부리드의 상,하면이 외부로 노출됨과 아울러 상기 칩, 금속와이어, 상,하부리드의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성되는 것을 특징으로 하는 버틈 리드 패키지가 제공된다.
이하, 상기와 같이 구성되는 본 발명 버틈 리드 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명 버틈 리드 패키지의 구조를 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지는 반도체 칩(21)과, 그 칩(21)의 하면 양측에 접착제(22)로 부착되며 상방향으로 일정각도를 갖고 절곡형성되는 다수개의 하부리드(23)와, 상기 칩(21) 상면 양측에 접착제(22')로 고정부착되며 상기 하부리드(23)의 상단면에 접속되도록 상방향으로 절곡형성되는 다수개의 상부리드(23')와, 그 상부리드(23')와 상기 칩(21)의 상면 중앙에 형성되어 있는 다수개의 칩패드(21a)를 각각 전기적으로 연결하는 금속와이어(24)와, 상기 상,하부리드(23')(23)의 상,하면을 외부로 노출시킴과 아울러 상기 칩(21), 금속와이어(24), 상,하부리드(23')(23)의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부(25)로 구성된다.
그리고, 상기 금속와이어(24)의 재질은 전기적인 신호를 전달하기 위한 재질이면 어느 것이나 가능하나 가능하면 전기전도도가 높은 재질을 사용하는 것이 바람직하며, 한예로 금(Au)이 그 중 하나이다.
또한, 상기 칩(21)의 상,하면 양측에 상,하부리드(23')(23)를 부착하기 위하여 사용하는 접착제(22')(22)는 전기적인 쇼트(SHORT)를 방지하기 위하여 절연성접착제를 사용하는 것이 바람직하다.
상기와 같이 구성되는 본 발명 버틈 리드 패키지의 제조방법을 설명하면 다음과 같다.
도 6a 내지 6d는 본 발명 버틈 리드 패키지의 제조방법을 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지는 먼저 도 6a에 도시된 바와 같이, 다수개의 하부리드(23)를 일정 간격를 두고 양측에 배열하고, 그 하부리드(23)의 하단부 상면에 접착제(22)를 도포한 상태에서 그 절연성 접착제(22)의 상면에 칩(21)을 위치시키고 일정압력으로 칩(21)를 하방으로 눌러서 절연성 접착제(22)의 경화에 의해 부착되도록 하는 다이본딩공정을 실시한다.
그런 다음, 도 6b와 같이, 칩(21)의 상면 양측에 절연성 접착제(22')를 도포한 상태에서 다수개의 상부리드(23')를 부착하되 상기 하부리드(23)의 상단면에 상부리드(23')가 얹혀지도록 한다. 이와 같은 상태에서 다수개의 상,하부리드(23')(23)를 일정압력으로 누르는 상태에서 일정온도의 열을 가하여 접합하는 압접을 실시하여 상,하부리드(23')(23)를 접합하는 리드접합공정을 실시한다.
그런 다음, 도 6c와 같이, 상기 상부리드(23')의 하단부 상면과 상기 칩(21)의 중앙에 전,후방향의 1열로 형성되어 있는 칩패드(21a)를 와이어본딩장비에서 금속와이어(24)로 각각 연결하는 와이어본딩(WIRE BONDING)공정을 실시한다.
그런 다음, 마지막으로 상기와 같이 와이어본딩된 칩(21)과 상,하부리드(23')(23)를 몰딩금형의 내부에 위치시키고, 상기 상,하부리드(23')(23)의 상,하면을 외부로 노출시킴과 아울러 상기 칩(21), 금속와이어(24), 상,하부리드(23')(23)의 일정부분을 감싸도록 에폭시로 몰딩하여 몰딩부(25)를 형성하는 몰딩(MOLDING)공정을 실시하여 완성한다.
도 7은 본 발명 버틈 리드 패키지가 적층되어 실장된 상태를 보인 종단면도로서, 도시된 바와 같이, 인쇄회로기판(26)의 상면에 1개의 패키지(27)를 먼저 실장하는데, 이때 스크린 프린팅으로 다수개의 랜드(26a)의 상면에 솔더 페이스트(28)를 형성한 상태에서, 패키지(27)를 그 랜드(26a)의 상면에 패키지(27) 하부리드(23) 노출면이 일치되도록 얼라인하여 얹어놓고 리플로우하여 실장한다. 그런 다음, 그 패키지(27)의 상면에 노출된 상부리드(23')의 노출면에 다른 패키지(27')의 하면에 노출된 하부리드(23)의 노출면을 얼라인 한 상태에서 솔더(29)로 솔더링하여 접합하는 방법으로 계속 나머지 패키지(27)(27')를 적층하여 기억용량을 증대시키게 된다.
이상에서 상세히 설명한 바와 같이 본 발명 버틈 리드 패키지는 칩의 상,하면에 상,하부리드가 접속되도록 접착제로 고정부착하고, 상기 상부리드와 칩패드들을 각각 금속와이어로 와이어본딩하며, 상기 상,하부리드의 상,하면을 외부로 노출시킴과 아울러 상기 칩, 금속와이어, 상,하부리드의 일정부분을 감싸도록 에폭시로 몰딩하여 구성함으로서, 패키지의 기억용량 증대시 상부리드의 노출면에 다른 패키지의 하부리드 노출면을 연결할 수 있게되어 적층이 용이해지게 되고, 따라서 기억용량의 증대가 용이해지는 효과가 있다.

Claims (3)

  1. 반도체 칩과, 그 칩의 하면 양측에 접착제로 부착되는 다수개의 하부리드와, 상기 칩의 상면 양측에 접착제로 부착되며 상기 하부리드의 상면에 접속되도록 설치되는 다수개의 상부리드와, 그 상부리드와 상기 칩의 중앙에 형성되어 있는 다수개의 칩패드를 각각 전기적으로 연결하는 금속와이어와, 상기 상,하부리드의 상,하면이 외부로 노출됨과 아울러 상기 칩, 금속와이어, 상,하부리드의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성되는 것을 특징으로 하는 버틈 리드 패키지.
  2. 제 1항에 있어서, 상기 금속와이어의 재질은 금인 것을 특징으로 하는 버틈 리드 패키지.
  3. 제 1항에 있어서, 상기 접착제는 절연성 접착제인 것을 특징으로 하는 버틈 리드 패키지.
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