JPH10256475A - ボトムリードパッケージ - Google Patents
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Abstract
て、例えば、半導体チップの一つとしての半導体記憶素
子の容量の増大を簡単に行い得るボトムリードパッケー
ジを提供する。 【解決手段】 半導体チップ21の下面又は上面両側方
部に絶縁性の接着剤22にてその一方の端部の上面又は
下面が夫々接着される所定の間隔をおいて該半導体チッ
プの前後方向に配された薄板状の複数の下部リード23
及び上部リード23´を有し、該上部リード23群の他
方の端部の上面の少なくとも一部と該下部リード23´
群の一方の端部の下面の少なくとも一部とが夫々該パッ
ケージの外部に露出しており、且つ、該上部リード23
群の他方の端部の下面の一部と該下部リード23´群の
他方の端部の上面の一部とが該モールディング部25内
で電気的に接合されていることを特徴とする。
Description
ケージ(BOTTOM LEAD PACKAGE)に関し、特に、積層化可
能なボトムリードパッケージに関する。
サイズのパッケージであるチップサイズパッケージ(CH
IP SIZE PACKAGE)の一種としてボトムリードパッケージ
がある。このボトムリードパッケージは、チップパッド
(CHIP PAD)の配設位置によって2種に大別することが
できる。即ち、チップパッドがチップの上面の両側方部
に配された "S−BLPパッケージ" とチップパッドが
チップの上面中央部に配された "C−BLPパッケー
ジ" とである。
を図面を用いて説明する。S−BLPパッケージ(図4参照 ) 半導体チップ1;と、該半導体チップの下面両側方部に
接着剤2により接着される第1の水平延伸部3aと、そ
の外端から外方斜め上向きに延伸する斜面部3bと、更
に該斜面部の外端から外方に水平に延伸する第2の水平
延伸部3cと、からなる複数のリード3;と、該半導体
チップの上面両側方部に配された複数のチップパッド1
aと該リード群の各々とを夫々電気的に連結する金属製
のワイヤ4;と、該リード群の第1の水平延伸部の下面
がパッケージの外部に露出するように該半導体チップ、
該ワイヤ及び該リード群の所定部分を包むように絶縁性
の樹脂材料にて封止するモールディング部5;と、から
構成されていた。
パッケージ" は、図5に示すように、プリント配線板(P
RINTED WIRING BOARD)7の各ランド7aの上面にソルダ
ペースト8を塗布した後、ピック・アンド・プレース
(PICK AND PLACE)を施して、該 "S−BLPパッケー
ジ" をその露出しているリード群3の第1の水平延伸部
の下面が対応する該ランド上にくるように位置させ、リ
フローソルダリング(REFLOW SOLDERING)を施して、実装
を行っていた。
に接着剤12により接着される第1の水平延伸部13a
と、その外端から外方斜め上向きに延伸する斜面部13
bと、更に該斜面部の外端から外方に水平に延伸する第
2の水平延伸部13cと、からなる複数のリード13;
と、該半導体チップの上面中央部に配された複数のチッ
プパッド11aと該リードの各々とを夫々電気的に連結
する複数の金属製のワイヤ14;と、該リード群の第1
の水平延伸部の上面がパッケージの外部に露出するよう
に該半導体チップ、該ワイヤ及び該リード群の所定部分
を包むように絶縁性の樹脂材料にて封止するモールディ
ング部15;と、から構成されていた。
パッケージ" は、図7に示すようにプリント配線板17
の各ランド17aの上面にソルダペースト18を塗布し
た後、図6に示した "C−BLPパッケージ" 16を逆
さまにし、該逆さまにした "C−BLPパッケージ" を
その露出しているリード群13の第1の水平延伸部13
cの上面(ここで、上面とは図6における上面をいう)
が対応する該ランド上にくるように位置させ、リフロー
ソルダリングを施して、実装を行っていた。
ムリードパッケージにおいては、外部への電気的な連結
端子である各リードの露出面が上方側( "C−BLPパ
ッケージ" の場合)、又は下方側( "S−BLPパッケ
ージ" の場合)の何れか一方のみに形成されているた
め、例えば、半導体チップの一つとしての半導体記憶素
子の容量を簡単に増やすことが不可能であるという不都
合な点があった。
体チップの構造を工夫することによって、例えば、半導
体チップの一つとしての半導体記憶素子の容量の増大を
簡単に行い得るボトムリードパッケージを提供しようと
するものである。
ドパッケージは、半導体チップ21;と、該半導体チッ
プの下面左右両側方部に絶縁性の接着剤22にてその一
方の端部の上面が接着される所定の間隔をおいて該半導
体チップの前後方向に配された薄板状の複数の下部リー
ド23;と、該半導体チップの上面左右両側方部に絶縁
性の接着剤22にてその一方の端部の下面が接着される
所定の間隔をおいて該半導体チップの前後方向に配され
た薄板状の複数の上部リード23´;と、該上部リード
群の該半導体チップと接着される端部の上面と該半導体
チップの上面中央部に設けられたチップパッド21a
(複数)とを夫々電気的に連結する複数の金属製のワイ
ヤ24;と、該上部リード群及び該下部リード群の所定
部分並びに該チップパッドを含む該半導体チップ及び該
ワイヤ群を封止する樹脂製のモールディング部25;
と、からなるボトムリードパッケージであって、該上部
リード群の他方の端部の上面の少なくとも一部と該下部
リード群の一方の端部の下面の少なくとも一部とが夫々
該パッケージの外部に露出しており、且つ、該上部リー
ド群の他方の端部の下面の一部と該下部リード群の他方
の端部の上面の一部とが該モールディング部内で電気的
に接合されていることを特徴とする。
ては、下部リード群23の各リードについては、該半導
体チップにその上面が接着される第1の水平延伸部23
a;と、該第1の水平延伸部の外端から該第1の水平延
伸部より離れるように一旦斜め上方に延伸する斜面部2
3b;と、該斜面部の外端から該第1の水平延伸部より
更に離れるように水平に延伸する第2の水平延伸部23
c;と、からなるものが、上部リード群23′の各リー
ドについては、該半導体チップにその下面が接着される
第1の水平延伸部23′a;と、該第1の水平延伸部の
外端から該第1の水平延伸部より離れるように一旦斜め
上方に延伸する斜面部23′b;と、該斜面部の外端か
ら該第1の水平延伸部より更に離れるように水平に延伸
する第2の水平延伸部23′c;と、からなるものが、
そして該下部リード群と該上部リード群との電気的接合
部位が、該下部リード群の第2の水平延伸部の上面の一
部とそれに相対する該上部リード群の第2の水平延伸部
の下面の一部であるものが、例示される。
基き詳細に説明する。本発明に係るボトムリードパッケ
ージは、図1に示すように、下記の要素から構成され
る。 半導体チップ21 下部リード群23:該半導体チップの下面左右両側
方部に絶縁性の接着剤22にてその一方の端部、すなわ
ち該半導体チップから遠ざかるように水平に延伸する第
1の水平延伸部23a、の上面が接着される所定の間隔
をおいて該半導体チップの前後方向に配された薄板状の
複数のリードであって、該第1の水平延伸部の外端から
該第1の水平延伸部より離れるように一旦斜め上方に延
伸する斜面部23bと、該斜面部の外端から該第1の水
平延伸部より更に離れるように水平に延伸する第2の水
平延伸部23cと、からなる。 上部リード群23´:該半導体チップの上面左右両
側方部に絶縁性の接着剤22にてその一方の端部、すな
わち該半導体チップから遠ざかるように水平に延伸する
第1の水平延伸部23´a、の下面が接着される所定の
間隔をおいて該半導体チップの前後方向に配された薄板
状の複数のリードであって、該第1の水平延伸部の外端
から該第1の水平延伸部より離れるように一旦斜め上方
に延伸する斜面部23′bと、該斜面部の外端から該第
1の水平延伸部より更に離れるように水平に延伸する第
2の水平延伸部23′cと、からなる。 ワイヤ群24:該上部リード群の該半導体チップと
接着される端部の上面と該半導体チップの上面中央部に
設けられたチップパッド21a(複数)とを夫々電気的
に連結する複数の金属製のワイヤである。 モールディング部25:該上部リード群及び該下部
リード群の所定部分並びに該チップパッドを含む該半導
体チップ及び該ワイヤ群を封止する硬化させた樹脂(通
常、エポキシ樹脂が使用される)。
ド群の所定部分』とは、該上部リード群の第2の水平延
伸部23′cの少なくとも一部と、該下部リード群の第
1の水平延伸部23aの少なくとも一部と、を除いた部
分をさす。すなわち、該一部は、後述するように複数の
パッケージを積層可能にする手段の重要な要素の一つ故
夫々該パッケージの外部に露出させておく。
相対する下部リード群の各リードとは、後述するように
複数のパッケージを積層可能にする手段の重要な要素の
他の一つ故、該モールディング部内で電気的に接合され
ていることが必要である。その具体的部位としては、該
上部リード群の他方の端部、すなわち第2の水平延伸部
23′c、の下面の一部と、該下部リード群の他方の端
部、すなわち第2の水平延伸部23c、の上面の一部と
が、該パッケージ内の両リード群の配設態様から好例と
して挙げられる。その具体的接合方法としては、該接合
部位が該下部リード群の第2の水平延伸部の上面の一部
とそれに相対する該上部リード群の第2の水平延伸部の
下面の一部であるならば、両部位を加熱・圧接すればよ
い。
電気的信号を伝達し得る材質であれば何でも良いが、特
に金(Au)のような電気伝導度の高いものが望ましい。
面に前記の上部リード23′と下部リード23を夫々接
着するとき用いる接着剤22′,22としては、電気的
ショート(SHORT)を防止するため、絶縁性接着剤を使用
することが好ましい。
ジは、下記の手順にて製造し得る(図1及び図2参
照)。
部リード群23の各リードを所定間隔を置いて半導体チ
ップ21の左右両側下に配列し、該各下部リードの第1
の水平延伸部23aの上面の所定部位に絶縁性接着剤2
2を塗布した後、該半導体チップを該第1の水平延伸部
群の上に載置し、所定の圧力で該半導体チップを下方向
きに押えつけ、そして該絶縁性接着剤を硬化させ、該半
導体チップを該下部リード群に接着する(ダイボンディ
ング工程)。
リード群が接着された半導体チップの上面左右両側に絶
縁性接着剤22′を塗布した後、複数の上部リード群2
3′の各第1の水平延伸部23aを夫々該半導体チップ
の所定部位に接着するのであるが、このとき、該下部リ
ード群の各第2の水平延伸部23cの上面の一部をそれ
に相対する該上部リード群の各第2の水平延伸部23
c′の下面の一部とを当接させ接合する(リード接合工
程。具体的には、両第2の水平延伸部23c,23c′
に所定の圧力を加えて押えつけながら加熱して圧接すれ
ばよい)。
リード群の各第2の水平延伸部23aの上面と半導体チ
ップ21の上面中央部に配された複数のチップパッド2
1aの各々とを金属製のワイヤ24により夫々連結する
(ワイヤボンディング (WIREBONDING)工程)。
ディングされた半導体チップを上部リード群23′の各
第2の水平延伸部23′cの上面の所定部位(全面でも
よい)と下部リード群23の各第1の水平延伸部23a
の下面の所定部位(全面でもよい)とが夫々外部に露出
可能に型取った金型の内部に装填し、該半導体チップと
該ワイヤ群と該上部リード群及び該下部リード群の所定
部分を封止するように硬化性の絶縁性樹脂、例えばエポ
キシ樹脂を注入し、そして該樹脂を硬化させ、離型し
(成形(MOLDINNG)工程)、本発明に係るボトムリードパ
ッケージの製造を終了する。
ードパッケージをプリント配線板上に積層して実装する
には、図3に示すように、先ず、プリント配線板26の
ランド26aの上面にソルダペースト28を塗布した
後、該各ランド上に1個のボトムリードパッケージ27
の上部リード23′の各々の露出面とが一致するように
載置し、そしてリフローソルダリングを施し該1個のボ
トムリードパッケージを実装する。次いで、該1個のボ
トムリードパッケージ27の下部リード23の各々の露
出面に他の1個のボトムリードパッケージ27′の上部
リード23′の各々の露出面を位置合わせした後、ソル
ダー29を介して該他の1個のボトムリードパッケージ
を該1個のパッケージと接合し、このような操作をボト
ムリードパッケージの所定個数分繰返せばよい。尚、該
1個のボトムリードパッケージの該プリント配線板への
実装を下部リード群23を介して行った場合には、ボト
ムリードパッケージの積層における各ボトムリードパッ
ケージの電気的連結は、上部リード→下部リードの順に
行えばよい。
ドパッケージは、半導体チップと電気的に連結された上
部リード群の各他端の少なくとも一部を該ボトムリード
パッケージの上面に、該上部リード群に対応する下部リ
ード群の各一端の少なくとも一部を該ボトムリードパッ
ケージの下面に、夫々露出するように形成し、しかも1
個のパッケージの下部リード群の各露出面と他のパッケ
ージの上部リード群の各露出面とが電気的に連結し得る
ように(又は1個のパッケージの上部リード群の各露出
面と他のパッケージの下部リード群の各露出面とが電気
的に連結し得るように)構成されているため、複数のボ
トムリードパッケージ、例えば半導体記憶素子を半導体
チップとするボトムリードパッケージ、を容易に積層す
ることができ、結果としてその記憶容量の増大を簡単に
図り得る。
一例を示した縦断面図である。
製造方法を代表的な工程に従って示した縦断面図であ
る。
装された状態の一例を示した縦断面図である。
である。
面図である。
である。
面図である。
Claims (5)
- 【請求項1】 半導体チップ(21);と、 該半導体チップの下面左右両側方部に絶縁性の接着剤
(22)にてその一方の端部の上面が接着される所定の
間隔をおいて該半導体チップの前後方向に配された薄板
状の複数の下部リード(23);と、該半導体チップの
上面左右両側方部に絶縁性の接着剤(22)にてその一
方の端部の下面が接着される所定の間隔をおいて該半導
体チップの前後方向に配された薄板状の複数の上部リー
ド(23´);と、 該上部リード群の該半導体チップと接着される端部の上
面と該半導体チップの上面中央部に設けられたチップパ
ッド(21a)とを夫々電気的に連結する複数の金属製
のワイヤ(24);と、 該上部リード群及び該下部リード群の所定部分並びに該
チップパッドを含む該半導体チップ及び該ワイヤ群を封
止する樹脂製のモールディング部(25);と、からな
るボトムリードパッケージであって、 該上部リード群の他方の端部の上面の少なくとも一部と
該下部リード群の一方の端部の下面の少なくとも一部と
が夫々該パッケージの外部に露出しており、且つ、該上
部リード群の他方の端部の下面の一部と該下部リード群
の他方の端部の上面の一部とが該モールディング部内で
電気的に接合されていることを特徴とするボトムリード
パッケージ。 - 【請求項2】 前記の下部リード群(23)の各リード
が、該半導体チップにその上面が接着される第1の水平
延伸部(23a);と、該第1の水平延伸部の外端から
該第1の水平延伸部より離れるように一旦斜め上方に延
伸する斜面部(23b);と、該斜面部の外端から該第
1の水平延伸部より更に離れるように水平に延伸する第
2の水平延伸部(23c);と、からなり、 前記の上部リード群(23′)の各リードが、該半導体
チップにその下面が接着される第1の水平延伸部(2
3′a);と、該第1の水平延伸部の外端から該第1の
水平延伸部より離れるように一旦斜め上方に延伸する斜
面部(23′b);と、該斜面部の外端から該第1の水
平延伸部より更に離れるように水平に延伸する第2の水
平延伸部(23′c);と、からなり、 該下部リード群と該上部リード群との電気的接合部位
が、該下部リード群の第2の水平延伸部の上面の一部と
それに相対する該上部リード群の第2の水平延伸部の下
面の一部である、請求項1記載のボトムリードパッケー
ジ。 - 【請求項3】 前記の下部リード群(23)と上部リー
ド群(23´)との電気的接合が、該下部リード群の第
2の水平延伸部の上面の一部とそれに相対する該上部リ
ード群の第2の水平延伸部の下面の一部との加熱・圧接
にてもたらされたものである請求項2記載のボトムリー
ドパッケージ。 - 【請求項4】 前記のワイヤ(24)の材質が、金であ
る請求項1乃至3のいずれか一に記載のボトムリードパ
ッケージ。 - 【請求項5】 前記の接着剤(22,22′)が、絶縁
性の接着剤である請求項1乃至3のいずれか一に記載の
ボトムリードパッケージ。
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003100988A (ja) * | 2001-09-25 | 2003-04-04 | Hitachi Ltd | 半導体装置およびその製造方法 |
WO2004054089A1 (ja) * | 2002-12-10 | 2004-06-24 | Seiko Epson Corporation | 圧電発振器およびその製造方法並びに携帯電話装置および電子機器 |
US7123107B2 (en) | 2002-12-10 | 2006-10-17 | Seiko Epson Corporation | Piezoelectric oscillator, manufacturing method thereof, and electronic device |
Families Citing this family (83)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19629767C2 (de) * | 1996-07-23 | 2003-11-27 | Infineon Technologies Ag | Anschlußrahmen für Halbleiter-Chips und Halbeiter-Modul |
MY122101A (en) * | 1997-03-28 | 2006-03-31 | Rohm Co Ltd | Lead frame and semiconductor device made by using it |
US6195268B1 (en) * | 1997-06-09 | 2001-02-27 | Floyd K. Eide | Stacking layers containing enclosed IC chips |
US6110761A (en) * | 1997-08-05 | 2000-08-29 | Micron Technology, Inc. | Methods for simultaneously electrically and mechanically attaching lead frames to semiconductor dice and the resulting elements |
JP2954110B2 (ja) * | 1997-09-26 | 1999-09-27 | 九州日本電気株式会社 | Csp型半導体装置及びその製造方法 |
US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US8178435B2 (en) | 1998-12-21 | 2012-05-15 | Megica Corporation | High performance system-on-chip inductor using post passivation process |
US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US7531417B2 (en) * | 1998-12-21 | 2009-05-12 | Megica Corporation | High performance system-on-chip passive device using post passivation process |
US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
US8421158B2 (en) * | 1998-12-21 | 2013-04-16 | Megica Corporation | Chip structure with a passive device and method for forming the same |
KR100319616B1 (ko) * | 1999-04-17 | 2002-01-05 | 김영환 | 리드프레임 및 이를 이용한 버텀리드 반도체패키지 |
JP3669889B2 (ja) * | 1999-04-28 | 2005-07-13 | シャープ株式会社 | 半導体集積回路装置 |
US6265761B1 (en) * | 1999-05-07 | 2001-07-24 | Maxim Integrated Products, Inc. | Semiconductor devices with improved lead frame structures |
JP3215686B2 (ja) * | 1999-08-25 | 2001-10-09 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
KR20010037247A (ko) * | 1999-10-15 | 2001-05-07 | 마이클 디. 오브라이언 | 반도체패키지 |
JP2001156237A (ja) * | 1999-11-25 | 2001-06-08 | Mitsubishi Electric Corp | リードフレーム及びそれを用いた樹脂封止型半導体装置 |
US6384487B1 (en) | 1999-12-06 | 2002-05-07 | Micron Technology, Inc. | Bow resistant plastic semiconductor package and method of fabrication |
US6700210B1 (en) | 1999-12-06 | 2004-03-02 | Micron Technology, Inc. | Electronic assemblies containing bow resistant semiconductor packages |
KR100421774B1 (ko) * | 1999-12-16 | 2004-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
KR100324333B1 (ko) * | 2000-01-04 | 2002-02-16 | 박종섭 | 적층형 패키지 및 그 제조 방법 |
US6229202B1 (en) | 2000-01-10 | 2001-05-08 | Micron Technology, Inc. | Semiconductor package having downset leadframe for reducing package bow |
US7042068B2 (en) | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
US6424031B1 (en) * | 2000-05-08 | 2002-07-23 | Amkor Technology, Inc. | Stackable package with heat sink |
US6765275B1 (en) | 2000-05-09 | 2004-07-20 | National Semiconductor Corporation | Two-layer electrical substrate for optical devices |
US6767140B2 (en) * | 2000-05-09 | 2004-07-27 | National Semiconductor Corporation | Ceramic optical sub-assembly for opto-electronic module utilizing LTCC (low-temperature co-fired ceramic) technology |
US6916121B2 (en) | 2001-08-03 | 2005-07-12 | National Semiconductor Corporation | Optical sub-assembly for optoelectronic modules |
US6624507B1 (en) | 2000-05-09 | 2003-09-23 | National Semiconductor Corporation | Miniature semiconductor package for opto-electronic devices |
US6707140B1 (en) * | 2000-05-09 | 2004-03-16 | National Semiconductor Corporation | Arrayable, scaleable, and stackable molded package configuration |
US6642613B1 (en) | 2000-05-09 | 2003-11-04 | National Semiconductor Corporation | Techniques for joining an opto-electronic module to a semiconductor package |
US6667544B1 (en) | 2000-06-30 | 2003-12-23 | Amkor Technology, Inc. | Stackable package having clips for fastening package and tool for opening clips |
JP4637380B2 (ja) * | 2001-02-08 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6545345B1 (en) | 2001-03-20 | 2003-04-08 | Amkor Technology, Inc. | Mounting for a package containing a chip |
KR100393448B1 (ko) * | 2001-03-27 | 2003-08-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
US6597059B1 (en) | 2001-04-04 | 2003-07-22 | Amkor Technology, Inc. | Thermally enhanced chip scale lead on chip semiconductor package |
US7023705B2 (en) | 2001-08-03 | 2006-04-04 | National Semiconductor Corporation | Ceramic optical sub-assembly for optoelectronic modules |
US7269027B2 (en) * | 2001-08-03 | 2007-09-11 | National Semiconductor Corporation | Ceramic optical sub-assembly for optoelectronic modules |
US6759275B1 (en) * | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
US6973225B2 (en) * | 2001-09-24 | 2005-12-06 | National Semiconductor Corporation | Techniques for attaching rotated photonic devices to an optical sub-assembly in an optoelectronic package |
DE10147376B4 (de) * | 2001-09-26 | 2009-01-15 | Infineon Technologies Ag | Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben |
DE10147375B4 (de) * | 2001-09-26 | 2006-06-08 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben |
US6608366B1 (en) | 2002-04-15 | 2003-08-19 | Harry J. Fogelson | Lead frame with plated end leads |
JP2004079760A (ja) * | 2002-08-19 | 2004-03-11 | Nec Electronics Corp | 半導体装置及びその組立方法 |
US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
US7723210B2 (en) | 2002-11-08 | 2010-05-25 | Amkor Technology, Inc. | Direct-write wafer level chip scale package |
US6798047B1 (en) | 2002-12-26 | 2004-09-28 | Amkor Technology, Inc. | Pre-molded leadframe |
US6750545B1 (en) | 2003-02-28 | 2004-06-15 | Amkor Technology, Inc. | Semiconductor package capable of die stacking |
US6794740B1 (en) | 2003-03-13 | 2004-09-21 | Amkor Technology, Inc. | Leadframe package for semiconductor devices |
TWI236763B (en) * | 2003-05-27 | 2005-07-21 | Megic Corp | High performance system-on-chip inductor using post passivation process |
US6985668B2 (en) * | 2003-07-15 | 2006-01-10 | National Semiconductor Corporation | Multi-purpose optical light pipe |
US7156562B2 (en) * | 2003-07-15 | 2007-01-02 | National Semiconductor Corporation | Opto-electronic module form factor having adjustable optical plane height |
US7368810B2 (en) * | 2003-08-29 | 2008-05-06 | Micron Technology, Inc. | Invertible microfeature device packages |
TWI228303B (en) * | 2003-10-29 | 2005-02-21 | Advanced Semiconductor Eng | Semiconductor package, method for manufacturing the same and lead frame for use in the same |
TWM253056U (en) * | 2004-02-13 | 2004-12-11 | Optimum Care Int Tech Inc | Compact chip packaging structure |
US7355282B2 (en) | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
US8008775B2 (en) | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
US8384189B2 (en) * | 2005-03-29 | 2013-02-26 | Megica Corporation | High performance system-on-chip using post passivation process |
TWI320219B (en) * | 2005-07-22 | 2010-02-01 | Method for forming a double embossing structure | |
US7572681B1 (en) | 2005-12-08 | 2009-08-11 | Amkor Technology, Inc. | Embedded electronic component package |
US7385299B2 (en) * | 2006-02-25 | 2008-06-10 | Stats Chippac Ltd. | Stackable integrated circuit package system with multiple interconnect interface |
US7902660B1 (en) | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
US7968998B1 (en) | 2006-06-21 | 2011-06-28 | Amkor Technology, Inc. | Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package |
US20080157324A1 (en) * | 2006-12-28 | 2008-07-03 | Jia Miao Tang | Stacked die package with die interconnects |
US7821114B2 (en) * | 2008-01-28 | 2010-10-26 | Fairchild Semiconductor Corporation | Multiphase synchronous buck converter |
US8067307B2 (en) * | 2008-02-26 | 2011-11-29 | Stats Chippac Ltd. | Integrated circuit package system for stackable devices |
US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
US8324511B1 (en) | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
US8791501B1 (en) | 2010-12-03 | 2014-07-29 | Amkor Technology, Inc. | Integrated passive device structure and method |
US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
JP6133093B2 (ja) * | 2013-03-25 | 2017-05-24 | 本田技研工業株式会社 | 電力変換装置 |
JP6239840B2 (ja) * | 2013-03-27 | 2017-11-29 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US9508632B1 (en) * | 2015-06-24 | 2016-11-29 | Freescale Semiconductor, Inc. | Apparatus and methods for stackable packaging |
KR20200002194A (ko) * | 2018-06-29 | 2020-01-08 | 엘지디스플레이 주식회사 | 집적회로, 집적회로를 갖는 회로보드 및 이를 이용한 표시장치 |
JP7268988B2 (ja) * | 2018-11-08 | 2023-05-08 | 新光電気工業株式会社 | 電子部品及び電子部品の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5583375A (en) * | 1990-06-11 | 1996-12-10 | Hitachi, Ltd. | Semiconductor device with lead structure within the planar area of the device |
KR940007757Y1 (ko) * | 1991-11-14 | 1994-10-24 | 금성일렉트론 주식회사 | 반도체 패키지 |
JPH088389A (ja) * | 1994-04-20 | 1996-01-12 | Fujitsu Ltd | 半導体装置及び半導体装置ユニット |
KR0184076B1 (ko) * | 1995-11-28 | 1999-03-20 | 김광호 | 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지 |
KR0179803B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 리드노출형 반도체 패키지 |
KR100204753B1 (ko) * | 1996-03-08 | 1999-06-15 | 윤종용 | 엘오씨 유형의 적층 칩 패키지 |
-
1997
- 1997-03-14 KR KR1019970008654A patent/KR100214561B1/ko not_active IP Right Cessation
-
1998
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US7123107B2 (en) | 2002-12-10 | 2006-10-17 | Seiko Epson Corporation | Piezoelectric oscillator, manufacturing method thereof, and electronic device |
US7408291B2 (en) | 2002-12-10 | 2008-08-05 | Seiko Epson Corporation | Piezoelectric oscillator, manufacturing method thereof, and electronic device |
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