JP2004079760A - 半導体装置及びその組立方法 - Google Patents

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Abstract

【課題】素子チップのチップサイズを大きくする一方でパッケージの小型化を図り、さらに半導体装置の特性の改善を図った半導体装置とその組立方法を提供する。
【解決手段】アイランド１１を備える第１のリードフレーム１０と、アイランド１１上にマウントされる素子チップ１と、第１及び第２のリード部２１，２２を備えて第１のリードフレーム１０に重ねられる第２のリードフレーム２０とを備え、第１のリード部２１の内端部２１ｂが素子チップ１の表面上に所要の空隙をもって配置されて素子チップ１の電極ＴＧに金ワイヤ２で接続される。また、第２のリード部２２の内端部２２ｂは素子チップ１の表面の電極ＴＳに直接接続される。樹脂パッケージ３を大型化することなくチップサイズが増大でき、かつ素子チップ１の電極ＴＳの寸法に制限を受け難く、半導体装置の特性の改善に有効となる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明はリードフレームを用いて半導体素子チップをパッケージする半導体装置に関し、特に素子チップのサイズを大型化する一方でパッケージの小型化を図った半導体装置とその組立方法に関するものである。
【０００２】
【従来の技術】
一般にリードフレームを用いてパッケージを構成している半導体装置は、図１３に概略構成の平面図を示すように、リードフレーム１１０に設けたアイランド１１１上に半導体の素子チップ１０１をマウントし、当該素子チップ１０１の電極とリードフレーム１１０の各リード部１１２，１１３，１１４とを相互に電気接続した上でこれらを樹脂やセラミック等によって封止してパッケージ１０３を形成する構成がとられている。例えば、素子チップ１０１をＭＯＳトランジスタのトランジスタチップとした場合には、素子チップ１０１の裏面にドレイン電極ＴＤが形成され、このドレイン電極ＴＤはアイランド１１１に直接にマウントされ同時にドレインリード部１１２に電気接続されている。また、素子チップ１０１の表面にゲート電極ＴＧとソース電極ＴＳが形成され、これらの電極はそれぞれアイランド１１１の一辺ないし周囲に配設したゲートリード部１１３、ソースリード部１１４に金ワイヤ１０２によって電気接続されている。このような半導体装置としては、特許第２７１４０３７号の技術に基づくものがある。
【０００３】
ところで、近年、素子チップの高集積化や半導体装置の高出力化に伴いチップサイズを大きくする要求が高められている一方で、パッケージの小型化が求められている。このような要求に対し、図１３に示した半導体装置では、素子チップ１０１のチップサイズを大きくすると、当該素子チップ１０１を搭載するアイランド１１１の寸法が大きくなり、またアイランド１１１の周囲にリード部１１３，１１４を配置するスペースを確保する必要があるために、結果としてこれらを含めて封止するパッケージ１０３の寸法が大きくなり、半導体装置が大型化してしまうことになる。
【０００４】
このような問題に対しては、例えば、特開平１１−３５４７０２号公報の技術や特許第３２４０２９２号の技術を適用することが考えられる。この技術は２枚のリードフレームを用いており、一方のリードフレームに素子チップをマウントし、他方のリードフレームのリード部を素子チップの表面の電極に対して直接的に接続して電気接続を行うものである。例えば、素子チップとしてＭＯＳトランジスタチップを例にすると、図１４（ａ），（ｂ）に平面図とそのＤ−Ｄ線断面図を示すように、素子チップ２０１の裏面はドレイン電極ＴＤとして構成され、素子チップ２０１の表面にゲート電極ＴＧとソース電極ＴＳが配列されている。そして、素子チップ２０１の裏面を第１のリードフレームのアイランド２１１にマウントするとともに、アイランド２１１と一体のドレインリード部２１２への電気接続を行う。また、第２のリードフレームのゲートリード部２１３とソースリード部２１４の２つのリード部の各内端部２１３ｂ，２１４ｂをそれぞれゲート電極ＴＧ、ソース電極ＴＳに直接的に接触させ、接合材等によってこれらを直接に接続する構成とされている。その上でこれらを樹脂パッケージ２０３により封止する。このようにすることで、図１３に示した従来構造のように、アイランドの周囲に各リード部の金ワイヤを接続する端部を配列する必要がなくなり、同じ素子チップのサイズの場合にはパッケージの寸法を小さくして半導体装置の小型化が可能になる。もちろん、同じ寸法のパッケージの場合には封止する素子チップのサイズを大きくすることが可能になる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来の改善された提案構造では、リード部に要求される機械的な強度を確保するためにはリード部の最小幅寸法の低減には制限があり、したがって、当該リード部が直接接続される素子チップの電極においては、電極自身の最小寸法の低減にも制限を受け、また当該リード部を接続するために電極の周囲にスペースを確保する必要がある。例えば、図１４に示した半導体装置の場合には、ゲート電極ＴＧにゲートリード部２１３を接続するために、ゲート電極ＴＧをある程度以上の寸法に形成する必要がある。また、ゲートリード部２１３、ソースリード部２１４をゲート電極ＴＧ、ソース電極ＴＳに接続するために半田や銀ペースト等の接合材を用いるが、これらの接合材が溶融されて隣接する電極に短絡することを防止するためには、ゲート電極ＴＧとソース電極ＴＳとの間に余裕を確保する必要がある。そのため、素子チップ２０１上におけるソース電極ＴＳの面積を大きくすることができなくなる。このように、従来のトランジスタの素子チップを搭載した半導体装置では、ゲートリード部に対するゲート電極の接続を確保すると、隣接するソース電極の面積の増大に制限を受けることになり、ソース電流に依存されるトランジスタの特性を改善する上での障害になる。
【０００６】
本発明の目的は、素子チップのチップサイズを大きくする一方でパッケージの小型化を図り、さらに当該素子チップに対するリード部の好適な接続を可能にして半導体装置の特性の改善を図った半導体装置とその組立方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、アイランドを備える第１のリードフレームと、アイランド上にマウントされる素子チップと、リード部を備えて第１のリードフレームに重ねられる第２のリードフレームとを備え、第２のリードフレームのリード部の第１のリード部の内端部が素子チップの表面上に所要の空隙をもって配置され、当該第１のリード部の内端部と前記素子チップの表面の電極とがボンディングワイヤにより接続され、少なくとも前記素子チップ、第２のリードフレームのリード部の内端部及びボンディングワイヤがパッケージにより封止されていることを特徴としている。また、この場合に、第２のリードフレームのリード部は第２のリード部を備え、当該第２のリード部の内端部は素子チップの表面の電極に直接接続されている構成とする。ここで、前記アイランドは素子チップをマウントするのに十分な寸法をした板部材として形成されたものであり、前記ボンディングワイヤは金等の導電性のある金属細線で形成されたものである。
【０００８】
本発明の半導体装置の具体例としては、素子チップは表面にゲート電極とソース電極を備え、裏面にドレイン電極を備えるトランジスタチップであり、第１のリードフレームのアイランドにはドレインリード部が一体に形成され、第２のリードフレームの第１のリード部はゲート電極にボンディングワイヤにより接続されるゲートリード部であり、第２のリード部はソース電極に直接に接続されるソースリード部として構成される。
【０００９】
また、本発明は、第２のリードフレームの第１のリード部が複数設けられ、当該複数の第１のリード部の各内端部がそれぞれ素子チップの電極にボンディングワイヤにより接続される。この具体例としては、素子チップは表面にゲート電極とソース電極を備え、裏面にドレイン電極を備えるトランジスタチップであり、第１のリードフレームのアイランドにはドレインリード部が一体に形成され、第２のリードフレームの第１のリード部の一つはゲート電極にボンディングワイヤにより接続されるゲートリード部であり、第１のリード部の他の一つはソース電極に複数本のボンディングワイヤにより接続されるソースリード部として構成される。
【００１０】
さらに、本発明の具体例としてダイオードに適用した例では、素子チップは表面にアノード電極又はカソード電極の一方を備え、裏面に他方の電極を備えるダイオードチップであり、第１のリードフレームのアイランドには他方の電極リード部が一体に形成され、第２のリードフレームの第１のリード部は一方の電極にボンディングワイヤにより接続される一方の電極リード部として構成される。あるいは、素子チップは表面にアノード電極及びカソード電極を備え、第１のリード部の一つはアノード電極にボンディングワイヤにより接続されるアノードリード部であり、第１のリード部の他の一つはカソード電極にボンディングワイヤにより接続されるカソードリード部として構成される。
【００１１】
本発明の半導体装置の組立方法は、第１のリードフレームのアイランド上に素子チップをマウントする工程と、第１のリードフレーム上に第２のリードフレームに設けたリード部の第１のリード部の内端部が素子チップの上方に所要の空隙をもって配置するように当該第２のリードフレームを重ねる工程と、第１のリード部の内端部と素子チップの電極とをワイヤボンディングする工程と、素子チップ及びリード部を封止してパッケージを形成する工程と、パッケージから突出された少なくとも第１のリード部をリードフレームから切断分離して個片化する工程を含むことを特徴とする。この場合、第２のリードフレームに設けたリード部に第２のリード部を備え、第２のリード部の内端部を素子チップの表面の電極に直接に接合する工程を含んでもよい。
【００１２】
本発明によれば、第２のリードフレームのリード部の内端部は平面的には素子チップの表面と重なる位置に配置することが可能になり、アイランドの周囲にリード部を配置する必要がなくなり、同一寸法のアイランドの場合には素子チップを封止するパッケージを小型化でき、逆にパッケージを同一寸法とした場合には、アイランドを大きくしてマウントする素子チップのチップサイズの増大が可能になる。また、第１のリード部では素子チップの電極とボンディングワイヤにより接続しているため、当該電極の最小寸法を小さくでき、他のリード部が接続される電極を大型化できる。これにより、例えば、トランジスタの素子チップにおけるソース電極の面積を大きくし、トランジスタにおけるソース電極の低抵抗化、及びソース電流の大電流化が可能になり、トランジスタの特性を向上することが可能になる。
【００１３】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明をＭＯＳＦＥＴに適用した半導体装置の第１の実施形態の一部を破断した斜視図であり、特に本実施形態では２つの素子チップを１つのパッケージに封止したデュアル型半導体装置に適用した例を示している。また、図２（ａ），（ｂ），（ｃ）はその半導体装置の内部構成を示す平面図と、Ａ−Ａ線、Ｂ−Ｂ線に沿う断面図である。これらの図において、後述する第１のリードフレーム１０でアイランド１１とドレインリード部１２とが形成されており、前記アイランド１１上に素子チップ１がマウントされている。この素子チップ１はチップの下側の裏面にドレイン電極ＴＤが形成され、チップの上側の表面にゲート電極ＴＧとソース電極ＴＳが形成されたものである。また、前記ドレインリード部１２は前記アイランド１１の一側に一体的に連結された２本の平行なリード部として構成されている。
【００１４】
そして、前記素子チップ１上にゲートリード部２１とソースリード部２２を備える後述する第２のリードフレーム２０が配置される。前記ゲートリード部２１とソースリード部２２は外端部２１ａ，２２ａがそれぞれ前記第１のリードフレーム１０のアイランド１１及びドレインリード部１２と同一平面位置に形成されており、内端部２１ｂ，２２ｂは当該平面から上方に曲げ形成されて前記素子チップ１の上方領域にまで延長されている。その上で、前記ソースリード部２２の内端部２２ｂは前記素子チップ１のソース電極ＴＳに半田や銀ペースト等の接合材によって直接に接合されている。また、前記ゲートリード部２１の内端部２１ｂは前記素子チップ１のゲート電極ＴＧに金ワイヤ２等によってワイヤボンディングされている。しかる上で、前記アイランド１１と素子チップ１、及び前記ドレインリード部１２、ゲートリード部２１、ソースリード部２２の各内端側の領域が一体的に樹脂によって封止されてパッケージ３が形成されており、また前記各リード部１２，２１，２２の外端部１２ａ，２１ａ，２２ａは同一平面上において前記樹脂パッケージ３から突出されている。
【００１５】
図３ないし図７は前記第１の実施形態のＭＯＳＦＥＴの製造方法を工程順に示す図であり、各図において（ａ）は平面図、（ｂ），（ｃ）は図２と同じＡ−Ａ線、Ｂ−Ｂ線に沿う断面図である。また、図８（ａ），（ｂ）は図３及び図５の各工程途中の斜視図である。先ず、図３及び図８（ａ）に示すように、第１のリードフレーム１０のアイランド１１上に素子チップ１がマウントされる。第１のリードフレーム１０は、複数列の枠状に形成されたフレーム１３と、前記フレーム１３の各枠内にそれぞれ２個ずつ配置された矩形をしたアイランド１１と、前記各アイランド１１の一側から外側に向けて平行に延長され、外端部１２ａにおいて前記フレーム１３に連結される各２本のドレインリード部１２と、前記アイランド１１及びドレインリード部１２の中間部を前記フレーム１３に仮支持するための連結部１４とを備えている。また、前記素子チップ１は、シリコンや化合物半導体からなるウェハを切り出したチップの主面にＭＯＳＦＥＴが形成されたトランジスタチップとして構成されたものであり、当該素子チップ１の裏面にドレイン電極ＴＤが、表面にゲート電極ＴＧとソース電極ＴＳが形成されている。ここではゲート電極ＴＧは素子チップ１の表面上の一つの角部に近い領域に小さい面積に形成されており、ソース電極ＴＳは当該ゲート電極ＴＧを除く素子チップ１の表面のほぼ全域にわたる大きな面積に形成されている。そして、前記ドレイン電極ＴＤを前記アイランド１１に対向させて銀ペースト、導電性接着剤等の図には現れないマウント材によって前記素子チップ１をアイランド１１上にマウントする。
【００１６】
次いで、図４に示すように、前記第１のリードフレーム１０上に第２のリードフレーム２０を配置する。第２のリードフレームは、ここでは前記第１のリードフレーム１０のフレーム１３に対応したほぼ同じ形状のフレーム２３と、前記フレーム２３の各枠内にそれぞれ前記各アイランド１１に対応して配置され、かつ各外端部２１ａ，２２ａにおいて前記フレーム２３に連結されたゲートリード部２１及びソースリード部２２と、これらのゲートリード部２１とソースリード部２２を相互に連結して機械的な強度を高めるための連結部２４とを備えている。また、前記ゲートリード部２１とソースリード部２２は前記フレーム２３に連結された外端部２１ａ，２２ａから前記連結部２４の近傍までの長さ領域は前記フレーム２３と同一平面内に位置するように平坦に形成されているが、前記連結部２４よりも内側の箇所において上方に向けて斜めに曲げ加工され、さらにそれよりも内側の内端部２１ｂ，２２ｂは再び前記フレーム２３の平面とほぼ平行に向くように曲げ加工されている。そして、前記ゲートリード部２１の内端部２１ｂは前記アイランド１１の他側領域の一部においてアイランド１１上に重なる位置に配置されている。また、前記ソースリード部２２の内端部２２ｂは前記アイランド１１のほぼ中央近傍位置にまで延長されており、かつこの中央近傍位置において幾分下方に向けて曲げ加工されている。
【００１７】
そして、前記素子チップ１のソース電極ＴＳ上に半田や銀ペースト等の図には現れない接合材を塗布した上で、第１のリードフレーム１０上に所要の荷重を加えながら第２のリードフレーム２０を重ねる。これにより、第２のリードフレーム２０のフレーム２３は第１のリードフレーム１０のフレーム１３上に載置された状態で当該フレーム１３上に支持されると同時に、第２のリードフレーム２０のソースリード部２２の内端部２２ｂはソース電極ＴＳの表面上に前記荷重に基づく当接力（圧力）をもって当接される。また、このときゲートリード部２１の内端部２１ｂは素子チップ１上の一部において当該素子チップ１の表面から微小空隙おいた空間上に位置される。なお、この第２のリードフレーム２０を重ねる際に、第１のリードフレーム１０のフレーム１３と、第２のリードフレーム２０のフレーム２３にそれぞれ位置合わせ用の目印穴や凹凸を設けておき、これらの目印穴や凹凸を利用して両者の相対的な位置合わせを行うことで、両リードフレーム１０，２０を正確に重ね合わせることができ、前記ゲートリード部２１とソースリード部２２の各内端部２１ｂ，２２ｂをアイランド１１及び素子チップ１に対して正確に位置合わせすることが可能になる。そして、この状態を保ったまま前記接合材をベークしてソースリード部２２の内端部２２ｂをソース電極ＴＳに接合する。次いで、図５及び図８（ｂ）に示すように、素子チップ１のゲート電極ＴＧと第２のリードフレーム２０のゲートリード部２１の内端部２１ｂとを金ワイヤ２によりワイヤボンディングを行い、両者を電気接続する。
【００１８】
次いで、このようにして形成された構体を、図には表れない金型にセットして樹脂モールド成形を行い、図６に示すように、少なくとも前記アイランド１１を含む表面側の領域、すなわち素子チップ１と、ゲートリード部２１、ソースリード部２２、ドレインリード部１２の各内側領域と、金ワイヤ２を含む領域を樹脂で封止して樹脂パッケージ３を形成する。このとき、ドレインリード部１２、ゲートリード部２１、ソースリード部２２の各外端部１２ａ，２１ａ，２２ａは樹脂パッケージ３から突出されている。その後、図には表れないプレス装置において、図７に示すように、前記第１及び第２のリードフレーム１０，２０の各フレーム１３，２３及び連結部１４，２４を切断することで個片化された図１及び図２に示したデュアル型の樹脂パッケージ構造のＭＯＳＦＥＴが完成される。
【００１９】
このように、本実施形態のＭＯＳＦＥＴでは、ゲートリード部２１の内端部２１ｂは素子チップ１の表面上の空間に所要の寸法の空隙をおいて配置され、しかもゲート電極ＴＧとは金ワイヤ２により電気接続されているため、平面的には内端部２１ｂを素子チップ１の表面と重なる位置に配置することが可能になる。したがって、図１３に示した従来技術に比較すると、アイランド１１の周囲にゲートリード部２１の内端部２１ｂを配置する必要がなくなり、アイランド１１が同じ寸法の場合にはアイランド１１及びゲートリード部２１の内端部２１ｂを含めた領域を封止する樹脂パッケージ３の平面面積を小さくすることができ、ＭＯＳＦＥＴの小型化が可能になる。一方、逆に樹脂パッケージ３を同じ寸法とした場合には、ゲートリード部２１の内端部２１ｂが占める領域までアイランド１１を延設することができるためアイランド１１を大きくすることができ、アイランド１１にマウントする素子チップ１にチップサイズの大きなものが採用でき、高電力でかつ低抵抗なＭＯＳＦＥＴを得ることができる。
【００２０】
また、本実施形態のＭＯＳＦＥＴは、ゲートリード部２１はゲート電極ＴＧに金ワイヤ２により接続しているため、ゲート電極ＴＧはワイヤボンディングに必要な面積を確保すればよく、図１４に示した従来技術のようにリード部を直接ゲート電極に接続する構成に比較してゲート電極ＴＧの面積を可及的に小さくすることができる。そのため、前記第１の実施形態において示したようにソース電極ＴＳを素子チップ１のほぼ全域を占める面積に形成でき、しかもソース電極ＴＳに対してはソースリード部２２の内端部２２ｂが直接に接続されているため、ソース電極ＴＳ及びソース接続部の低抵抗化、及びソース電流の大電流化が可能になり、ＭＯＳＦＥＴの特性を向上することができる。なお、素子チップ１で発生した熱は樹脂パッケージ３から露出しているヒートシンクを兼ねるアイランド１１の裏面から放熱するとともに、素子チップ１の表面からはソース電極ＴＳに直接接続したソースリード部２２を介して放熱することも可能であり、ＭＯＳＦＥＴの熱特性を改善する上で有利である。
【００２１】
図９は本発明の第２の実施形態を示しており、樹脂パッケージ内の内部構造の一部を示す斜視図である。なお、前記第１の実施形態と等価な部分には同一符号を付してある。第１のリードフレーム１０は第１の実施形態と同じであり、アイランド１１とドレインリード部１２とが形成されており、前記アイランド１１上に素子チップ１がマウントされている。この素子チップ１も第１の実施形態と同じであり、素子チップ１の裏面にドレイン電極ＴＤが形成され、素子チップ１の表面にゲート電極ＴＧとソース電極ＴＳが形成されたものである。そして、前記第１のリードフレーム１０上にゲートリード部２１とソースリード部２２を備える第２のリードフレーム２０が配置されている。前記ゲートリード部２１とソースリード部２２は外端部２１ａ，２２ａが前記アイランド１１及びドレインリード部１２と同一平面位置に形成されており、内端部２１ｂ，２２ｂは当該平面位置から上方に曲げ形成されて前記素子チップ１の上方領域にまで延長され、素子チップ１の表面に対して所要の空隙をもった位置に配置されている。なお、ソースリード部２２の内端部２２ｂはゲートリード部２１の内端部２１ｂよりも面積が大きくされている。その上で、前記ゲートリード部２１とソースリード部２２の各内端部２１ｂ，２２ｂは前記素子チップ１のゲート電極ＴＧとソース電極ＴＳにそれぞれ金ワイヤ２によってワイヤボンディングされている。しかる上で、図示は省略するが、前記アイランド１１及び素子チップ１と、前記ドレインリード部１２、ゲートリード部２１、ソースリード部２２の各内端部１２ｂ，２１ｂ，２２ｂが一体的に樹脂によって封止されて樹脂パッケージ３が形成されており、また前記各リード部１２，２１，２２の外端部１２ａ，２１ａ，２２ａは同一平面上において前記樹脂パッケージから突出されている。
【００２２】
図１０は前記第２の実施形態のＭＯＳＦＥＴの製造方法を工程順に示す図９のＣ−Ｃ線に相当する箇所の断面図である。先ず、図１０（ａ）に示すように、第１のリードフレーム１０のアイランド１１上に素子チップ１がマウントされるが、この工程は第１の実施形態と同様である。しかる上で、図１０（ｂ）に示すように、前記第１のリードフレーム１０上に第２のリードフレーム２０を配置する。第２のリードフレーム２０も第１の実施形態とほぼ同じであるが、ここではソースリード部２２の内端部２２ｂの構成が相違している。この実施形態では前述のようにソースリード部２２の内端部２２ｂはゲートリード部２１の内端部２１ｂと同様に、外端部２２ａから平坦に延長されたリード部が中間領域において上方に向けて斜めに曲げ加工され、さらにそれよりも内側の内端部２２ｂは再び前記平面と平行に近い方向に向くように曲げ加工されている。また、ソースリード部２２の内端部２２ｂの面積はゲートリード部２１の内端部２１ｂよりも若干大きな面積とされ、その上で各リード部２１，２２の各内端部２１ｂ，２２ｂは平面的には前記素子チップ１の表面上の一部に重なる位置に配置されている。
【００２３】
そして、前記第１のリードフレーム１０のフレーム１３の上面の適宜箇所に接着剤を塗布した上で、第１のリードフレーム１０上に所要の荷重を加えながら第２のリードフレーム２０を重ねる。これにより、第２のリードフレーム２０のフレーム２３は第１のリードフレーム１０のフレーム１３に接着されて両者は一体化状態とされる。このときゲートリード部２１及びソースリード部２２の各内端部２１ｂ，２２ｂはそれぞれ素子チップ１上の一部において当該素子チップ１の表面から微小空隙おいた空間の表面上に位置される。次いで、図１０（ｃ）に示すように、素子チップ１のゲート電極ＴＧとゲートリード部２１の内端部２１ｂとを１本の金ワイヤ２ａによりワイヤボンディングを行い、両者を電気接続する。また、ソース電極ＴＳとソースリード部２２の内端部２２ｂとを複数本の金ワイヤ２ｂによりワイヤボンディングを行い、両者を電気接続する。
【００２４】
しかる上で、このようにして形成された構体を、図１０（ｄ）に示すように、図には表れない金型にセットして樹脂モールド成形を行い、少なくとも前記アイランド１１を含む表面側の領域、すなわち素子チップ１、ゲートリード部２１とソースリード部２２の各内端部２１ｂ，２２ｂ、及び金ワイヤ２ａ，２ｂを含む領域を樹脂で封止して樹脂パッケージ３を形成する。このとき、ドレインリード部１２、ゲートリード部２１、ソースリード部２２の各外端部１２ａ，２１ａ，２２ａは樹脂パッケージ３から突出される。その後、図には表れないプレス装置において前記第１及び第２のリードフレーム１０，２０のフレーム１３，２３等を切断することで個片化された図９に示した樹脂パッケージ構造のＭＯＳＦＥＴが完成される。
【００２５】
このように、本実施形態のＭＯＳＦＥＴでは、ゲートリード部２１及びソースリード部２２の各内端部２１ｂ，２２ｂは素子チップ１の表面上に所要の寸法の空隙をおいて配置された上で、それぞれゲート電極ＴＧ及びソース電極ＴＳに金ワイヤ２ａ，２ｂによりワイヤボンディングされて電気接続されているため、平面的にはこれらの内端部２１ｂ，２２ｂを素子チップ１の主面と重なる位置に配置することが可能になる。したがって、第１の実施形態と同様に、同一寸法のアイランドの場合にはアイランド及びゲートリード部を含めた領域を封止する樹脂パッケージの平面面積を小さくすることができ、ＭＯＳＦＥＴの小型化が可能になる。一方、逆に樹脂パッケージを同一寸法とした場合には、アイランドを大きくすることができ、マウントする素子チップにチップサイズの大きなものが採用でき、高電力でかつ低抵抗なＭＯＳＦＥＴを得ることができる。
【００２６】
また、本実施形態のＭＯＳＦＥＴは、ゲートリード部２１とソースリード部２２はそれぞれ金ワイヤ２ａ，２ｂによりゲート電極ＴＧとソース電極ＴＳに接続を行っているため、ゲート電極ＴＧ及びソース電極ＴＳの面積は任意に設計できる。したがって、特に、ソース電極ＴＳをゲート電極ＴＧを除く素子チップ１のほぼ全域を占める面積に形成することも可能であり、ソース電極ＴＳの低抵抗化、及びソース電流の大電流化が可能になり、ＭＯＳＦＥＴの特性を向上することができる。なお、素子チップ１で発生した熱は樹脂パッケージから露出しているヒートシンクを兼ねるアイランド１１の裏面から放熱され、ＭＯＳＦＥＴの熱特性を改善する上で有利である。
【００２７】
図１１は本発明の第３の実施形態の一部を破断した斜視図であり、ここではパワーダイオード等のような大電力用のダイオードに本発明を適用した例を示している。第１のリードフレーム１０Ａは矩形をしたアイランド１１と、このアイランド１２に内端部１５ｂが連結されたカソードリード部１５を備えており、前記アイランド１１上にダイオードの素子チップ１Ａがマウントされている。この素子チップ１Ａは裏面にカソード電極ＴＫが形成され、表面にアノード電極ＴＡが形成されている。そして、前記第１のリードフレーム１０Ａ上にアノードリード部２５を備える第２のリードフレーム２０Ａが配置される。前記アノードリード部２５は外端部２５ａが前記アイランド１１及びカソードリード部１５と同一平面位置に形成されており、内端部２５ｂは当該平面位置から上方に曲げ形成されて前記素子チップ１Ａの上方領域にまで延長されている。その上で、前記アノードリード部２５の内端部２５ｂは前記素子チップ１Ａのアノード電極ＴＡに金ワイヤ２によってワイヤボンディングされている。しかる上で、前記アイランド１１、素子チップ１Ａ、前記カソードリード部１５及びアノードリード部２５の各内端部１５ｂ，２５ｂが一体的に樹脂によって封止されて樹脂パッケージ３が形成されており、また前記各リード部１５，２５の外端部１５ａ，２５ａは同一平面上において前記樹脂パッケージ３から突出されている。
【００２８】
この第３の実施形態のダイオードの製造方法は、基本的には前記第２の実施形態のＭＯＳＦＥＴの製造方法と同じであるので詳細な説明は省略する。本実施形態のダイオードでは、アノードリード部２５の内端部２５ｂは素子チップ１Ａの表面上に所要の寸法の空隙をおいて配置され、かつアノード電極ＴＡとは金ワイヤ２により電気接続されているため、平面的には素子チップ１Ａの表面と重なる位置に配置することが可能になる。したがって、同一寸法のアイランドの場合にはアイランド１１及びアノードリード部２５を含めた領域を封止する樹脂パッケー３ジの平面面積を小さくすることができ、ダイオードの小型化が可能になる。一方、逆に樹脂パッケージ３を同一寸法とした場合には、アイランド１１を大きくすることができ、マウントする素子チップにチップサイズの大きなものが採用でき、高出力のダイオードを得ることができる。なお、素子チップ１Ａで発生した熱は樹脂パッケージ３から露出しているヒートシンクを兼ねるアイランド１１の裏面から放熱され、ダイオードの熱特性を改善する上で有利である。
【００２９】
図１２は本発明の第４の実施形態の一部を破断した斜視図であり、ここではプレーナ構造をした小電力用のダイオードに本発明を適用した例を示している。第１のリードフレーム１０Ｂは矩形をしたアイランド１１のみが形成されている。前記アイランド１１上にダイオードの素子チップ１Ｂがマウントされており、この素子チップ１Ｂは表面にアノード電極ＴＡとカソード電極ＴＫが並んで形成されている。そして、前記素子チップ上１Ｂにアノードリード部２５及びカソードリード部２６を備える第２のリードフレーム２０Ｂが前記アイランド１１の反対側から対向するように一直線上に配置されている。前記アノードリード部２５とカソードリード部２６の各内端部２５ｂ，２６ｂは前記素子チップ１Ｂの表面とは所要の空隙を保って当該表面上の領域に配置されている。その上で、前記アノードリード部２５の内端部２５ｂは前記素子チップ１Ｂのアノード電極ＴＡに金ワイヤ２ｃによってワイヤボンディングされ、前記カソードリード部２６の内端部２６ｂは前記素子チップ１Ｂのカソード電極ＴＫに金ワイヤ２ｄによってワイヤボンディングされている。さらに、前記アイランド１１、素子チップ１Ｂ、前記アノードリード部２５及びカソードリード部２６の各内端部２５ｂ，２６ｂが一体的に樹脂によって封止されて樹脂パッケージ３が形成されている。また、前記各リード部２５，２６の外端部２５ａ，２６ａは同一平面上において前記樹脂パッケージ３から突出されている。
【００３０】
この第４の実施形態のダイオードの製造方法は、基本的には前記第３の実施形態のダイオードの製造方法と同じであるので詳細な説明は省略する。本実施形態のダイオードでは、アノードリード部２５とカソードリード部２６の各内端部２５ｂ，２６ｂは素子チップ１Ｂの表面上に所要の寸法の空隙をおいて配置された上でアノード電極ＴＡとカソード電極ＴＫにそれぞれ金ワイヤ２ｃ，２ｄにより電気接続されているため、平面的には素子チップ１Ｂの表面と重なる位置に配置することが可能になる。したがって、同一寸法のアイランドの場合にはアイランド１１とアノードリード部２５及びカソードリード部２６を含めた領域を封止する樹脂パッケージ３の平面面積を小さくすることができ、ダイオードの小型化が可能になる。一方、逆に樹脂パッケージ３を同一寸法とした場合には、アイランド１１を大きくすることができ、マウントする素子チップにチップサイズの大きなものが採用できる。なお、素子チップ１Ｂで発生した熱は樹脂パッケージ３から露出しているヒートシンクとしてのアイランド１１の裏面から放熱され、ダイオードの熱特性を改善する上で有利である。
【００３１】
なお、図示は省略するが、第４の実施形態において、アノードリード部２５とカソードリード部２６のいずれか一方の内端部を金ワイヤにより素子チップ１Ｂのアノード電極ＴＡ又はカソード電極ＴＫに接続する一方で、他方の内端部を直接に素子チップ１Ｂのカソード電極ＴＫ又はアノード電極ＴＡに接続する構成としてもよい。すなわち、第１の実施形態と同様にリード部の接続を行うようにしてもよい。このような構成はダイオードの場合には要求されることは少ないが、何らかの理由で一方の電極の面積を他方の電極の面積よりも大きくしたい要求がある場合に、当該一方の電極に対してボンディングワイヤによる接続を行い、他方の電極に対してリード部を直接接続する構成とすればよい。また、この場合におけるダイオードの製造方法は、基本的には前記第１の実施形態のＭＯＳＦＥＴの製造方法と同じであるので詳細な説明は省略する。
【００３２】
ここで、前記各実施形態では、樹脂パッケージにおいてアイランドの裏面を露出する構成としているが、放熱の要求が高くない半導体装置の場合には、アイランドの裏面を含めた領域を封止するようにしてもよい。また、図示は省略するが、前記各実施形態において第２のリードフレームのリード部を平坦に形成して第１のリードフレームと同一平面に配置する一方で、第１のリードフレームのアイランドを前記リード部の下方に向けて曲げ形成し、当該アイランドにマウントする素子チップとリード部とを直接に接続し、あるいは両者間に空隙を形成するように構成してもよい。
【００３３】
また、前記各実施形態では、樹脂パッケージからリード部の外端部が突出される構成の半導体装置について説明したが、当該外端部が樹脂パッケージの裏面と同一面に配置される、いわゆるリードレス型パッケージと称される半導体装置に適用することも可能である。
【００３４】
なお、前記実施形態ではＭＯＳＦＥＴ、ダイオードに本発明を適用した例を示しているが、アイランド上に素子チップをマウントし、当該素子チップに対してリード部を電気接続した上でパッケージを形成する構成の半導体装置であれば、素子チップの種類、あるいはパッケージの種類が前記各実施形態に限定されるものではない。例えば、素子チップとして３端子或いは４端子のダイオード、多数の電極を有するＩＣチップやＬＳＩチップの半導体装置に適用できる。また、パッケージとしてセラミックやその他のパッケージ構成を採用する半導体装置に適用できる。
【００３５】
【発明の効果】
以上説明したように本発明は、第２のリードフレームのリード部の内端部は平面的には素子チップの表面と重なる位置に配置することが可能になり、アイランドの周囲にリード部を配置する必要がなくなり、同一寸法のアイランドの場合には素子チップを封止するパッケージを小型化でき、逆にパッケージを同一寸法とした場合には、アイランドを大きくしてマウントする素子チップのチップサイズの増大が可能になる。また、第１のリード部では素子チップの電極とボンディングワイヤにより接続しているため、当該電極の最小寸法を小さくでき、他のリード部が接続される電極を大型化できる。これにより、トランジスタやダイオードにおける高出力化等の特性を向上することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の一部を破断した斜視図である。
【図２】図１の半導体装置の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図３】第１の実施形態の製造工程のその１の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図４】第１の実施形態の製造工程のその２の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図５】第１の実施形態の製造工程のその３の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図６】第１の実施形態の製造工程のその４の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図７】第１の実施形態の製造工程のその５の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図８】図３及び図５の各工程途中の要部の斜視図である。
【図９】本発明の第２の実施形態の一部を破断した斜視図である。
【図１０】第２の実施形態を製造工程順に示す図９のＣ−Ｃ線に沿う断面図である。
【図１１】第３の実施形態の一部を破断した斜視図である。
【図１２】第４の実施形態の一部を破断した斜視図である。
【図１３】従来の半導体装置の一例の平面図である。
【図１４】従来の改善された半導体装置の平面図とＤ−Ｄ線断面図である。
【符号の説明】
１，１Ａ，１Ｂ　素子チップ
２（２ａ〜２ｄ）　金ワイヤ
３　樹脂パッケージ
１０，１０Ａ，１０Ｂ　第１のリードフレーム
１１　アイランド
１２　ドレインリード部
１３　フレーム
１４　連結部
１５　カソードリード部
２０，２０Ａ，２０Ｂ　第２のリードフレーム
２１　ゲートリード部
２２　ソースリード部
２３　フレーム
２４　連結部
２５　アノードリード部
２６　カソードリード部
ＴＤ　ドレイン電極
ＴＧ　ゲート電極
ＴＳ　ソース電極
ＴＡ　アノード電極
ＴＫ　カソード電極

Claims (12)

  1. アイランドを備える第１のリードフレームと、前記アイランド上にマウントされる素子チップと、リード部を備えて前記第１のリードフレームに重ねられる第２のリードフレームとを備え、前記第２のリードフレームの前記リード部の第１のリード部の内端部が前記素子チップの表面上に所要の空隙をもって配置され、当該第１のリード部の内端部と前記素子チップの表面の電極とがボンディングワイヤにより接続され、少なくとも前記素子チップ、前記第２のリードフレームのリード部の内端部及び前記ボンディングワイヤはパッケージにより封止されていることを特徴とする半導体装置。
  2. 前記第２のリードフレームの前記リード部は第２のリード部を備え、当該第２のリード部の内端部は前記素子チップの表面の電極に直接接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のリードフレームの前記リード部の外端部は、前記第１のリードフレームとほぼ同一平面上に位置され、前記リード部は当該外端部から前記内端部に沿って前記アイランドの上方に向けて曲げ形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２のリードフレームの前記リード部の内端部及び外端部は前記第１のリードフレームとほぼ同一平面上に位置され、前記第１のリードフレームの前記アイランドは前記リード部の内端部の下方に向けて曲げ形成されていることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記素子チップは表面にゲート電極とソース電極を備え、裏面にドレイン電極を備えるトランジスタチップであり、前記第１のリードフレームのアイランドにはドレインリード部が一体に形成され、前記第２のリードフレームの前記第１のリード部は前記ゲート電極にボンディングワイヤにより接続されるゲートリード部であり、前記第２のリード部はソース電極に直接に接続されるソースリード部であることを特徴とする請求項２ないし４のいずれかに記載の半導体装置。
  6. 前記第２のリードフレームの前記第１のリード部が複数設けられ、当該複数の第１のリード部の各内端部がそれぞれ前記素子チップの電極にボンディングワイヤにより接続されていることを特徴とする請求項１，３，４のいずれかに記載の半導体装置。
  7. 前記素子チップは表面にゲート電極とソース電極を備え、裏面にドレイン電極を備えるトランジスタチップであり、前記第１のリードフレームのアイランドにはドレインリード部が一体に形成され、前記第２のリードフレームの前記第１のリード部の一つは前記ゲート電極にボンディングワイヤにより接続されるゲートリード部であり、前記第１のリード部の他の一つはソース電極に複数本のボンディングワイヤにより接続されるソースリード部であることを特徴とする請求項６に記載の半導体装置。
  8. 前記素子チップは表面にアノード電極又はカソード電極の一方を備え、裏面に他方の電極を備えるダイオードチップであり、前記第１のリードフレームのアイランドには前記他方の電極リード部が一体に形成され、前記第２のリードフレームの前記第１のリード部は前記一方の電極にボンディングワイヤにより接続される一方の電極リード部であることを特徴とする請求項１に記載の半導体装置。
  9. 前記素子チップは表面にアノード電極及びカソード電極を備え、前記第１のリード部の一つは前記アノード電極にボンディングワイヤにより接続されるアノードリード部であり、前記第１のリード部の他の一つは前記カソード電極にボンディングワイヤにより接続されるカソードリード部であることを特徴とする請求項１に記載の半導体装置。
  10. 第１のリードフレームのアイランド上に素子チップをマウントする工程と、前記第１のリードフレーム上に第２のリードフレームに設けたリード部の第１のリード部の内端部が前記素子チップの上方に所要の空隙をもって配置するように当該第２のリードフレームを重ねる工程と、前記第１のリード部の内端部と前記素子チップの電極とをワイヤボンディングする工程と、前記素子チップ及びリード部を封止してパッケージを形成する工程と、前記パッケージから突出された少なくとも前記第１のリード部を前記各リードフレームから切断分離して個片化する工程を含むことを特徴とする半導体装置の組立方法。
  11. 前記第２のリードフレームに設けたリード部に第２のリード部を備え、前記第２のリード部の内端部を前記素子チップの表面の電極に直接に接合する工程を含むことを特徴とする請求項１０に記載の半導体装置の組立方法。
  12. 前記第２のリード部の内端部を前記素子チップの表面の電極に直接に接合する工程は、前記素子チップの表面の電極に接合材の層を形成する工程と、前記第２のリードフレームを第１のリードフレーム上に重ねる工程において当該第２のリードフレームの第２リード部の内端部を前記電極に所要の圧力で当接させる工程と、前記当接した状態を保ったまま前記素子チップを加熱し、前記接合材を溶融して前記電極と第２のリード部の内端部とを接合する工程であることを特徴とする請求項１１に記載の半導体装置の組立方法。
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