WO2024080089A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2024080089A1
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semiconductor device
conductive member
chip
terminal lead
mounting portion
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諒介 福田
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ローム株式会社
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    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 semiconductor devices in which semiconductor elements such as diodes or transistors are covered with a resin package are known (for example, Patent Document 1).
  • the semiconductor device described in Patent Document 1 includes first to third lead frames, a power semiconductor chip, a first inner lead, a second inner lead, and a molded resin.
  • the power semiconductor chip includes a first power semiconductor chip bonded to the first lead frame, and a second power semiconductor chip bonded to the second lead frame.
  • the first and second power semiconductor chips each function as a switching element.
  • the first inner lead connects the first power semiconductor chip to the second lead frame.
  • the second inner lead connects the second power semiconductor chip to the third lead frame.
  • the two inner leads are each arranged separately.
  • An object of the present disclosure is to provide a semiconductor device and a method for manufacturing a semiconductor device that are improved over conventional methods.
  • an object of the present disclosure is to provide a semiconductor device and a method for manufacturing a semiconductor device that improves production efficiency.
  • the semiconductor device provided by the first aspect of the present disclosure includes a semiconductor circuit section, a first conductive member that is conductive to the semiconductor circuit section, a second conductive member that is conductive to the semiconductor circuit section, an insulating member that contacts the first conductive member and the second conductive member, and a sealing resin that covers the semiconductor circuit section, the first conductive member, the second conductive member, and a portion of the insulating member.
  • the first conductive member and the second conductive member are fixed by the insulating member.
  • the method for manufacturing a semiconductor device includes the steps of preparing a lead frame including a first conductive member and a second conductive member, fixing the first conductive member and the second conductive member with an insulating member in the lead frame state, joining the first conductive member and the second conductive member to a semiconductor circuit section while the first conductive member and the second conductive member are fixed with the insulating member, and forming a sealing resin that covers the first conductive member, the second conductive member, and the semiconductor circuit section.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. 3 is a plan view of FIG. 2 in which the sealing resin is shown by imaginary lines.
  • FIG. 4 is a partially enlarged view of a part of FIG.
  • FIG. 5 is a bottom view showing the semiconductor device according to the first embodiment.
  • FIG. 6 is a front view showing the semiconductor device according to the first embodiment.
  • FIG. 7 is a right side view showing the semiconductor device according to the first embodiment.
  • FIG. 8 is a partially enlarged view of a part of FIG. 7, in which the sealing resin is indicated by imaginary lines.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. FIG.
  • FIG. 10 is a partially enlarged view of a part of FIG.
  • FIG. 11 is a partially enlarged view of a part of FIG.
  • FIG. 12 is a partially enlarged view of a part of FIG.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a partially enlarged view of a part of FIG.
  • FIG. 15 is a cross-sectional view taken along line XV-XV in FIG.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • FIG. 17 is a diagram illustrating an example of a circuit configuration of the semiconductor device according to the first embodiment.
  • FIG. 18 is a plan view showing a process of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 18 is a plan view showing a process of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 19 is a plan view showing a process of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 20 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 21 is a plan view showing a semiconductor device according to a first modification of the first embodiment, in which a sealing resin is indicated by imaginary lines.
  • FIG. 22 is a diagram illustrating an example of a circuit configuration of a semiconductor device according to a first modification of the first embodiment.
  • FIG. 23 is a plan view showing a semiconductor device according to a second modification of the first embodiment, in which a sealing resin is indicated by imaginary lines.
  • FIG. 24 is a diagram illustrating an example of a circuit configuration of a semiconductor device according to a second modification of the first embodiment.
  • FIG. 20 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 21 is a plan view showing a semiconductor device according to a first modification of
  • FIG. 25 is a plan view showing a semiconductor device according to a third modification of the first embodiment, in which a sealing resin is indicated by imaginary lines.
  • FIG. 26 is a diagram illustrating an example of a circuit configuration of a semiconductor device according to a third modification of the first embodiment.
  • FIG. 27 is a plan view showing the semiconductor device according to the second embodiment, in which the sealing resin is indicated by imaginary lines.
  • FIG. 28 is a partially enlarged view of a part of FIG.
  • FIG. 29 is a cross-sectional view taken along line XXIX-XXIX in FIG.
  • FIG. 30 is a diagram illustrating an example of a circuit configuration of a semiconductor device according to the second embodiment.
  • FIG. 31 is a plan view showing a semiconductor device according to a first modification of the second embodiment, in which a sealing resin is indicated by imaginary lines.
  • FIG. 32 is a plan view showing a semiconductor device according to a second modification of the second embodiment, in which a sealing resin is indicated by imaginary lines.
  • FIG. 33 is a plan view showing a semiconductor device according to a third modification of the second embodiment, in which a sealing resin is indicated by imaginary lines.
  • FIG. 34 is a cross-sectional view showing a semiconductor device according to a modified example, and corresponds to the cross section of FIG.
  • FIG. 35 is a cross-sectional view showing a semiconductor device according to a modified example, and corresponds to the cross section of FIG. FIG.
  • FIG. 36 is an enlarged plan view of a main part of a semiconductor device according to a modified example.
  • FIG. 37 is a cross-sectional view showing the semiconductor device of FIG. 36, and corresponds to the cross section of FIG.
  • FIG. 38 is an enlarged plan view of a main part of a semiconductor device according to a modified example.
  • FIG. 39 is a cross-sectional view showing a semiconductor device according to a modified example, and corresponds to the cross section of FIG.
  • FIG. 40 is an enlarged plan view of a main part of a semiconductor device according to a modified example.
  • FIG. 41 is a front view showing the semiconductor device of FIG. 40, in which the sealing resin is indicated by imaginary lines.
  • an object A is formed on an object B
  • an object A is formed on (an object B)
  • an object A is formed directly on an object B
  • an object A is formed on an object B with another object interposed between the object A and the object B” unless otherwise specified.
  • an object A is disposed on an object B” and “an object A is disposed on (an object B)” include “an object A is disposed directly on an object B” and “an object A is disposed on (an object B) with another object interposed between the object A and the object B” unless otherwise specified.
  • an object A is located on (an object B) includes “an object A is in contact with an object B and is located on (an object B)” and “an object A is located on (an object B) with another object interposed between the object A and the object B".
  • an object A overlaps an object B includes “an object A overlaps the entire object B” and “an object A overlaps a part of an object B” unless otherwise specified.
  • an object A (its material) contains a certain material C includes “an object A (its material) is made of a certain material C” and "an object A (its material) is mainly composed of a certain material C.”
  • FIGS. 1 to 17 show a semiconductor device A10 according to a first embodiment.
  • the semiconductor device A10 includes a first mounting portion 10A, a second mounting portion 10B, a plurality of terminal leads 13, a semiconductor circuit portion 20, two conductive members 31, 32, a plurality of conductive members 41A, 41B, 42A, 42B, a sealing resin 50, and an insulating member 60.
  • the plurality of terminal leads 13 include a first terminal lead 14, a second terminal lead 15, a third terminal lead 16, a fourth terminal lead 171, a sixth terminal lead 172, a fifth terminal lead 181, and a seventh terminal lead 182.
  • the semiconductor circuit portion 20 includes a first chip 21 and a second chip 22.
  • the thickness direction of the semiconductor device A10 is referred to as the "thickness direction z".
  • one side of the thickness direction z may be referred to as the upper side, and the other side as the lower side.
  • the terms “upper”, “lower”, “upper”, “lower”, “top surface” and “bottom surface” indicate the relative positional relationship of each component in the thickness direction z, and do not necessarily define the relationship with the direction of gravity.
  • “planar view” refers to the view in the thickness direction z.
  • the direction perpendicular to the thickness direction z is referred to as the "first direction x”.
  • the direction perpendicular to the thickness direction z and the first direction x is referred to as the "second direction y”.
  • the semiconductor device A10 converts the DC power supply voltage applied to the first terminal lead 14 and the second terminal lead 15 of the multiple terminal leads 13 into an AC voltage using the semiconductor circuit section 20 (first chip 21 and second chip 22).
  • the converted AC voltage is input to a power supply target such as a motor from the third terminal lead 16 of the multiple terminal leads 13.
  • the semiconductor device A10 is used in a power conversion circuit such as an inverter.
  • the first mounting portion 10A and the second mounting portion 10B are positioned apart from each other in the first direction x.
  • the first mounting portion 10A, together with the second mounting portion 10B and the multiple terminal leads 13, are composed of the same lead frame.
  • the lead frame is copper (Cu) or a copper alloy. Therefore, the composition of each of the first mounting portion 10A, the second mounting portion 10B and the multiple terminal leads 13 includes copper.
  • Each of the first mounting portion 10A and the second mounting portion 10B is, for example, approximately rectangular in a plan view.
  • the first mounting portion 10A and the second mounting portion 10B each have a main surface 101 and a back surface 102. Unless otherwise specified, the main surface 101 and the back surface 102 described below are common to the first mounting portion 10A and the second mounting portion 10B.
  • the main surface 101 faces one side (upward) in the thickness direction z.
  • the main surface 101 is covered with sealing resin 50.
  • the first chip 21 is mounted on the main surface 101 of the first mounting portion 10A.
  • the back surface 102 of the first mounting portion 10A faces the side opposite to the side where the first chip 21 is located in the thickness direction z.
  • the second chip 22 is mounted on the main surface 101 of the second mounting portion 10B.
  • the back surface 102 of the second mounting portion 10B faces the side opposite to the side where the second chip 22 is located in the thickness direction z.
  • the back surface 102 is exposed from the sealing resin 50.
  • the back surface 102 is plated with, for example, tin (Sn).
  • the sealing resin 50 covers the semiconductor circuit section 20 (the first chip 21 and the second chip 22), the two conductive members 31, 32, and at least a portion of each of the first mounting section 10A and the second mounting section 10B. Furthermore, the sealing resin 50 covers a portion of each of the multiple terminal leads 13 and the multiple conductive members 41A, 41B, 42A, and 42B.
  • the sealing resin 50 has electrical insulation properties.
  • the sealing resin 50 includes, for example, a black epoxy resin. As shown in Fig. 2, the dimension L1 of the sealing resin 50 in the first direction x is longer than the dimension L2 of the sealing resin 50 in the second direction y.
  • the sealing resin 50 has a resin main surface 51, a resin back surface 52, a pair of first side surfaces 53, a second side surface 54, a third side surface 55, multiple recesses 56, a groove portion 57, and multiple recesses 581, 582.
  • the resin main surface 51 faces the same side as the main surfaces 101 of the first mounting portion 10A and the second mounting portion 10B in the thickness direction z.
  • the resin back surface 52 faces the opposite side to the resin main surface 51 in the thickness direction z.
  • the back surfaces 102 of the first mounting portion 10A and the second mounting portion 10B are exposed from the resin back surface 52.
  • the pair of first side surfaces 53 are positioned apart from each other in the first direction x.
  • the pair of first side surfaces 53 face the first direction x and extend in the second direction y.
  • the pair of first side surfaces 53 are connected to the resin main surface 51 and the resin back surface 52.
  • the second side 54 and the third side 55 are located apart from each other in the second direction y.
  • the second side 54 and the third side 55 face opposite each other in the second direction y and extend in the first direction x.
  • the second side 54 and the third side 55 are connected to the resin main surface 51 and the resin back surface 52.
  • a plurality of terminal leads 13 are exposed from the third side 55.
  • the multiple recesses 56 recess from the third side surface 55 in the second direction y and extend from the resin main surface 51 to the resin back surface 52 in the thickness direction z.
  • the multiple recesses 56 are individually located between the seventh terminal lead 182 and the third terminal lead 16, between the third terminal lead 16 and the first terminal lead 14, between the first terminal lead 14 and the second terminal lead 15, and between the second terminal lead 15 and the fifth terminal lead 181.
  • the groove portion 57 is recessed from the resin back surface 52 in the thickness direction z and extends along the second direction y. Both sides of the groove portion 57 in the second direction y are connected to the second side surface 54 and the third side surface 55. When viewed in the thickness direction z, the groove portion 57 separates the back surface 102 of the first mounting portion 10A from the back surface 102 of the second mounting portion 10B.
  • each of the multiple recesses 581, 582 is recessed from the resin main surface 51 in the thickness direction z.
  • the planar shape of each of the multiple recesses 581, 582 is not particularly limited, but is circular in the illustrated example.
  • Each of the multiple recesses 581 overlaps the first mounting portion 10A in a planar view.
  • the multiple recesses 581 are individually located near the four corners of the first mounting portion 10A in a planar view.
  • Each of the multiple recesses 582 overlaps the second mounting portion 10B in a planar view.
  • the multiple recesses 582 are individually located near the four corners of the second mounting portion 10B in a planar view.
  • the multiple recesses 581 are formed by pins for fixing the first mounting portion 10A during the manufacture of the semiconductor device A10.
  • the pins are pressed against the first mounting portion 10A at a stage before the sealing resin 50 is formed, and fix the first mounting portion 10A. In this state, the formation of the sealing resin 50 begins. Then, the pin is pulled out before the formation of the sealing resin 50 is completed. As a result, the sealing resin 50 is formed in at least a part of the area where the pin was located, so that the main surface 101 of the first mounting portion 10A is covered with the sealing resin 50.
  • the multiple recesses 581 are marks formed by the molding process of the sealing resin 50.
  • the multiple recesses 582 are also formed by pins for fixing the second mounting portion 10B during the manufacture of the semiconductor device A10. The multiple recesses 582 are marks formed by the molding process of the sealing resin 50.
  • the first mounting portion 10A and the second mounting portion 10B have a first end face 111, a second end face 112, a third end face 113, and a fourth end face 114.
  • the first end face 111, the second end face 112, the third end face 113, and the fourth end face 114 are covered with the sealing resin 50.
  • the first end face 111 faces in the first direction x and extends in the second direction y.
  • the first end face 111 is located closest to a pair of first side faces 53 of the sealing resin 50.
  • the second end face 112 faces in the second direction y and extends in the first direction x.
  • the second end face 112 is located closest to the second side face 54 of the sealing resin 50.
  • the third end face 113 faces the opposite side to the second end face 112 in the second direction y, and extends in the first direction x.
  • the third end surface 113 is located closest to the third side surface 55 of the sealing resin 50.
  • the fourth end surface 114 faces the opposite side to the first end surface 111 in the first direction x and extends in the second direction y.
  • a groove portion 57 is located between the fourth end surface 114 of the first mounting portion 10A and the fourth end surface 114 of the second mounting portion 10B.
  • the distance P2 between the third end face 113 and the third side face 55 is longer than the distance P1 between the second end face 112 and the second side face 54.
  • the second mounting portion 10B has a first seating surface 103 and a first upright surface 104.
  • the first seating surface 103 faces the same side as the main surface 101 in the thickness direction z, and is located between the main surface 101 and the back surface 102 in the thickness direction z.
  • the first seating surface 103 is connected to the fourth end surface 114.
  • the first upright surface 104 faces a direction perpendicular to the thickness direction z, and is connected to the first seating surface 103 and the main surface 101.
  • the first seating surface 103 and the first upright surface 104 form a step on the second mounting portion 10B.
  • Each of the first chip 21 and the second chip 22 is, for example, a transistor.
  • the transistor is, for example, any one of a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), a bipolar transistor, and an IGBT (Insulated Gate Bipolar Transistor).
  • the first chip 21 and the second chip 22 are each an RC-IGBT with a built-in reverse conducting diode, as shown in FIG. 17. Note that the first chip 21 and the second chip 22 may be an IGBT without a built-in reverse conducting diode.
  • Each of the first chip 21 and the second chip 22 includes a compound semiconductor substrate.
  • the composition of the compound semiconductor substrate includes silicon (Si) or silicon carbide (SiC).
  • the first chip 21 is mounted on the first mounting portion 10A as shown in Figures 3, 4, 9 and 10.
  • the center of gravity of the first chip 21 overlaps with the center of the first mounting portion 10A.
  • the center of the first mounting portion 10A is the center when the first mounting portion 10A is divided into Nx (Nx is a positive odd number) in the first direction x, and is the region that corresponds to the center when the first mounting portion 10A is divided into Ny (Ny is a positive odd number) in the second direction y.
  • Nx and Ny are not limited in any way, but are, for example, 3 or 5.
  • the first chip 21 has a first main surface 21a and a first back surface 21b.
  • the first main surface 21a and the first back surface 21b are spaced apart from each other in the thickness direction z.
  • the first main surface 21a faces in the same direction as the main surface 101 of the first mounting portion 10A.
  • the first back surface 21b faces the opposite side to the first main surface 21a in the thickness direction z and faces the main surface 101 of the first mounting portion 10A.
  • the first chip 21 has a first main surface electrode 211, multiple main surface electrodes 212, 214, and a first back surface electrode 213.
  • the first principal surface electrode 211 is disposed on the first principal surface 21a. A current corresponding to the power converted by the first chip 21 flows through the first principal surface electrode 211.
  • the first principal surface electrode 211 is, for example, an emitter electrode, and in an example where the first chip 21 is a MOSFET, the first principal surface electrode 211 is, for example, a source electrode.
  • the first principal surface electrode 211 includes a plurality of metal plating layers.
  • the first principal surface electrode 211 includes a nickel (Ni) plating layer and a gold (Au) plating layer laminated on the nickel plating layer.
  • the first principal surface electrode 211 may include a nickel plating layer, a palladium (Pd) plating layer laminated on the nickel plating layer, and a gold plating layer laminated on the palladium plating layer.
  • the principal surface electrode 212 is disposed on the first principal surface 21a.
  • a first drive signal (gate voltage) for driving the first chip 21 is applied to the principal surface electrode 212.
  • the principal surface electrode 212 is, for example, a gate electrode in either the case where the first chip 21 is an IGBT or a MOSFET. In a plan view, the area of the principal surface electrode 212 is smaller than the area of the first principal surface electrode 211.
  • the pair of principal surface electrodes 214 are arranged on the first principal surface 21a. Each of the pair of principal surface electrodes 214 has the same potential as the first principal surface electrode 211. In an example where the first chip 21 is an IGBT, each of the pair of principal surface electrodes 214 is, for example, an emitter sense electrode, and in an example where the first chip 21 is a MOSFET, each of the pair of principal surface electrodes 214 is, for example, a source sense electrode. In a plan view, the pair of principal surface electrodes 214 are arranged on both sides of the principal surface electrode 212 in the second direction y. Note that the first chip 21 may have only one of the pair of principal surface electrodes 214, or may have neither of the pair of principal surface electrodes 214.
  • the first back surface electrode 213 is disposed on the first back surface 21b.
  • the first back surface electrode 213 is provided facing the main surface 101 of the first mounting portion 10A.
  • a current corresponding to the power before being converted by the first chip 21 flows through the first back surface electrode 213.
  • the first back surface electrode 213 is, for example, a collector electrode, and in an example where the first chip 21 is a MOSFET, the first back surface electrode 213 is, for example, a drain electrode.
  • the second chip 22 is mounted on the main surface 101 of the second mounting portion 10B as shown in Figures 3, 4, 9 and 11.
  • the center of gravity of the second chip 22 overlaps with the center of the second mounting portion 10B.
  • the center of the second mounting portion 10B is the center when the second mounting portion 10B is divided into Lx (Lx is a positive odd number) in the first direction x, and is the region that corresponds to the center when the second mounting portion 10B is divided into Ly (Ly is a positive odd number) in the second direction y.
  • Lx and Ly are not limited in any way, but are, for example, 3 or 5.
  • the second chip 22 has a second main surface 22a and a second back surface 22b.
  • the second main surface 22a and the second back surface 22b are spaced apart from each other in the thickness direction z.
  • the second main surface 22a faces in the same direction as the main surface 101 of the second mounting portion 10B.
  • the second back surface 22b faces the opposite side to the second main surface 22a in the thickness direction z and faces the main surface 101 of the second mounting portion 10B.
  • the second chip 22 has a second principal surface electrode 221, a plurality of principal surface electrodes 222, 224, and a second back surface electrode 223.
  • the second principal surface electrode 221 is disposed on the second principal surface 22a. A current corresponding to the power converted by the second chip 22 flows through the second principal surface electrode 221.
  • the second principal surface electrode 221 is, for example, an emitter electrode, and in an example where the second chip 22 is a MOSFET, the second principal surface electrode 221 is, for example, a source electrode.
  • the second principal surface electrode 221 includes multiple metal plating layers, similar to the first principal surface electrode 211.
  • the second principal surface electrode 221 includes a nickel (Ni) plating layer and a gold (Au) plating layer laminated on the nickel plating layer.
  • the second principal surface electrode 221 may include a nickel plating layer, a palladium (Pd) plating layer laminated on the nickel plating layer, and a gold plating layer laminated on the palladium plating layer.
  • the principal surface electrode 222 is disposed on the second principal surface 22a.
  • a second drive signal (gate voltage) for driving the second chip 22 is applied to the principal surface electrode 222.
  • the principal surface electrode 222 is, for example, a gate electrode.
  • the area of the principal surface electrode 222 is smaller than the area of the second principal surface electrode 221.
  • the pair of principal surface electrodes 224 are arranged on the second principal surface 22a. Each of the pair of principal surface electrodes 224 has the same potential as the second principal surface electrode 221. In an example where the second chip 22 is an IGBT, each of the pair of principal surface electrodes 224 is, for example, an emitter sense electrode, and in an example where the second chip 22 is a MOSFET, each of the pair of principal surface electrodes 224 is, for example, a source sense electrode. In a plan view, the pair of principal surface electrodes 224 are arranged on both sides of the principal surface electrode 222 in the second direction y. Note that the second chip 22 may have only one of the pair of principal surface electrodes 224, or may have neither of the pair of principal surface electrodes 224.
  • the second back surface electrode 223 is disposed on the second back surface 22b.
  • the second back surface electrode 223 is provided facing the main surface 101 of the second mounting portion 10B.
  • a current corresponding to the power before being converted by the second chip 22 flows through the second back surface electrode 223.
  • the second back surface electrode 223 is, for example, a collector electrode, and in an example where the second chip 22 is a MOSFET, the second back surface electrode 223 is, for example, a drain electrode.
  • the semiconductor device A10 further includes two die bonding layers 231, 232.
  • Each of the two die bonding layers 231, 232 is conductive.
  • Each of the die bonding layers 231, 232 is, for example, solder.
  • each of the die bonding layers 231, 232 may be a sintered metal.
  • the die bonding layer 231 is interposed between the main surface 101 of the first mounting portion 10A and the first back electrode 213 of the first chip 21.
  • the die bonding layer 231 joins the main surface 101 of the first mounting portion 10A and the first back electrode 213 of the first chip 21. This allows the first back electrode 213 of the first chip 21 to be conductive to the first mounting portion 10A.
  • the die bonding layer 232 is interposed between the main surface 101 of the second mounting portion 10B and the second back electrode 223 of the second chip 22.
  • the die bonding layer 232 joins the main surface 101 of the second mounting portion 10B and the second back electrode 223 of the second chip 22. This allows the second back electrode 223 of the second chip 22 to be conductive to the second mounting portion 10B.
  • the multiple terminal leads 13 are located on the side opposite to the side where the second end face 112 faces the first mounting portion 10A and the second mounting portion 10B in the second direction y. At least one of the multiple terminal leads 13 is electrically connected to either the first chip 21 or the second chip 22.
  • the multiple terminal leads 13 are arranged along the first direction x.
  • the multiple terminal leads 13 include a first terminal lead 14, a second terminal lead 15, a third terminal lead 16, a fourth terminal lead 171, a fifth terminal lead 181, a sixth terminal lead 172, and a seventh terminal lead 182.
  • the first terminal lead 14 is located away from the first mounting portion 10A and the second mounting portion 10B in the second direction y, and is located between the second terminal lead 15 and the third terminal lead 16 in the first direction x.
  • the first terminal lead 14 extends along the second direction y.
  • the first terminal lead 14 is electrically connected to the second main surface electrode 221 of the second chip 22.
  • the first terminal lead 14 includes a covering portion 14A and an exposed portion 14B.
  • the covering portion 14A is covered with the sealing resin 50.
  • the exposed portion 14B is connected to the covering portion 14A and is exposed from the third side surface 55 of the sealing resin 50.
  • the exposed portion 14B extends away from the first mounting portion 10A and the second mounting portion 10B in the second direction y.
  • the surface of the exposed portion 14B is, for example, tin-plated.
  • the covering portion 14A of the first terminal lead 14 has a second seating surface 14C and a second upright surface 14D.
  • the second seating surface 14C faces the same side in the thickness direction z as the main surfaces 101 of the first mounting portion 10A and the second mounting portion 10B, and is located lower in the thickness direction z than the upper surface of the covering portion 14A (the surface facing upward in the thickness direction z).
  • the second upright surface 14D faces in a direction perpendicular to the thickness direction z, and is connected to the second seating surface 14C and the upper surface of the covering portion 14A.
  • the second seating surface 14C and the second upright surface 14D form a step in the covering portion 14A of the first terminal lead 14.
  • the second terminal lead 15 includes a portion extending along the second direction y and is connected to the first mounting portion 10A. Therefore, the second terminal lead 15 is electrically connected to the first back electrode 213 of the first chip 21 via the first mounting portion 10A.
  • the second terminal lead 15 is a P terminal (positive electrode) to which the DC power supply voltage to be converted is applied.
  • the second terminal lead 15 includes a covering portion 15A and an exposed portion 15B. As shown in FIG. 4, the covering portion 15A is connected to the third end surface 113 of the first mounting portion 10A and is covered with the sealing resin 50. When viewed in the first direction x, the covering portion 15A is bent. As shown in FIGS.
  • the exposed portion 15B is connected to the covering portion 15A and is exposed from the third side surface 55 of the sealing resin 50.
  • the exposed portion 15B extends away from the first mounting portion 10A in the second direction y.
  • the surface of exposed portion 15B is, for example, tin-plated.
  • the third terminal lead 16 includes a portion extending along the second direction y and is connected to the second mounting portion 10B. Therefore, the third terminal lead 16 is electrically connected to the second back electrode 223 of the second chip 22 via the second mounting portion 10B.
  • the AC power converted by the first chip 21 and the second chip 22 is output from the third terminal lead 16.
  • the third terminal lead 16 includes a covering portion 16A and an exposed portion 16B. As shown in FIG. 4, the covering portion 16A is connected to the third end surface 113 of the second mounting portion 10B and is covered with the sealing resin 50. When viewed in the first direction x, the covering portion 16A is bent in the same manner as the covering portion 15A of the second terminal lead 15. As shown in FIGS.
  • the exposed portion 16B is connected to the covering portion 16A and is exposed from the third side surface 55 of the sealing resin 50.
  • the exposed portion 16B extends away from the second mounting portion 10B in the second direction y.
  • the surface of the exposed portion 16B is plated with, for example, tin.
  • the fourth terminal lead 171 is located away from the first mounting portion 10A in the second direction y and is located on one side in the first direction x.
  • the sixth terminal lead 172 is located away from the second mounting portion 10B in the second direction y and is located on the other side in the first direction x.
  • the fourth terminal lead 171 is electrically connected to the principal surface electrode 212 (gate electrode) of the first chip 21.
  • a drive signal (gate voltage) for driving the first chip 21 is applied to the fourth terminal lead 171.
  • the sixth terminal lead 172 is electrically connected to the principal surface electrode 222 (gate electrode) of the second chip 22.
  • a drive signal (gate voltage) for driving the second chip 22 is applied to the sixth terminal lead 172.
  • the fourth terminal lead 171 includes a covering portion 171A and an exposed portion 171B.
  • the covering portion 171A is covered with the sealing resin 50.
  • the exposed portion 171B is connected to the covering portion 171A and is exposed from the third side surface 55 of the sealing resin 50.
  • the exposed portion 171B extends in the second direction y away from the first mounting portion 10A.
  • the surface of the exposed portion 171B is, for example, tin-plated.
  • the sixth terminal lead 172 includes a covering portion 172A and an exposed portion 172B.
  • the covering portion 172A is covered with the sealing resin 50.
  • the exposed portion 172B is connected to the covering portion 172A and is exposed from the sealing resin 50.
  • the exposed portion 172B extends in the second direction y away from the second mounting portion 10B.
  • the surface of the exposed portion 172B is, for example, tin-plated.
  • the fifth terminal lead 181 is located away from the first mounting portion 10A in the second direction y, and is located between the second terminal lead 15 and the fourth terminal lead 171 in the first direction x.
  • the seventh terminal lead 182 is located away from the second mounting portion 10B in the second direction y, and is located between the third terminal lead 16 and the sixth terminal lead 172 in the first direction x.
  • the fifth terminal lead 181 is electrically connected to the principal surface electrode 214 (emitter sense electrode) of the first chip 21.
  • a voltage corresponding to the current flowing through the principal surface electrode 214 (first principal surface electrode 211) of the first chip 21 is applied to the fifth terminal lead 181.
  • the seventh terminal lead 182 is electrically connected to the second principal surface electrode 221 (emitter sense electrode) of the second chip 22.
  • a voltage corresponding to the current flowing through the principal surface electrode 224 (second principal surface electrode 221) of the second chip 22 is applied to the seventh terminal lead 182.
  • the fifth terminal lead 181 includes a covering portion 181A and an exposed portion 181B.
  • the covering portion 181A is covered with the sealing resin 50.
  • the exposed portion 181B is connected to the covering portion 181A and is exposed from the third side surface 55 of the sealing resin 50.
  • the exposed portion 181B extends in the second direction y away from the first mounting portion 10A.
  • the surface of the exposed portion 181B is, for example, tin-plated.
  • the seventh terminal lead 182 includes a covering portion 182A and an exposed portion 182B.
  • the covering portion 182A is covered with the sealing resin 50.
  • the exposed portion 182B is connected to the covering portion 182A and is exposed from the third side surface 55 of the sealing resin 50.
  • the exposed portion 182B extends in the second direction y away from the second mounting portion 10B.
  • the surface of the exposed portion 182B is, for example, tin-plated.
  • the heights h of the exposed portions 14B of the first terminal lead 14, 15B of the second terminal lead 15, and 16B of the third terminal lead 16 are all the same (or approximately the same). Furthermore, the thicknesses of these are all the same (or approximately the same). Therefore, when viewed in the first direction x, at least a portion of the first terminal lead 14 (exposed portion 14B) overlaps with each of the second terminal lead 15 and the third terminal lead 16 (see FIG. 7).
  • the conductive member 31 is electrically connected to the semiconductor circuit section 20 (first chip 21).
  • the conductive member 31 is an example of a "first conductive member" as described in the claims. As shown in FIG. 3, the conductive member 31 is joined to the first main surface electrode 211 of the first chip 21 and the second mounting section 10B. As a result, the first main surface electrode 211 is electrically connected to the second mounting section 10B and the second back surface electrode 223 of the second chip 22.
  • the conductive member 31 contains copper.
  • the conductive member 31 is a metal clip.
  • the conductive member 31 has a first body section 311, a plurality of first joints 312, a second joint 313, a plurality of first connecting sections 314, and a second connecting section 315.
  • the first body portion 311 forms a main portion of the conductive member 31.
  • the first body portion 311 extends in the first direction x.
  • the first body portion 311 extends linearly between the first chip 21 and the second chip 22 in a plan view.
  • the first body portion 311 straddles between the first mounting portion 10A and the second mounting portion 10B.
  • the first body portion 311 is located above the multiple first joint portions 312 and the second joint portions 313 in the thickness direction z.
  • the first body portion 311 includes two partition portions 311a, 311b.
  • partition 311a is connected to a plurality of first connecting portions 314 and partition 311b.
  • Partition 311b is connected to partition 311a and second connecting portion 315.
  • the width of partition 311b (dimension in the second direction y) is smaller than the width of partition 311a (dimension in the second direction y).
  • first main body portion 311 has an L-shape in a plan view.
  • the first joints 312 are each joined to the first principal surface electrode 211 of the first chip 21. As shown in FIG. 3, 4 and 15, the first joints 312 are spaced apart from one another in the second direction y. The first joints 312 are arranged parallel to one another (or approximately parallel) in a plan view. Each of the first joints 312 is connected to the first body 311 (partition 311a) via a corresponding one of the first connecting portions 314. The first connecting portions 314 are connected to the first body 311 and the first joints 312. As shown in FIG. 9, each of the first connecting portions 314 is bent in the thickness direction z.
  • the second joint 313 is joined to the first seating surface 103 of the second mounting portion 10B.
  • the second joint 313 extends in the second direction y. At least a portion of the second joint 313 is contained in an area defined by the first seating surface 103 and the first upright surface 104 of the second mounting portion 10B.
  • the second joint 313 is connected to the first main body portion 311 (partition portion 311b) via the second connecting portion 315. As shown in Figure 9, the second connecting portion 315 is bent in the thickness direction z.
  • the second joint 313 is located on the opposite side to the first joint 312 with the first main body portion 311 in between.
  • the semiconductor device A10 further includes a first bonding layer 33.
  • the first bonding layer 33 is interposed between the first main surface electrode 211 of the first chip 21 and each of the first bonding portions 312.
  • the first bonding layer 33 bonds the first main surface electrode 211 to each of the first bonding portions 312.
  • the first bonding layer 33 is conductive.
  • the first bonding layer 33 is, for example, solder.
  • the first bonding layer 33 may be a sintered metal.
  • each of the multiple first bonding portions 312 is 0.1 mm or more and is not more than twice the maximum thickness Tmax (see FIG. 10) of the first bonding layer 33.
  • the maximum thickness Tmax of the first bonding layer 33 is greater than the thickness of the first chip 21.
  • the semiconductor device A10 further includes a second bonding layer 34.
  • the second bonding layer 34 is interposed between the first seating surface 103 of the second mounting portion 10B and the second bonding portion 313.
  • the second bonding layer 34 bonds the second mounting portion 10B and the second bonding portion 313.
  • the second bonding layer 34 is conductive.
  • the second bonding layer 34 is, for example, solder.
  • the second bonding layer 34 may be a sintered metal.
  • the conductive member 32 is electrically connected to the semiconductor circuit section 20 (second chip 22).
  • the conductive member 32 is an example of a "second conductive member" as described in the claims. As shown in FIG. 3, the conductive member 32 is joined to the second main surface electrode 221 of the second chip 22 and the covering portion 14A of the first terminal lead 14. As a result, the second main surface electrode 221 is electrically connected to the first terminal lead 14.
  • the conductive member 32 contains copper.
  • the conductive member 32 is a metal clip.
  • the conductive member 32 has a second body section 321, a third joint section 322, a plurality of fourth joint sections 323, a third connection section 324, and a plurality of fourth connection sections 325.
  • the second body portion 321 forms a main portion of the conductive member 32.
  • the second body portion 321 is bent into a hook shape.
  • the second body portion 321 overlaps the main surface 101 of the second mounting portion 10B.
  • the second body portion 321 is located above the third joint portion 322 and the multiple fourth joint portions 323 in the thickness direction z.
  • the second body portion 321 includes multiple partition portions 321a, 321b, and 321c.
  • partition 321a is connected to third connecting portion 324 and partition 321b.
  • Partition 321a extends from third connecting portion 324 in the second direction y in a plan view.
  • Partition 321b is connected to two partitions 321a and 321c.
  • Partition 321b extends in the first direction x in a plan view.
  • Partition 321c is connected to partition 321b and a plurality of fourth connecting portions 325.
  • Partition 321c is strip-shaped with the second direction y as the longitudinal direction in a plan view.
  • the third joint 322 is joined to the second seating surface 14C of the first terminal lead 14.
  • the third joint 322 extends in the first direction x. At least a portion of the third joint 322 is contained in an area defined by the second seating surface 14C and the second upright surface 14D of the first terminal lead 14.
  • the third joint 322 is connected to the second body portion 321 (partition portion 321a) via the third connecting portion 324. As shown in Figure 13, the third connecting portion 324 is bent in the thickness direction z.
  • the third joint 322 is located on the opposite side to the fourth joint 323 with the second body portion 321 in between.
  • the multiple fourth joints 323 are each joined to the second principal surface electrode 221 of the second chip 22. As shown in FIG. 3, 4 and 16, the multiple fourth joints 323 are positioned apart from one another in the second direction y. The multiple fourth joints 323 are arranged parallel to one another (or approximately parallel) in a plan view. Each of the multiple fourth joints 323 is connected to the second body 321 (partition portion 321c) via a corresponding one of the multiple fourth connecting portions 325. The multiple fourth connecting portions 325 are connected to the second body 321 and the multiple fourth joints 323. As shown in FIG. 9, each fourth connecting portion 325 is bent in the thickness direction z.
  • the semiconductor device A10 further includes a third bonding layer 35.
  • the third bonding layer 35 is interposed between the second seating surface 14C of the first terminal lead 14 and the third bonding portion 322.
  • the third bonding layer 35 bonds the covering portion 14A of the first terminal lead 14 to the third bonding portion 322.
  • the third bonding layer 35 is conductive.
  • the third bonding layer 35 is, for example, solder.
  • the third bonding layer 35 may be a sintered metal.
  • the semiconductor device A10 further includes a fourth bonding layer 36.
  • the fourth bonding layer 36 is interposed between the second main surface electrode 221 of the second chip 22 and the multiple fourth bonding portions 323.
  • the fourth bonding layer 36 bonds the second main surface electrode 221 of the second chip 22 to the multiple fourth bonding portions 323.
  • the fourth bonding layer 36 is conductive.
  • the fourth bonding layer 36 is, for example, solder.
  • the fourth bonding layer 36 may be a sintered metal.
  • each of the multiple fourth bonding portions 323 is 0.1 mm or more and is not more than twice the maximum thickness Tmax (see FIG. 11) of the fourth bonding layer 36.
  • the maximum thickness Tmax of the fourth bonding layer 36 is greater than the thickness of the second chip 22.
  • Each of the multiple conductive members 41A, 41B, 42A, and 42B is, for example, a bonding wire.
  • the composition of each of the multiple conductive members 41A, 41B, 42A, and 42B includes gold.
  • the composition of each of the multiple conductive members 41A, 41B, 42A, and 42B may include copper or aluminum (Al).
  • the conductive member 41A is joined to the principal surface electrode 212 of the first chip 21 and the covering portion 171A of the fourth terminal lead 171. This allows the fourth terminal lead 171 to be electrically connected to the principal surface electrode 212 of the first chip 21.
  • the conductive member 41B is joined to the principal surface electrode 222 of the second chip 22 and the covering portion 172A of the sixth terminal lead 172. This allows the sixth terminal lead 172 to be electrically connected to the principal surface electrode 222 of the second chip 22.
  • the conductive member 42A is joined to one of the pair of principal surface electrodes 214 of the first chip 21 and the covering portion 181A of the fifth terminal lead 181. This allows the fifth terminal lead 181 to be electrically connected to the principal surface electrode 214 of the first chip 21.
  • the conductive member 42B is joined to one of the pair of principal surface electrodes 224 of the second chip 22 and the covering portion 182A of the seventh terminal lead 182. This allows the seventh terminal lead 182 to be electrically connected to the principal surface electrode 224 of the second chip 22.
  • the insulating member 60 contacts the two conductive members 31, 32.
  • the two conductive members 31, 32 are fixed to each other by the insulating member 60.
  • the insulating member 60 is covered with the sealing resin 50.
  • the insulating member 60 contains, for example, the same resin material as the sealing resin 50. Note that the insulating member 60 is not limited in any way as long as it contains an insulating material.
  • the shape of the insulating member 60 in a planar view is not limited in any way, but is rectangular in the illustrated example.
  • the insulating member 60 is formed, for example, in a part where the two conductive members 31, 32 are close to each other in a planar view.
  • a part of the conductive member 31 and a part of the conductive member 32 are sandwiched by the insulating member 60 in the thickness direction z.
  • the insulating member 60 is formed, for example, across the first main body portion 311 of the conductive member 31 and the second main body portion 321 of the conductive member 32 in a planar view. In this embodiment, as shown in Figures 3 and 9, the insulating member 60 is not in contact with any of the first connecting portion 314, the second connecting portion 315, the third connecting portion 324, and the fourth connecting portion 325. Note that the range in which the insulating member 60 is formed is not limited to the size and shape shown in the figures, as long as it spans the two conductive members 31 and 32.
  • the semiconductor device A10 configured as described above, the first main surface electrode 211 of the first chip 21 and the second back surface electrode 223 of the second chip 22 are electrically connected. Therefore, the semiconductor device A10 forms a half-bridge circuit using two transistors (the first chip 21 and the second chip 22).
  • Figures 18 and 19 are plan views showing one step in the method for manufacturing the semiconductor device A10.
  • Figure 20 is a cross-sectional view showing one step in the method for manufacturing the semiconductor device A10, and corresponds to the cross section of Figure 9.
  • the lead frame 30 includes a frame portion 301, a number of hanging portions 302, and two conductive members 31, 32.
  • the two conductive members 31, 32 are each supported by the frame portion 301 via some of the number of hanging portions 302.
  • an insulating member 60 is formed on the lead frame 30.
  • the insulating member 60 is formed so as to straddle the two conductive members 31, 32.
  • the two conductive members 31, 32 are fixed by the insulating member 60 in the lead frame 30 state.
  • the insulating member 60 contains, for example, epoxy resin, and in this example, the insulating member 60 is formed by, for example, molding.
  • the two conductive members 31, 32 are cut off from the frame portion 301. For example, they are cut along the cutting line CL shown in FIG. 19. This results in the formation of two conductive members 31, 32 fixed by the insulating member 60.
  • the two conductive members 31, 32 are joined to the semiconductor circuit section 20 (the first chip 21 and the second chip 22) while being fixed with the insulating member 60.
  • a lead frame including the first mounting section 10A, the second mounting section 10B and a plurality of terminal leads 13 is prepared, and the first chip 21 and the second chip 22 are joined to the first mounting section 10A and the second mounting section 10B, respectively.
  • the plurality of terminal leads 13 are connected to each other.
  • a number of conductive members 41A, 41B, 42A, and 42B are formed, and then a sealing resin 50 is formed to cover the two conductive members 31 and 32 and the insulating member 60. After that, the multiple terminal leads 13 that are connected to each other are each cut off. Through the above steps, the semiconductor device A10 is manufactured.
  • the functions and effects of the semiconductor device A10 and its manufacturing method according to the first embodiment are as follows.
  • the semiconductor device A10 includes an insulating member 60 that contacts the two conductive members 31, 32.
  • the two conductive members 31, 32 are fixed by the insulating member 60.
  • the two conductive members 31, 32 can be fixed by the insulating member 60 and then joined to the semiconductor circuit section 20 (the first chip 21 and the second chip 22). Therefore, since the two conductive members 31, 32 can be arranged together, the semiconductor device A10 can improve production efficiency.
  • the two conductive members 31, 32 are fixed and arranged with the insulating member 60, so that deviation in their relative positional relationship is suppressed.
  • the semiconductor device A10 can suppress the two conductive members 31, 32 from contacting each other.
  • the distance between the two conductive members 31, 32 can be reduced.
  • the mutual inductance generated by the current flowing through the conductive member 31 and the current flowing through the conductive member 32 can be increased, so that the semiconductor device A10 can reduce the parasitic inductance.
  • each of the two conductive members 31, 32 can be enlarged, so that the wiring resistance and self-inductance in the two conductive members 31, 32 can be reduced.
  • the semiconductor device A10 can reduce the parasitic inductance.
  • the first joint 312 of the conductive member 31 is joined to the first main surface electrode 211 by a first bonding layer 33.
  • the second joint 313 of the conductive member 31 is joined to the second mounting portion 10B by a second bonding layer 34.
  • the third joint 322 of the conductive member 32 is joined to the first terminal lead 14 by a third bonding layer 35.
  • the fourth joint 323 of the conductive member 32 is joined to the second main surface electrode 221 by a fourth bonding layer 36.
  • the first bonding layer 33, the second bonding layer 34, the third bonding layer 35 and the fourth bonding layer 36 are each, for example, solder.
  • the insulating member 60 is formed in the area where the two conductive members 31, 32 are adjacent to each other.
  • an insulator can be disposed in the area where the two conductive members 31, 32 are adjacent to each other, so that the dielectric strength voltage between the two conductive members 31, 32 can be ensured.
  • the insulating member 60 contains the same resin material as the sealing resin 50. With this configuration, the dielectric strength voltage between the two conductive members 31, 32 can be made equivalent to that when the sealing resin 50 is disposed between the two conductive members 31, 32. In addition, since the difference in the linear expansion coefficient between the insulating member 60 and the sealing resin 50 can be suppressed, the thermal stress caused by the difference in the linear expansion coefficients can be suppressed.
  • the insulating member 60 is disposed at approximately the center of the two conductive members 31, 32 in plan view.
  • the two conductive members 31, 32 are transported while fixed by the insulating member 60.
  • the semiconductor device A10 can prevent the two conductive members 31, 32 from being tilted.
  • the two conductive members 31, 32 are not brought into contact with the transport member, so deformation of the two conductive members 31, 32 can also be prevented.
  • the semiconductor circuit section 20 includes a first chip 21 and a second chip 22.
  • the first chip 21 and the second chip 22 are covered with a sealing resin 50.
  • the semiconductor device A10 has two chips (the first chip 21 and the second chip 22) packaged together with a single sealing resin 50. Therefore, the semiconductor device A10 can reduce the mounting area on the circuit board on which the semiconductor device A10 is mounted.
  • FIGS. 21 and 22 show a semiconductor device A11 according to a first modified example of the first embodiment.
  • the semiconductor device A11 differs from the semiconductor device A10 in the following respect. That is, the first chip 21 of the semiconductor device A11 is a diode, not a transistor.
  • the first chip 21 of the semiconductor device A11 has a first main surface electrode 211 and a first back surface electrode 213. As shown in FIG. 21, the first chip 21 of the semiconductor device A11 does not have main surface electrodes 212, 214. As shown in FIG. 22, the first chip 21 of the semiconductor device A11 is a diode, and the first main surface electrode 211 is, for example, an anode electrode, and the first back surface electrode 213 is, for example, a cathode electrode.
  • the semiconductor device A11 does not include either of the two conductive members 41A, 42A.
  • the fourth terminal lead 171 and the fifth terminal lead 181 are not electrically connected to either the first chip 21 or the second chip 22. Therefore, in the semiconductor device A11, the fourth terminal lead 171 and the fifth terminal lead 181 are non-connect terminals.
  • the semiconductor device A11 includes the conductive member 42B, but in a configuration different from this example, the semiconductor device A11 may not include the conductive member 42B.
  • the semiconductor device A11 As shown in FIG. 22, in the semiconductor device A11, the first main surface electrode 211 (anode electrode) of the first chip 21 and the second back surface electrode 223 (collector electrode) of the second chip 22 are electrically connected.
  • the semiconductor device A11 with respect to the power supply voltage (DC voltage) applied between the first terminal lead 14 and the second terminal lead 15, the high voltage side is a diode and the low voltage side is a transistor.
  • the semiconductor device A11 is used, for example, as a boost chopper circuit.
  • FIGS. 23 and 24 show a semiconductor device A12 according to a second modified example of the first embodiment.
  • the semiconductor device A12 differs from the semiconductor device A10 in the following respect. That is, the second chip 22 of the semiconductor device A12 is a diode, not a transistor.
  • the second chip 22 of the semiconductor device A12 has a second main surface electrode 221 and a second back surface electrode 223. As shown in FIG. 23, the second chip 22 of the semiconductor device A12 does not have main surface electrodes 222, 224. As shown in FIG. 24, the second chip 22 of the semiconductor device A12 is a diode, and the second main surface electrode 221 is, for example, an anode electrode, and the second back surface electrode 223 is, for example, a cathode electrode.
  • the semiconductor device A12 does not include either of the two conductive members 41B, 42B.
  • the sixth terminal lead 172 and the seventh terminal lead 182 are not electrically connected to either the first chip 21 or the second chip 22. Therefore, in the semiconductor device A12, the sixth terminal lead 172 and the seventh terminal lead 182 are non-connect terminals.
  • the semiconductor device A12 includes a conductive member 42A, but in a configuration different from this example, the semiconductor device A12 may not include the conductive member 42A.
  • the semiconductor device A12 As shown in FIG. 24, in the semiconductor device A12, the first main surface electrode 211 (emitter electrode) of the first chip 21 and the second back surface electrode 223 (cathode electrode) of the second chip 22 are electrically connected.
  • the high voltage side is a transistor and the low voltage side is a diode.
  • the semiconductor device A12 is used, for example, as a step-down chopper circuit.
  • FIGS. 25 and 26 show a semiconductor device A13 according to a third modified example of the first embodiment.
  • the semiconductor device A13 differs from the semiconductor device A10 in the following respect. That is, each of the first chip 21 and the second chip 22 of the semiconductor device A13 is a diode rather than a transistor.
  • the first chip 21 of the semiconductor device A13 has a first main surface electrode 211 and a first back surface electrode 213. As shown in FIG. 25, the first chip 21 of the semiconductor device A13 does not have main surface electrodes 212, 214. As shown in FIG. 26, the first chip 21 of the semiconductor device A13 is a diode, the first main surface electrode 211 is an anode electrode, and the first back surface electrode 213 is a cathode electrode.
  • the second chip 22 of the semiconductor device A13 has a second main surface electrode 221 and a second back surface electrode 223. As shown in FIG. 25, the second chip 22 of the semiconductor device A13 does not have main surface electrodes 222, 224. As shown in FIG. 26, the second chip 22 of the semiconductor device A13 is a diode, the second main surface electrode 221 is an anode electrode, and the second back surface electrode 223 is a cathode electrode.
  • the semiconductor device A13 does not include any of the multiple conductive members 41A, 42A, 41B, 42B.
  • the fourth terminal lead 171, the fifth terminal lead 181, the sixth terminal lead 172, and the seventh terminal lead 182 are not conductive to either the first chip 21 or the second chip 22. Therefore, in the semiconductor device A13, the fourth terminal lead 171, the fifth terminal lead 181, the sixth terminal lead 172, and the seventh terminal lead 182 are each a non-connect terminal.
  • the semiconductor device A13 As shown in FIG. 26, in the semiconductor device A13, the first main surface electrode 211 (anode electrode) of the first chip 21 and the second back surface electrode 223 (cathode electrode) of the second chip 22 are electrically connected. In the semiconductor device A13, both the high voltage side and the low voltage side are diodes with respect to the power supply voltage (DC voltage) applied between the first terminal lead 14 and the second terminal lead 15.
  • the semiconductor device A13 is a diode bridge circuit.
  • the two conductive members 31, 32 are fixed by an insulating member 60, similar to the semiconductor device A10. Therefore, in the semiconductor devices A11 to A13, the two conductive members 31, 32 can be arranged together, similar to the semiconductor device A10, and production efficiency can be improved.
  • each of the semiconductor devices A11 to A13 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10. For example, each of the semiconductor devices A11 to A13 can prevent the two conductive members 31, 32 from contacting each other.
  • each of the semiconductor devices A11 to A13 can increase the mutual inductance caused by the current flowing through the conductive member 31 and the current flowing through the conductive member 32, and therefore can reduce parasitic inductance.
  • the semiconductor device of the present disclosure can configure four types of power conversion circuits (bridge circuits using transistors, step-up chopper circuits, step-down chopper circuits, and bridge circuits using diodes) by combining the first chip 21 and the second chip 22.
  • the configurations of the terminal leads 13 and the sealing resin 50 are common to the semiconductor devices A10 to A13. Therefore, the semiconductor device of the present disclosure can configure any of the four types of power conversion circuits while keeping the appearance of the package the same.
  • the semiconductor device of the present disclosure can utilize the configurations of the terminal leads 13 and the sealing resin 50 as they are, even if the first chip 21 and the second chip 22 are different in terms of whether they are transistors or diodes.
  • the semiconductor device of the present disclosure can standardize the package structure regardless of which of the four types of power conversion circuits is used, which is preferable in terms of improving productivity.
  • the semiconductor device of the present disclosure is arranged such that the center of gravity of the first chip 21 overlaps with the center of the first mounting portion 10A in a planar view. This configuration is preferable for sharing the conductive member 31.
  • the semiconductor device of the present disclosure is arranged such that the center of gravity of the second chip 22 overlaps with the center of the second mounting portion 10B in a planar view. This configuration is preferable for sharing the conductive member 32.
  • FIGS. 27 to 30 show a semiconductor device A20 according to the second embodiment.
  • the semiconductor device A20 differs from the semiconductor device A10 in the following respects.
  • each of the multiple conductive members 41A, 42A, 41B, and 42B is a conductive plate-like member rather than a bonding wire.
  • a first insulating member 61, a second insulating member 62, and a third insulating member 63 are provided.
  • the first chip 21 and the second chip 22 are each a MOSFET as shown in FIG. 30, but may be an IGBT (or an RC-IGBT) as in the semiconductor device A10.
  • each of the plurality of conductive members 41A, 42A, 41B, and 42B includes copper or a copper alloy. Unlike this example, the composition of each of the plurality of conductive members 41A, 42A, 41B, and 42B may include other metal materials.
  • the conductive member 41A is joined to the main surface electrode 212 (first chip 21) and the covering portion 171A (fourth terminal lead 171) by a conductive bonding material.
  • the conductive member 42A is joined to the main surface electrode 214 (first chip 21) and the covering portion 181A (fifth terminal lead 181) by a conductive bonding material.
  • the conductive member 41B is joined to the main surface electrode 222 (second chip 22) and the covering portion 172A (sixth terminal lead 172) by a conductive bonding material.
  • the conductive member 42B is joined to the main surface electrode 224 (second chip 22) and the covering portion 182A (seventh terminal lead 182) by a conductive bonding material.
  • the first insulating member 61, the second insulating member 62, and the third insulating member 63 each contain, for example, the same resin material as the sealing resin 50. Unlike this example, the composition of each of the first insulating member 61, the second insulating member 62, and the third insulating member 63 may be another insulating material.
  • the first insulating member 61 like the insulating member 60 of the semiconductor device A10, is formed across and secures the two conductive members 31 and 32.
  • the second insulating member 62 contacts the two conductive members 41A, 42A and fixes them together. A portion of the conductive member 41A and a portion of the conductive member 42A are covered by the second insulating member 62 in the thickness direction z.
  • the shape of the second insulating member 62 in a plan view is not limited in any way, but is rectangular in the illustrated example.
  • the third insulating member 63 contacts the two conductive members 41B, 42B and fixes them in place. A portion of the conductive member 41B and a portion of the conductive member 42B are covered by the third insulating member 63 in the thickness direction z.
  • the planar shape of the third insulating member 63 is not limited in any way, but is rectangular in the illustrated example.
  • the first joint 312 of the conductive member 31 includes two strip portions 312a, as shown in Figures 27 and 28. As shown in Figures 27 and 28, the two strip portions 312a are positioned apart from each other in the second direction y. The longitudinal direction of each of the two strip portions 312a is the first direction x. The two strip portions 312a are arranged parallel to each other (or approximately parallel) in a plan view. Unlike this example, the first joint 312 does not have to be separated into two strip portions 312a.
  • the fourth joint 323 of the conductive member 32 includes two strip portions 323a, as shown in Figures 27 and 28. As shown in Figures 27 and 28, the two strip portions 323a are positioned apart from each other in the second direction y. The longitudinal direction of each of the two strip portions 323a is the first direction x. The two strip portions 323a are arranged parallel to each other (or approximately parallel) in a planar view. Unlike this example, the fourth joint 323 does not have to be separated into two strip portions 323a.
  • the two conductive members 41A, 42A are fixed with a second insulating member 62 and then bonded to the first chip 21 (principal surface electrodes 212 and 214) and the covering portion 171A and the covering portion 181A.
  • the two conductive members 41A, 42A are formed from the same lead frame and are fixed with the second insulating member 62 when in the lead frame state.
  • the two conductive members 41B, 42B are fixed with a third insulating member 63 and then bonded to the second chip 22 (principal surface electrodes 222 and 224) and the covering portion 172A and the covering portion 182A.
  • the two conductive members 41B, 42B are formed from the same lead frame and are fixed with the third insulating member 63 when in the lead frame state.
  • the semiconductor device A20 the two conductive members 31, 32 are fixed by the first insulating member 61. Therefore, the semiconductor device A20 can arrange the two first conductive members 31, 32 together, so that the semiconductor device A20 can improve production efficiency. Also, like the semiconductor device A10, the semiconductor device A20 can suppress deviation in the relative positional relationship between the two conductive members 31, 32, so that they can be prevented from contacting each other. Also, like the semiconductor device A10, the semiconductor device A20 can increase the mutual inductance generated by the current flowing through the conductive member 31 and the current flowing through the conductive member 32, so that the semiconductor device A20 can reduce parasitic inductance. In addition, the semiconductor device A20 has a common configuration with the semiconductor device A10, so that it has the same effects as the semiconductor device A10.
  • the two conductive members 41A, 42A are fixed with the second insulating member 62.
  • the two conductive members 41A, 42A can be fixed with the second insulating member 62 and then joined to the semiconductor circuit section 20. Therefore, since the two conductive members 41A, 42A can be arranged together, the semiconductor device A20 can improve production efficiency.
  • the semiconductor device A20 can suppress the two conductive members 41A, 42A from coming into contact with each other.
  • the two conductive members 41B, 42B are fixed with the third insulating member 63.
  • the two conductive members 41B, 42B can be fixed with the third insulating member 63 and then joined to the semiconductor circuit section 20. Therefore, since the two conductive members 41B, 42B can be arranged together, the semiconductor device A20 can improve production efficiency.
  • the two conductive members 41B, 42B are arranged after being fixed with the third insulating member 63, deviation in their relative positional relationship is suppressed. As a result, the semiconductor device A20 can suppress the two conductive members 41B, 42B from coming into contact with each other.
  • the semiconductor device A20 was provided with the first insulating member 61, the second insulating member 62, and the third insulating member 63.
  • the semiconductor device A20 may be configured to include one or two of the first insulating member 61, the second insulating member 62, and the third insulating member 63.
  • the semiconductor device A20 may be configured to include only the second insulating member 62.
  • the conductive member 41A is an example of a "first conductive member" as defined in the claims
  • the conductive member 42A is an example of a "second conductive member" as defined in the claims.
  • FIG. 31 shows a semiconductor device A21 according to a first modified example of the second embodiment.
  • the semiconductor device A21 like the semiconductor device A11, the first chip 21 is a diode rather than a transistor.
  • the semiconductor device A21 compared to the semiconductor device A20, the semiconductor device A21 does not include either of the two conductive members 41A, 42A, and does not include the second insulating member 62.
  • FIG. 32 shows a semiconductor device A22 according to a second modified example of the second embodiment.
  • the semiconductor device A22 like the semiconductor device A12, the second chip 22 is a diode rather than a transistor.
  • the semiconductor device A22 does not include either of the two conductive members 41B, 42B, and does not include the third insulating member 63.
  • FIG 33 shows a semiconductor device A23 according to a third modified example of the second embodiment.
  • each of the first chip 21 and the second chip 22 is a diode rather than a transistor.
  • the semiconductor device A23 does not include any of the multiple conductive members 41A, 42A, 41B, 42B, and does not include any of the second insulating member 62 and the third insulating member 63.
  • the two conductive members 31, 32 are fixed by the first insulating member 61, similar to the semiconductor device A20. Therefore, in the semiconductor devices A21 to A23, the two conductive members 31, 32 can be arranged together, similar to the semiconductor device A20, and production efficiency can be improved.
  • each of the semiconductor devices A21 to A23 has the same effect as the semiconductor device A20 due to the configuration common to the semiconductor device A20. For example, each of the semiconductor devices A21 to A23 can prevent the two conductive members 31, 32 from contacting each other.
  • each of the semiconductor devices A21 to A23 can increase the mutual inductance caused by the current flowing through the conductive member 31 and the current flowing through the conductive member 32, and therefore can reduce parasitic inductance.
  • the insulating member 60 may not sandwich the conductive member 31 and the conductive member 32 in the thickness direction z.
  • FIG. 34 shows a configuration example in the semiconductor device A10 in which the insulating member 60 is not formed below the conductive member 31 and the conductive member 32 in the thickness direction z.
  • FIG. 35 shows a configuration example in the semiconductor device A10 in which the insulating member 60 is not formed above the conductive member 31 and the conductive member 32 in the thickness direction z.
  • the two conductive members 31 and 32 can be fixed by the insulating member 60 (first insulating member 61) and arranged together.
  • the two conductive members 31 and 32 can be fixed more firmly if the insulating member 60 (first insulating member 61) is configured to sandwich the conductive member 31 and the conductive member 32 in the thickness direction z.
  • such a modification can be applied not only to the insulating member 60 (first insulating member 61), but also to each of the second insulating member 62 and the third insulating member 63.
  • the insulating member 60 (first insulating member 61) may be in contact with any of the first connecting portion 314, the second connecting portion 315, the third connecting portion 324, and the fourth connecting portion 325.
  • FIG. 36 and FIG. 37 show a configuration example in which the insulating member 60 is in contact with the second connecting portion 315 in the semiconductor device A10.
  • the two conductive members 31, 32 can be fixed with the insulating member 60 (first insulating member 61) and arranged together.
  • the formation range of the insulating member 60 is larger, so that the two conductive members 31, 32 can be fixed more firmly by the insulating member 60.
  • a through hole may be formed in the conductive member 31 in a portion covered by the insulating member 60.
  • a through hole may be formed in the conductive member 32 in a portion covered by the insulating member 60.
  • FIG. 38 shows a configuration example in which a through hole 319 is formed in the conductive member 31 and a through hole 329 is formed in the conductive member 32 in the semiconductor device A10.
  • the through hole 319 is formed in a portion of the first body portion 311 of the conductive member 31 that is covered by the insulating member 60.
  • the through hole 319 penetrates the first body portion 311 in the thickness direction z.
  • the through hole 329 is formed in a portion of the second body portion 321 of the conductive member 32 that is covered by the insulating member 60.
  • the through hole 329 penetrates the second body portion 321 in the thickness direction z.
  • Each of the through holes 319, 329 is filled with the insulating member 60.
  • the two conductive members 31, 32 can be fixed by the insulating member 60 and arranged together.
  • this modified example has the following effects. First, when the insulating member 60 is formed (molded), the resin material flows from the upper side in the thickness direction z of the conductive member 31 to the lower side in the thickness direction z through each of the through holes 319, 329, so that the occurrence of voids in the insulating member 60 can be suppressed. Second, the insulating member 60 formed in the through holes 319, 329 can suppress the insulating member 60 from peeling off from the conductive members 31 and 32.
  • unevenness may be formed on a part of the surface of the conductive member 31 that contacts the insulating member 60.
  • unevenness may be formed on a part of the surface of the conductive member 32 that contacts the insulating member 60.
  • FIG. 39 shows a configuration example in which the upper surface (surface facing upward in the thickness direction z) of the first main body portion 311 of the conductive member 31 and the upper surface (surface facing upward in the thickness direction z) of the second main body portion 321 of the conductive member 32 are rough surfaces (having fine unevenness) in the semiconductor device A10.
  • the two conductive members 31 and 32 can be fixed by the insulating member 60 and arranged together. Furthermore, in this modified example, the anchor effect due to the unevenness of the two conductive members 31 and 32 can prevent the insulating member 60 from peeling off from the conductive members 31 and 32.
  • the upper surfaces of the first body portion 311 and the second body portion 321 are rough, but the lower surfaces may also be rough, or only the areas in contact with the insulating member 60 may be rough.
  • the insulating member 60 may be, for example, an insulating adhesive sheet, instead of a molded resin material.
  • FIGS. 40 and 41 show a configuration example in which the insulating member 60 in the semiconductor device A20 is an insulating adhesive sheet.
  • the upper surfaces of the conductive member 31, the conductive member 32, the conductive member 41A, the conductive member 42A, the conductive member 41B, and the conductive member 42B are arranged at the same (or approximately the same) height in the thickness direction z.
  • the insulating member 60 is in contact with and adheres to a part of the upper surfaces of the two conductive members 31 and 32 and the multiple conductive members 41A, 42A, 41B, and 42B. Even in such a modified example, the two conductive members 31 and 32 can be fixed by the insulating member 60 and arranged together. Furthermore, in this modified example, the insulating member 60 can also collectively arrange the multiple conductive members 41A, 42A, 41B, and 42B.
  • the semiconductor circuit unit 20 may include a plurality of first chips 21.
  • the plurality of first chips 21 may all be transistors or diodes, or may include a transistor and a diode (for example, connected in anti-parallel to a transistor).
  • the semiconductor circuit unit 20 may include a plurality of second chips 22.
  • the plurality of second chips 22 may all be transistors or diodes, or may include a transistor and a diode (for example, connected in anti-parallel to a transistor).
  • the package structure of the semiconductor device disclosed herein is not limited to those exemplified in the above first to third embodiments (including their variations).
  • the semiconductor device disclosed herein can also be applied to other TO (Transistor Outline) packages.
  • the semiconductor devices A10 to A13 and A20 to A23 according to the first and second embodiments are an extension of a package structure called TO-247, but may also be extensions of other package structures called TO-220, TO-252, TO263, etc.
  • the semiconductor device disclosed herein makes it possible to package multiple semiconductor elements (first chip 21 and second chip 22) in a single sealing resin 50 while maintaining an appearance similar to that of a conventional TO package.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present disclosure are not limited to the above-mentioned embodiment.
  • the specific configuration of each part of the semiconductor device according to the present disclosure and the specific processing of each step of the method for manufacturing the semiconductor device according to the present disclosure can be freely designed in various ways.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present disclosure include the following embodiments. Appendix 1.
  • a semiconductor circuit unit A first conductive member that is electrically connected to the semiconductor circuit portion; A second conductive member that is electrically connected to the semiconductor circuit portion; an insulating member in contact with the first conductive member and the second conductive member; a sealing resin that covers the semiconductor circuit portion, the first conductive member, the second conductive member, and a part of the insulating member; Equipped with The first conductive member and the second conductive member are fixed by the insulating member.
  • the semiconductor circuit unit includes a first chip and a second chip, the first conductive member is joined to the first chip, 2. The semiconductor device according to claim 1, wherein the second conductive member is joined to the second chip.
  • Appendix 3. the first chip and the second chip are electrically connected in series; 3.
  • the semiconductor device wherein the semiconductor circuit portion forms a half-bridge circuit.
  • Appendix 4. a first mounting portion for mounting the first chip; a second mounting portion for mounting the second chip; and a first terminal lead spaced apart from the first mounting portion and the second mounting portion.
  • the first chip has a first main surface facing one side in a thickness direction of the sealing resin, a first back surface facing the other side in the thickness direction, a first main surface electrode formed on the first main surface, and a first back surface electrode formed on the first back surface;
  • the first back surface electrode faces the first mounting portion and is electrically connected to the first mounting portion;
  • the second chip has a second main surface facing the one side in the thickness direction, a second back surface facing the other side in the thickness direction, a second main surface electrode formed on the second main surface, and a second back surface electrode formed on the second back surface, 5.
  • the second back surface electrode faces the second mounting portion and is electrically connected to the second mounting portion.
  • the first conductive member electrically connects the first principal surface electrode and the second mounting portion;
  • Appendix 7. The semiconductor device according to claim 6, wherein the first mounting portion is located on one side of the second mounting portion in a first direction perpendicular to the thickness direction.
  • Appendix 8. a second terminal lead extending from the first mounting portion in a second direction perpendicular to the thickness direction and the first direction; a third terminal lead extending in the second direction from the second mounting portion; Further equipped with 8.
  • the semiconductor device wherein the first terminal lead is located between the second terminal lead and the third terminal lead in the first direction.
  • Appendix 10. A fourth terminal lead; A fifth terminal lead; a third conductive member electrically connecting the first chip and the fourth terminal lead; a fourth conductive member electrically connecting the first chip and the fifth terminal lead; Further equipped with 10.
  • the semiconductor device according to claim 9, wherein the fourth terminal lead and the fifth terminal lead are located on one side of the first direction relative to the second terminal lead and are adjacent to each other in the first direction.
  • Appendix 11 The insulating member is a first insulating member, and a second insulating member is further provided, the third conductive member and the fourth conductive member are each a plate-shaped member, 11.
  • Appendix 12. A sixth terminal lead; A seventh terminal lead; a fifth conductive member electrically connecting the second chip and the sixth terminal lead; a sixth conductive member electrically connecting the second chip and the seventh terminal lead; Further equipped with 12.
  • Appendix 13 Further comprising a third insulating member; each of the fifth conductive member and the sixth conductive member is a plate-shaped member; 13.
  • Appendix 14 the first chip is either a transistor or a diode; 14. The semiconductor device according to claim 2, wherein the second chip is either a transistor or a diode. Appendix 15. 15. The semiconductor device according to claim 1, wherein the insulating member is formed in a portion where the first conductive member and the second conductive member are adjacent to each other when viewed in a thickness direction of the sealing resin. Appendix 16. 16. The semiconductor device according to claim 1, wherein the insulating member contains the same resin material as the sealing resin. Appendix 17. 17. 17. The semiconductor device according to claim 1, wherein a portion of the first conductive member and a portion of the second conductive member are sandwiched between the insulating member in a thickness direction. Appendix 18.
  • a lead frame including a first conductive member and a second conductive member; a step of fixing the first conductive member and the second conductive member with an insulating member in the lead frame state; a step of joining the first conductive member and the second conductive member to a semiconductor circuit portion while the first conductive member and the second conductive member are fixed by the insulating member; and forming a sealing resin that covers the first conductive member, the second conductive member, and the semiconductor circuit portion.

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Abstract

半導体装置は、半導体回路部と、前記半導体回路部に導通する第１導通部材と、前記半導体回路部に導通する第２導通部材と、前記第１導通部材および前記第２導通部材に接する絶縁部材と、前記半導体回路部と前記第１導通部材と前記第２導通部材と前記絶縁部材の一部とを覆う封止樹脂と、を備える。前記第１導通部材と前記第２導通部材とは、前記絶縁部材で固定される。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。
　従来、ダイオードまたはトランジスタなどの半導体素子を樹脂パッケージで覆った半導体装置が知られている（たとえば特許文献１）。特許文献１に記載の半導体装置は、第１から第３のリードフレームと、パワー半導体チップと、第１のインナーリードと、第２のインナーリードと、モールド樹脂とを備える。パワー半導体チップは、第１のリードフレームに接合された第１のパワー半導体チップと、第２のリードフレームに接合された第２のパワー半導体チップとを備える。第１および第２のパワー半導体チップはそれぞれ、スイッチング素子の機能を有する。第１のインナーリードは、第１のパワー半導体チップと第２のリードフレームとを接続する。第２のインナーリードは、第２のパワー半導体チップと第３のリードフレームとを接続する。このような半導体装置の製造工程においては、２つのインナーリードは、それぞれ個別に配置される。
特開２０２１－１６６２１５号公報
　特許文献１に記載の半導体装置では、２つのインナーリードをそれぞれ個別に配置させる必要がある。つまり、個々の２つのインナーリードを一括して配置することが困難である。したがって、従来の半導体装置においては、生産効率を向上させる上で、未だ改善の余地があった。
　本開示は、従来より改良が施された半導体装置および半導体装置の製造方法を提供することを一の課題とする。特に本開示は、上記事情に鑑み、生産効率の向上を図った半導体装置および半導体装置の製造方法を提供することをその一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、半導体回路部と、前記半導体回路部に導通する第１導通部材と、前記半導体回路部に導通する第２導通部材と、前記第１導通部材および前記第２導通部材に接する絶縁部材と、前記半導体回路部と前記第１導通部材と前記第２導通部材と前記絶縁部材の一部とを覆う封止樹脂と、を備える。前記第１導通部材と前記第２導通部材とは、前記絶縁部材で固定される。
　本開示の第２の側面によって提供される半導体装置の製造方法は、第１導通部材と第２導通部材とを含むリードフレームを用意する工程と、前記リードフレームの状態で、前記第１導通部材と前記第２導通部材とを絶縁部材で固定する工程と、前記第１導通部材と前記第２導通部材とを前記絶縁部材で固定したまま、半導体回路部に接合する工程と、前記第１導通部材、前記第２導通部材および前記半導体回路部を覆う封止樹脂を形成する工程と、を有する。
　上記構成によれば、生産効率の向上を図ることが可能である。
図１は、第１実施形態にかかる半導体装置を示す斜視図である。 図２は、第１実施形態にかかる半導体装置を示す平面図である。 図３は、図２の平面図において、封止樹脂を想像線で示した図である。 図４は、図３の一部を拡大した部分拡大図である。 図５は、第１実施形態にかかる半導体装置を示す底面図である。 図６は、第１実施形態にかかる半導体装置を示す正面図である。 図７は、第１実施形態にかかる半導体装置を示す右側面図である。 図８は、図７の一部を拡大した部分拡大図であって、封止樹脂を想像線で示した図である。 図９は、図３のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図９の一部を拡大した部分拡大図である。 図１１は、図９の一部を拡大した部分拡大図である。 図１２は、図９の一部を拡大した部分拡大図である。 図１３は、図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図１３の一部を拡大した部分拡大図である。 図１５は、図３のＸＶ－ＸＶ線に沿う断面図である。 図１６は、図３のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、第１実施形態にかかる半導体装置の回路構成例を示す図である。 図１８は、第１実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。 図１９は、第１実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。 図２０は、第１実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。 図２１は、第１実施形態の第１変形例にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図２２は、第１実施形態の第１変形例にかかる半導体装置の回路構成例を示す図である。 図２３は、第１実施形態の第２変形例にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図２４は、第１実施形態の第２変形例にかかる半導体装置の回路構成例を示す図である。 図２５は、第１実施形態の第３変形例にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図２６は、第１実施形態の第３変形例にかかる半導体装置の回路構成例を示す図である。 図２７は、第２実施形態にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図２８は、図２７の一部を拡大した部分拡大図である。 図２９は、図２７のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図３０は、第２実施形態にかかる半導体装置の回路構成例を示す図である。 図３１は、第２実施形態の第１変形例にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図３２は、第２実施形態の第２変形例にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図３３は、第２実施形態の第３変形例にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。 図３４は、変形例にかかる半導体装置を示す断面図であって、図１３の断面に対応する。 図３５は、変形例にかかる半導体装置を示す断面図であって、図１３の断面に対応する。 図３６は、変形例にかかる半導体装置を示す要部拡大平面図である。 図３７は、図３６の半導体装置を示す断面図であって、図９の断面に対応する。 図３８は、変形例にかかる半導体装置を示す要部拡大平面図である。 図３９は、変形例にかかる半導体装置を示す断面図であって、図１３の断面に対応する。 図４０は、変形例にかかる半導体装置を示す要部拡大平面図である。 図４１は、図４０の半導体装置を示す正面図であって、封止樹脂を想像線で示した図である。
　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ（の）上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ（の）上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ（の）上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ（の）上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ（の）上に位置していること」を含む。また、「ある方向に見てある物Ａがある物Ｂに重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。また、「ある物Ａ（の材料）がある材料Ｃを含む」とは、「ある物Ａ（の材料）がある材料Ｃからなる場合」、および、「ある物Ａ（の材料）の主成分がある材料Ｃである場合」を含む。
　図１～図１７は、第１実施形態にかかる半導体装置Ａ１０を示している。半導体装置Ａ１０は、第１搭載部１０Ａ、第２搭載部１０Ｂ、複数の端子リード１３、半導体回路部２０、２つの導通部材３１，３２、複数の導通部材４１Ａ，４１Ｂ，４２Ａ，４２Ｂ、封止樹脂５０および絶縁部材６０を備える。複数の端子リード１３は、第１端子リード１４、第２端子リード１５、第３端子リード１６、第４端子リード１７１、第６端子リード１７２、第５端子リード１８１および第７端子リード１８２を含む。半導体回路部２０は、第１チップ２１および第２チップ２２を含む。
　説明の便宜上、半導体装置Ａ１０の厚さ方向を「厚さ方向ｚ」という。以下の説明では、厚さ方向ｚの一方を上方といい、他方を下方ということがある。なお、「上」、「下」、「上方」、「下方」、「上面」および「下面」などの記載は、厚さ方向ｚにおける各部品等の相対的位置関係を示すものであり、必ずしも重力方向との関係を規定する用語ではない。また、「平面視」とは、厚さ方向ｚに見たときをいう。厚さ方向ｚに対して直交する方向を「第１方向ｘ」という。厚さ方向ｚおよび第１方向ｘに直交する方向を「第２方向ｙ」という。
　半導体装置Ａ１０は、複数の端子リード１３のうちの第１端子リード１４および第２端子リード１５に印加された直流の電源電圧を、半導体回路部２０（第１チップ２１および第２チップ２２）により交流電圧に変換する。変換された交流電圧は、複数の端子リード１３のうちの第３端子リード１６からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、たとえばインバータといった電力変換回路に使用される。
　第１搭載部１０Ａおよび第２搭載部１０Ｂは、図３および図９に示すように、第１方向ｘにおいて互いに離れて位置する。第１搭載部１０Ａは、第２搭載部１０Ｂおよび複数の端子リード１３とともに、同一のリードフレームから構成されている。当該リードフレームは、銅（Ｃｕ）、または銅合金である。このため、第１搭載部１０Ａ、第２搭載部１０Ｂおよび複数の端子リード１３の各組成は、銅を含む。第１搭載部１０Ａおよび第２搭載部１０Ｂの各々は、たとえば平面視において略矩形状である。
　第１搭載部１０Ａおよび第２搭載部１０Ｂはそれぞれ、図９に示すように、主面１０１および裏面１０２を有する。以下で説明する主面１０１および裏面１０２は、特段の断りがない限り、第１搭載部１０Ａおよび第２搭載部１０Ｂで共通する。主面１０１は、厚さ方向ｚの一方（上方）を向く。主面１０１は、封止樹脂５０に覆われている。第１搭載部１０Ａの主面１０１には、第１チップ２１が搭載されている。第１搭載部１０Ａの裏面１０２は、厚さ方向ｚにおいて第１チップ２１が位置する側とは反対側を向く。第２搭載部１０Ｂの主面１０１には、第２チップ２２が搭載されている。第２搭載部１０Ｂの裏面１０２は、厚さ方向ｚにおいて第２チップ２２が位置する側とは反対側を向く。裏面１０２は、封止樹脂５０から露出している。裏面１０２には、たとえば錫（Ｓｎ）めっきが施されている。
　封止樹脂５０は、図３、図５および図９～図１１に示すように、半導体回路部２０（第１チップ２１および第２チップ２２）と、２つの導通部材３１，３２と、第１搭載部１０Ａおよび第２搭載部１０Ｂの各々の少なくとも一部とを覆う。さらに封止樹脂５０は、複数の端子リード１３の各々の一部と、複数の導通部材４１Ａ，４１Ｂ，４２Ａ，４２Ｂとを覆う。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む。図２に示すように、第１方向ｘにおける封止樹脂５０の寸法Ｌ１は、第２方向ｙにおける封止樹脂５０の寸法Ｌ２よりも長い。封止樹脂５０は、樹脂主面５１、樹脂裏面５２、一対の第１側面５３、第２側面５４、第３側面５５、複数の凹部５６、溝部５７および複数の凹部５８１，５８２を有する。
　図９に示すように、樹脂主面５１は、厚さ方向ｚにおいて第１搭載部１０Ａおよび第２搭載部１０Ｂの各主面１０１と同じ側を向く。図９に示すように、樹脂裏面５２は、厚さ方向ｚにおいて樹脂主面５１とは反対側を向く。図５に示すように、樹脂裏面５２から、第１搭載部１０Ａおよび第２搭載部１０Ｂの各裏面１０２が露出している。
　図２、図５および図６に示すように、一対の第１側面５３は、第１方向ｘにおいて互いに離れて位置する。一対の第１側面５３は、第１方向ｘを向き、かつ第２方向ｙに延びている。一対の第１側面５３は、樹脂主面５１および樹脂裏面５２に繋がる。
　図２、図５および図７に示すように、第２側面５４および第３側面５５は、第２方向ｙにおいて互いに離れて位置する。第２側面５４および第３側面５５は、第２方向ｙにおいて互いに反対側を向き、かつ第１方向ｘに延びている。第２側面５４および第３側面５５は、樹脂主面５１および樹脂裏面５２に繋がる。図６に示すように、第３側面５５から複数の端子リード１３が露出している。
　図２、図５および図６に示すように、複数の凹部５６は、第３側面５５から第２方向ｙに凹むとともに、厚さ方向ｚにおいて樹脂主面５１から樹脂裏面５２に至っている。第１方向ｘにおいて、複数の凹部５６は、第７端子リード１８２と第３端子リード１６との間、第３端子リード１６と第１端子リード１４との間、第１端子リード１４と第２端子リード１５との間、および、第２端子リード１５と第５端子リード１８１との間に対して個別に位置する。
　図５、図６および図９に示すように、溝部５７は、樹脂裏面５２から厚さ方向ｚに凹むとともに、第２方向ｙに沿って延びる。溝部５７の第２方向ｙの両側は、第２側面５４および第３側面５５に繋がる。厚さ方向ｚに視て、溝部５７は、第１搭載部１０Ａの裏面１０２と、第２搭載部１０Ｂの裏面１０２とを分断する。
　図１、図６、図７および図９に示すように、複数の凹部５８１，５８２の各々は、樹脂主面５１から厚さ方向ｚに凹む。複数の凹部５８１，５８２の各平面視形状は、特に限定されないが、図示された例では、円形である。複数の凹部５８１の各々は、平面視において、第１搭載部１０Ａに重なる。図示された例では、複数の凹部５８１は、平面視における第１搭載部１０Ａの四隅近傍にそれぞれ個別に位置する。複数の凹部５８２の各々は、平面視において、第２搭載部１０Ｂに重なる。図示された例では、複数の凹部５８２は、平面視における第２搭載部１０Ｂの四隅近傍にそれぞれ個別に位置する。複数の凹部５８１は、半導体装置Ａ１０の製造時において、第１搭載部１０Ａを固定するためのピンによって形成されるものである。当該ピンは、封止樹脂５０を形成する前の段階において、第１搭載部１０Ａに押し当てられ、第１搭載部１０Ａを固定する。この状態で、封止樹脂５０の形成が開始される。そして、当該ピンは、封止樹脂５０の形成が完了する前に引き抜かれる。これにより、当該ピンが配置されていた領域の少なくとも一部に封止樹脂５０が形成されるので、第１搭載部１０Ａの主面１０１が封止樹脂５０に覆われる。複数の凹部５８１は、このような封止樹脂５０の成形過程によって形成される痕である。複数の凹部５８２も同様に、半導体装置Ａ１０の製造時において、第２搭載部１０Ｂを固定するためのピンによって形成されるものである。複数の凹部５８２は、封止樹脂５０の成形過程によって形成される痕である。
　図４および図５に示すように、第１搭載部１０Ａおよび第２搭載部１０Ｂは、第１端面１１１、第２端面１１２、第３端面１１３および第４端面１１４を有する。第１端面１１１、第２端面１１２、第３端面１１３および第４端面１１４は、封止樹脂５０に覆われている。第１端面１１１は、第１方向ｘを向き、かつ第２方向ｙに延びている。第１端面１１１は、封止樹脂５０の一対の第１側面５３から最も近くに位置する。第２端面１１２は、第２方向ｙを向き、かつ第１方向ｘに延びている。第２端面１１２は、封止樹脂５０の第２側面５４から最も近くに位置する。第３端面１１３は、第２方向ｙにおいて第２端面１１２とは反対側を向き、かつ第１方向ｘに延びている。第３端面１１３は、封止樹脂５０の第３側面５５から最も近くに位置する。第４端面１１４は、第１方向ｘにおいて第１端面１１１とは反対側を向き、かつ第２方向ｙに延びている。図９に示すように、第１搭載部１０Ａの第４端面１１４と、第２搭載部１０Ｂの第４端面１１４との間には、溝部５７が位置する。
　図８および図１３に示すように、第３端面１１３と第３側面５５との間隔Ｐ２は、第２端面１１２と第２側面５４との間隔Ｐ１よりも長い。
　図１２に示すように、第２搭載部１０Ｂは、第１座面１０３および第１起立面１０４を有する。第１座面１０３は、厚さ方向ｚにおいて主面１０１と同じ側を向き、かつ厚さ方向ｚにおいて主面１０１と裏面１０２との間に位置する。第１座面１０３は、第４端面１１４に繋がる。第１起立面１０４は、厚さ方向ｚに対して直交する方向を向き、かつ第１座面１０３および主面１０１に繋がる。第１座面１０３および第１起立面１０４は、第２搭載部１０Ｂにおいて段差をなしている。
　第１チップ２１および第２チップ２２の各々は、たとえばトランジスタである。当該トランジスタは、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、バイポーラトランジスタおよびＩＧＢＴ（Insulated Gate Bipolar Transistor）などのいずれかである。本実施形態では、第１チップ２１および第２チップ２２はそれぞれ、図１７に示すように、逆導通ダイオードが内蔵されたＲＣ－ＩＧＢＴであるものとする。なお、第１チップ２１および第２チップ２２は、逆導通ダイオードが内蔵されていないＩＧＢＴであってもよい。第１チップ２１および第２チップ２２の各々は、化合物半導体基板を含む。当該化合物半導体基板の組成は、ケイ素（Ｓｉ）または炭化ケイ素（ＳｉＣ）を含む。
　第１チップ２１は、図３、図４、図９および図１０に示すように、第１搭載部１０Ａに搭載される。好ましくは、平面視において、第１チップ２１の重心は、第１搭載部１０Ａの中心部に重なる。第１搭載部１０Ａの中心部とは、第１搭載部１０Ａを第１方向ｘにＮｘ（Ｎｘは正の奇数）分割した時の中央であり、かつ第１搭載部１０Ａを第２方向ｙにＮｙ（Ｎｙは正の奇数）分割した時の中央に相当する領域である。Ｎｘ，Ｎｙはそれぞれ、何ら限定されないが、たとえば３または５である。
　第１チップ２１は、図１０に示すように、第１主面２１ａおよび第１裏面２１ｂを有する。第１主面２１ａおよび第１裏面２１ｂは、厚さ方向ｚに互いに離間する。第１主面２１ａは、第１搭載部１０Ａの主面１０１と同じ方向を向く。第１裏面２１ｂは、厚さ方向ｚにおいて第１主面２１ａと反対側を向き、第１搭載部１０Ａの主面１０１に対向する。
　図４および図１０に示すように、第１チップ２１は、第１主面電極２１１、複数の主面電極２１２，２１４および第１裏面電極２１３を有する。
　第１主面電極２１１は、第１主面２１ａに配置される。第１主面電極２１１には、第１チップ２１により変換された後の電力に対応する電流が流れる。第１主面電極２１１は、第１チップ２１がＩＧＢＴである例においては、たとえばエミッタ電極であり、第１チップ２１がＭＯＳＦＥＴである例においては、たとえばソース電極である。第１主面電極２１１は、複数の金属めっき層を含む。第１主面電極２１１は、ニッケル（Ｎｉ）めっき層と、当該ニッケルめっき層の上に積層された金（Ａｕ）めっき層を含む。この他、第１主面電極２１１は、ニッケルめっき層と、当該ニッケルめっき層の上に積層されたパラジウム（Ｐｄ）めっき層と、当該パラジウムめっき層の上に積層された金めっき層を含む場合でもよい。
　主面電極２１２は、第１主面２１ａに配置される。主面電極２１２には、第１チップ２１を駆動するための第１駆動信号（ゲート電圧）が印加される。主面電極２１２は、第１チップ２１がＩＧＢＴまたはＭＯＳＦＥＴのいずれの例においても、たとえばゲート電極である。平面視において、主面電極２１２の面積は、第１主面電極２１１の面積よりも小である。
　一対の主面電極２１４は、第１主面２１ａに配置される。一対の主面電極２１４はそれぞれ、第１主面電極２１１と同電位である。一対の主面電極２１４はそれぞれ、第１チップ２１がＩＧＢＴである例においては、たとえばエミッタセンス電極であり、第１チップ２１がＭＯＳＦＥＴである例においては、たとえばソースセンス電極である。一対の主面電極２１４は、平面視において、主面電極２１２を挟んで第２方向ｙの両側に配置される。なお、第１チップ２１は、一対の主面電極２１４のうちの一方のみを有していてもよいし、一対の主面電極２１４のいずれも有していなくてもよい。
　第１裏面電極２１３は、第１裏面２１ｂに配置される。第１裏面電極２１３は、第１搭載部１０Ａの主面１０１に対向して設けられている。第１裏面電極２１３には、第１チップ２１により変換される前の電力に対応する電流が流れる。第１裏面電極２１３は、第１チップ２１がＩＧＢＴである例においては、たとえばコレクタ電極であり、第１チップ２１がＭＯＳＦＥＴである例においては、たとえばドレイン電極である。
　第２チップ２２は、図３、図４、図９および図１１に示すように、第２搭載部１０Ｂの主面１０１に搭載される。好ましくは、平面視において、第２チップ２２の重心は、第２搭載部１０Ｂの中心部に重なる。第２搭載部１０Ｂの中心部とは、第２搭載部１０Ｂを第１方向ｘにＬｘ（Ｌｘは正の奇数）分割した時の中央であり、かつ第２搭載部１０Ｂを第２方向ｙにＬｙ（Ｌｙは正の奇数）分割した時の中央に相当する領域である。Ｌｘ，Ｌｙはそれぞれ、何ら限定されないが、たとえば３または５である。
　第２チップ２２は、図１１に示すように、第２主面２２ａおよび第２裏面２２ｂを有する。第２主面２２ａおよび第２裏面２２ｂは、厚さ方向ｚに互いに離間する。第２主面２２ａは、第２搭載部１０Ｂの主面１０１と同じ方向を向く。第２裏面２２ｂは、厚さ方向ｚにおいて第２主面２２ａと反対側を向き、第２搭載部１０Ｂの主面１０１に対向する。
　図４および図１１に示すように、第２チップ２２は、第２主面電極２２１、複数の主面電極２２２，２２４および第２裏面電極２２３を有する。
　第２主面電極２２１は、第２主面２２ａに配置される。第２主面電極２２１には、第２チップ２２により変換された後の電力に対応する電流が流れる。第２主面電極２２１は、第２チップ２２がＩＧＢＴである例においては、たとえばエミッタ電極であり、第２チップ２２がＭＯＳＦＥＴである例においては、たとえばソース電極である。第２主面電極２２１は、第１主面電極２１１と同様に、複数の金属めっき層を含む。第２主面電極２２１は、ニッケル（Ｎｉ）めっき層と、当該ニッケルめっき層の上に積層された金（Ａｕ）めっき層を含む。この他、第２主面電極２２１は、ニッケルめっき層と、当該ニッケルめっき層の上に積層されたパラジウム（Ｐｄ）めっき層と、当該パラジウムめっき層の上に積層された金めっき層を含む場合でもよい。
　主面電極２２２は、第２主面２２ａに配置される。主面電極２２２には、第２チップ２２を駆動するための第２駆動信号（ゲート電圧）が印加される。主面電極２２２は、ＩＧＢＴまたはＭＯＳＦＥＴのいずれの例においても、たとえばゲート電極である。平面視において、主面電極２２２の面積は、第２主面電極２２１の面積よりも小である。
　一対の主面電極２２４は、第２主面２２ａに配置される。一対の主面電極２２４はそれぞれ、第２主面電極２２１と同電位である。一対の主面電極２２４はそれぞれ、第２チップ２２がＩＧＢＴである例においては、たとえばエミッタセンス電極であり、第２チップ２２がＭＯＳＦＥＴである例においては、たとえばソースセンス電極である。一対の主面電極２２４は、平面視において、主面電極２２２を挟んで第２方向ｙの両側に配置される。なお、第２チップ２２は、一対の主面電極２２４のうちの一方のみを有していてもよいし、一対の主面電極２２４のいずれも有していなくてもよい。
　第２裏面電極２２３は、第２裏面２２ｂに配置される。第２裏面電極２２３は、第２搭載部１０Ｂの主面１０１に対向して設けられている。第２裏面電極２２３には、第２チップ２２により変換される前の電力に対応する電流が流れる。第２裏面電極２２３は、第２チップ２２がＩＧＢＴである例においては、たとえばコレクタ電極であり、第２チップ２２がＭＯＳＦＥＴである例においては、たとえばドレイン電極である。
　半導体装置Ａ１０は、２つのダイボンディング層２３１，２３２をさらに備える。２つのダイボンディング層２３１，２３２の各々は、導電性を有する。各ダイボンディング層２３１，２３２は、たとえばはんだである。この他、各ダイボンディング層２３１，２３２は、焼結金属でもよい。
　ダイボンディング層２３１は、図９および図１０に示すように、第１搭載部１０Ａの主面１０１と第１チップ２１の第１裏面電極２１３との間に介在する。ダイボンディング層２３１は、第１搭載部１０Ａの主面１０１と、第１チップ２１の第１裏面電極２１３とを接合する。これにより、第１チップ２１の第１裏面電極２１３は、第１搭載部１０Ａに導通する。
　ダイボンディング層２３２は、図９および図１１に示すように、第２搭載部１０Ｂの主面１０１と第２チップ２２の第２裏面電極２２３との間に介在する。ダイボンディング層２３２は、第２搭載部１０Ｂの主面１０１と第２チップ２２の第２裏面電極２２３とを接合する。これにより、第２チップ２２の第２裏面電極２２３は、第２搭載部１０Ｂに導通する。
　複数の端子リード１３は、図３および図４から理解されるように、第２方向ｙにおいて第１搭載部１０Ａおよび第２搭載部１０Ｂに対して第２端面１１２が向く側とは反対側に位置する。複数の端子リード１３の少なくともいずれかは、第１チップ２１または第２チップ２２のいずれかに導通している。複数の端子リード１３は、第１方向ｘに沿って配列されている。複数の端子リード１３は、第１端子リード１４、第２端子リード１５、第３端子リード１６、第４端子リード１７１、第５端子リード１８１、第６端子リード１７２および第７端子リード１８２を含む。
　第１端子リード１４は、図３に示すように、第２方向ｙにおいて第１搭載部１０Ａおよび第２搭載部１０Ｂから離れて位置し、かつ第１方向ｘにおいて第２端子リード１５と第３端子リード１６との間に位置する。第１端子リード１４は、第２方向ｙに沿って延びている。第１端子リード１４は、第２チップ２２の第２主面電極２２１に導通している。第１端子リード１４は、被覆部１４Ａおよび露出部１４Ｂを含む。図３に示すように、被覆部１４Ａは、封止樹脂５０に覆われている。図３、図５および図６に示すように、露出部１４Ｂは、被覆部１４Ａに繋がり、且つ封止樹脂５０の第３側面５５から露出している。露出部１４Ｂは、第２方向ｙにおいて第１搭載部１０Ａおよび第２搭載部１０Ｂから遠ざかる側に延びている。露出部１４Ｂの表面には、たとえば錫めっきが施されている。
　図１４に示すように、第１端子リード１４の被覆部１４Ａは、第２座面１４Ｃおよび第２起立面１４Ｄを有する。第２座面１４Ｃは、厚さ方向ｚにおいて第１搭載部１０Ａおよび第２搭載部１０Ｂの各主面１０１と同じ側を向き、かつ被覆部１４Ａの上面（厚さ方向ｚ上方を向く面）よりも厚さ方向ｚの下方側に位置する。第２起立面１４Ｄは、厚さ方向ｚに対して直交する方向を向くとともに、第２座面１４Ｃ、および被覆部１４Ａの上面に繋がる。第２座面１４Ｃおよび第２起立面１４Ｄは、第１端子リード１４の被覆部１４Ａにおいて段差をなしている。
　第２端子リード１５は、図３に示すように、第２方向ｙに沿って延びる部分を含むとともに、第１搭載部１０Ａに繋がっている。このため、第２端子リード１５は、第１搭載部１０Ａを介して、第１チップ２１の第１裏面電極２１３に導通する。第２端子リード１５は、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。第２端子リード１５は、被覆部１５Ａおよび露出部１５Ｂを含む。図４に示すように、被覆部１５Ａは、第１搭載部１０Ａの第３端面１１３に繋がっており、かつ封止樹脂５０に覆われている。第１方向ｘに視て、被覆部１５Ａは、屈曲している。図３、図５および図６に示すように、露出部１５Ｂは、被覆部１５Ａに繋がり、かつ封止樹脂５０の第３側面５５から露出している。露出部１５Ｂは、第２方向ｙにおいて第１搭載部１０Ａから遠ざかる側に延びている。露出部１５Ｂの表面には、たとえば錫めっきが施されている。
　第３端子リード１６は、図３に示すように、第２方向ｙに沿って延びる部分を含むとともに、第２搭載部１０Ｂに繋がっている。このため、第３端子リード１６は、第２搭載部１０Ｂを介して第２チップ２２の第２裏面電極２２３に導通する。第３端子リード１６から、第１チップ２１および第２チップ２２により変換された交流電力が出力される。第３端子リード１６は、被覆部１６Ａおよび露出部１６Ｂを含む。図４に示すように、被覆部１６Ａは、第２搭載部１０Ｂの第３端面１１３に繋がり、かつ封止樹脂５０に覆われている。第１方向ｘに視て、被覆部１６Ａは、第２端子リード１５の被覆部１５Ａと同様に屈曲している。図３、図５および図６に示すように、露出部１６Ｂは、被覆部１６Ａに繋がり、かつ封止樹脂５０の第３側面５５から露出している。露出部１６Ｂは、第２方向ｙにおいて第２搭載部１０Ｂから遠ざかる側に延びている。露出部１６Ｂの表面には、たとえば錫めっきが施されている。
　第４端子リード１７１は、図３に示すように、第２方向ｙにおいて第１搭載部１０Ａから離れて位置し、かつ第１方向ｘの一方側に位置する。第６端子リード１７２は、図３に示すように、第２方向ｙにおいて第２搭載部１０Ｂから離れて位置し、且つ第１方向ｘの他方側に位置する。第４端子リード１７１は、第１チップ２１の主面電極２１２（ゲート電極）に導通している。第４端子リード１７１には、第１チップ２１が駆動するための駆動信号（ゲート電圧）が印加される。第６端子リード１７２は、第２チップ２２の主面電極２２２（ゲート電極）に導通している。第６端子リード１７２には、第２チップ２２が駆動するための駆動信号（ゲート電圧）が印加される。
　図３に示すように、第４端子リード１７１は、被覆部１７１Ａおよび露出部１７１Ｂを含む。被覆部１７１Ａは、封止樹脂５０に覆われている。図３、図５および図６に示すように、露出部１７１Ｂは、被覆部１７１Ａに繋がり、かつ封止樹脂５０の第３側面５５から露出している。露出部１７１Ｂは、第２方向ｙにおいて第１搭載部１０Ａから遠ざかる側に延びている。露出部１７１Ｂの表面には、たとえば錫めっきが施されている。
　図３に示すように、第６端子リード１７２は、被覆部１７２Ａおよび露出部１７２Ｂを含む。被覆部１７２Ａは、封止樹脂５０に覆われている。図３、図５および図６に示すように、露出部１７２Ｂは、被覆部１７２Ａにつながり、かつ封止樹脂５０から露出している。露出部１７２Ｂは、第２方向ｙにおいて第２搭載部１０Ｂから遠ざかる側に延びている。露出部１７２Ｂの表面には、たとえば錫めっきが施されている。
　第５端子リード１８１は、図３に示すように、第２方向ｙにおいて第１搭載部１０Ａから離れて位置し、かつ第１方向ｘにおいて第２端子リード１５と第４端子リード１７１との間に位置する。第７端子リード１８２は、図３に示すように、第２方向ｙにおいて第２搭載部１０Ｂから離れて位置し、かつ第１方向ｘにおいて第３端子リード１６と第６端子リード１７２との間に位置する。第５端子リード１８１は、第１チップ２１の主面電極２１４（エミッタセンス電極）に導通している。第５端子リード１８１には、第１チップ２１の主面電極２１４（第１主面電極２１１）に流れる電流に応じた電圧が印加される。第７端子リード１８２は、第２チップ２２の第２主面電極２２１（エミッタセンス電極）に導通している。第７端子リード１８２には、第２チップ２２の主面電極２２４（第２主面電極２２１）に流れる電流に応じた電圧が印加される。
　図３に示すように、第５端子リード１８１は、被覆部１８１Ａおよび露出部１８１Ｂを含む。被覆部１８１Ａは、封止樹脂５０に覆われている。図３、図５および図６に示すように、露出部１８１Ｂは、被覆部１８１Ａにつながり、かつ封止樹脂５０の第３側面５５から露出している。露出部１８１Ｂは、第２方向ｙにおいて第１搭載部１０Ａから遠ざかる側に延びている。露出部１８１Ｂの表面には、たとえば錫めっきが施されている。
　図３に示すように、第７端子リード１８２は、被覆部１８２Ａおよび露出部１８２Ｂを含む。被覆部１８２Ａは、封止樹脂５０に覆われている。図３、図５および図６に示すように、露出部１８２Ｂは、被覆部１８２Ａにつながり、かつ封止樹脂５０の第３側面５５から露出している。露出部１８２Ｂは、第２方向ｙにおいて第２搭載部１０Ｂから遠ざかる側に延びている。露出部１８２Ｂの表面には、たとえば錫めっきが施されている。
　図６に示すように、半導体装置Ａ１０において、第１端子リード１４の露出部１４Ｂ、第２端子リード１５の露出部１５Ｂおよび第３端子リード１６の露出部１６Ｂの各高さｈは、いずれも同一（あるいは略同一）である。さらに、これらの各厚さは、いずれも同一（あるいは略同一）である。このため、第１方向ｘに視て、第１端子リード１４の少なくとも一部（露出部１４Ｂ）が、第２端子リード１５および第３端子リード１６の各々に重なる（図７参照）。
　導通部材３１は、半導体回路部２０（第１チップ２１）に導通する。導通部材３１は、特許請求の範囲に記載の「第１導通部材」の一例である。導通部材３１は、図３に示すように、第１チップ２１の第１主面電極２１１と第２搭載部１０Ｂとに接合されている。これにより、第１主面電極２１１は、第２搭載部１０Ｂ、および第２チップ２２の第２裏面電極２２３に導通している。導通部材３１の組成は、銅を含む。半導体装置Ａ１０においては、導通部材３１は、金属クリップである。導通部材３１は、第１本体部３１１、複数の第１接合部３１２、第２接合部３１３、複数の第１連結部３１４および第２連結部３１５を有する。
　図３および図４に示すように、第１本体部３１１は、導通部材３１の主要部をなしている。第１本体部３１１は、第１方向ｘに延びている。図示された例では、第１本体部３１１は、平面視において、第１チップ２１と第２チップ２２との間で直線状に延びる。図８に示すように、第１本体部３１１は、第１搭載部１０Ａと第２搭載部１０Ｂとの間を跨いでいる。第１本体部３１１は、複数の第１接合部３１２および第２接合部３１３よりも厚さ方向ｚ上方に位置する。第１本体部３１１は、図４に示すように、２つの区画部３１１ａ，３１１ｂを含む。
　図４に示すように、区画部３１１ａは、複数の第１連結部３１４と区画部３１１ｂとに繋がる。区画部３１１ａのうち複数の第１連結部３１４に繋がる端縁は、複数に分岐する。区画部３１１ｂは、区画部３１１ａと第２連結部３１５とに繋がる。区画部３１１ｂの幅（第２方向ｙの寸法）は、区画部３１１ａの幅（第２方向ｙの寸法）よりも小さい。この構成では、図４に示すように、第１本体部３１１は、平面視においてＬ字状を呈する。
　図３、図４、図１１および図１５に示すように、複数の第１接合部３１２はそれぞれ、第１チップ２１の第１主面電極２１１に接合されている。図３、図４および図１５に示すように、複数の第１接合部３１２は、第２方向ｙにおいて互いに離れて位置する。複数の第１接合部３１２は、平面視において、互いに平行（あるいは略平行）に配置される。複数の第１接合部３１２はそれぞれ、複数の第１連結部３１４のうちの対応する１つを介して、第１本体部３１１（区画部３１１ａ）に繋がる。複数の第１連結部３１４は、第１本体部３１１と複数の第１接合部３１２とに繋がる。図９に示すように、各第１連結部３１４は、厚さ方向ｚに屈曲する。
　図３、図９および図１２に示すように、第２接合部３１３は、第２搭載部１０Ｂの第１座面１０３に接合されている。第２接合部３１３は、第２方向ｙに延びている。第２接合部３１３の少なくとも一部が、第１座面１０３と、第２搭載部１０Ｂの第１起立面１０４とにより規定された領域に収納されている。第２接合部３１３は、第２連結部３１５を介して、第１本体部３１１（区画部３１１ｂ）に繋がる。図９に示すように、第２連結部３１５は、厚さ方向ｚに屈曲する。第２接合部３１３は、第１本体部３１１を間に挟んで第１接合部３１２とは反対側に位置する。
　半導体装置Ａ１０は、図９および図１１に示すように、第１接合層３３をさらに備える。第１接合層３３は、第１チップ２１の第１主面電極２１１と、各第１接合部３１２との間に介在している。第１接合層３３は、第１主面電極２１１と、各第１接合部３１２とを接合する。第１接合層３３は、導電性を有する。第１接合層３３は、たとえばはんだである。この他、第１接合層３３は、焼結金属でもよい。
　複数の第１接合部３１２の各々の厚さｔ（図１０参照）は、０．１ｍｍ以上、かつ第１接合層３３の最大厚さＴmax（図１０参照）の２倍以下である。第１接合層３３の最大厚
さＴmaxは、第１チップ２１の厚さよりも大きい。
　半導体装置Ａ１０は、図９および図１２に示すように、第２接合層３４をさらに備える。第２接合層３４は、第２搭載部１０Ｂの第１座面１０３と、第２接合部３１３との間に介在している。第２接合層３４は、第２搭載部１０Ｂと第２接合部３１３とを接合する。第２接合層３４は、導電性を有する。第２接合層３４は、たとえばはんだである。この他、第２接合層３４は、焼結金属でもよい。
　導通部材３２は、半導体回路部２０（第２チップ２２）に導通する。導通部材３２は、特許請求の範囲に記載の「第２導通部材」の一例である。導通部材３２は、図３に示すように、第２チップ２２の第２主面電極２２１と、第１端子リード１４の被覆部１４Ａとに接合されている。これにより、第２主面電極２２１は、第１端子リード１４に導通している。導通部材３２の組成は、銅を含む。半導体装置Ａ１０においては、導通部材３２は、金属クリップである。導通部材３２は、第２本体部３２１、第３接合部３２２、複数の第４接合部３２３、第３連結部３２４および複数の第４連結部３２５を有する。
　図３および図４に示すように、第２本体部３２１は、導通部材３２の主要部をなしている。平面視において、第２本体部３２１は、鉤状に屈曲している。平面視において、第２本体部３２１、第２搭載部１０Ｂの主面１０１に重なっている。第２本体部３２１は、第３接合部３２２および複数の第４接合部３２３よりも厚さ方向ｚ上方に位置する。第２本体部３２１は、図４に示すように、複数の区画部３２１ａ，３２１ｂ，３２１ｃを含む。
　図４に示すように、区画部３２１ａは、第３連結部３２４と区画部３２１ｂとに繋がる。区画部３２１ａは、平面視において、第３連結部３２４から第２方向ｙに延びる。区画部３２１ｂは、２つの区画部３２１ａ，３２１ｃに繋がる。区画部３２１ｂは、平面視において、第１方向ｘに延びる。本実施形態では、半導体装置Ａ１０の通電時において、区画部３１１ｂと区画部３２１ｂとにそれぞれ流れる電流は、互いに向きが反対となる。区画部３２１ｃは、区画部３２１ｂと複数の第４連結部３２５とに繋がる。区画部３２１ｃは、平面視において、第２方向ｙを長手方向とする帯状である。
　図３、図４、図１３および図１４に示すように、第３接合部３２２は、第１端子リード１４の第２座面１４Ｃに接合されている。第３接合部３２２は、第１方向ｘに延びている。第３接合部３２２の少なくとも一部が、第２座面１４Ｃと、第１端子リード１４の第２起立面１４Ｄとにより規定された領域に収納されている。第３接合部３２２は、第３連結部３２４を介して、第２本体部３２１（区画部３２１ａ）に繋がる。図１３に示すように、第３連結部３２４は、厚さ方向ｚに屈曲する。第３接合部３２２は、第２本体部３２１を間に挟んで第４接合部３２３とは反対側に位置する。
　図３、図４、図９、図１１および図１６に示すように、複数の第４接合部３２３はそれぞれ、第２チップ２２の第２主面電極２２１に接合されている。図３、図４および図１６に示すように、複数の第４接合部３２３は、第２方向ｙにおいて互いに離れて位置する。複数の第４接合部３２３は、平面視において、互いに平行（あるいは略平行）に配置される。複数の第４接合部３２３はそれぞれ、複数の第４連結部３２５のうちの対応する１つを介して、第２本体部３２１（区画部３２１ｃ）に繋がる。複数の第４連結部３２５は、第２本体部３２１と複数の第４接合部３２３とに繋がる。図９に示すように、各第４連結部３２５は、厚さ方向ｚに屈曲する。
　半導体装置Ａ１０は、図９および図１４に示すように、第３接合層３５をさらに備える。第３接合層３５は、第１端子リード１４の第２座面１４Ｃと、第３接合部３２２との間に介在している。第３接合層３５は、第１端子リード１４の被覆部１４Ａと、第３接合部３２２とを接合する。第３接合層３５は、導電性を有する。第３接合層３５は、たとえばはんだである。この他、第３接合層３５は、焼結金属でもよい。
　半導体装置Ａ１０は、図９、図１１および図１６に示すように、第４接合層３６をさらに備える。第４接合層３６は、第２チップ２２の第２主面電極２２１と、複数の第４接合部３２３との間に介在している。第４接合層３６は、第２チップ２２の第２主面電極２２１と、複数の第４接合部３２３とを接合する。第４接合層３６は、導電性を有する。第４接合層３６は、たとえばはんだである。この他、第４接合層３６は、焼結金属でもよい。
　複数の第４接合部３２３の各々の厚さｔ（図１１参照）は、０．１ｍｍ以上、かつ第４接合層３６の最大厚さＴmax（図１１参照）の２倍以下である。第４接合層３６の最大厚さＴmaxは、第２チップ２２の厚さよりも大きい。
　複数の導通部材４１Ａ，４１Ｂ，４２Ａ，４２Ｂの各々は、たとえばボンディングワイヤである。複数の導通部材４１Ａ，４１Ｂ，４２Ａ，４２Ｂの各組成は、金を含む。この他、複数の導通部材４１Ａ，４１Ｂ，４２Ａ，４２Ｂの各組成は、銅を含む場合でもよいし、アルミニウム（Ａｌ）を含む場合でもよい。
　導通部材４１Ａは、図３および図４に示すように、第１チップ２１の主面電極２１２と、第４端子リード１７１の被覆部１７１Ａとに接合されている。これにより、第４端子リード１７１は、第１チップ２１の主面電極２１２に導通する。導通部材４１Ｂは、図３および図４に示すように、第２チップ２２の主面電極２２２と、第６端子リード１７２の被覆部１７２Ａとに接合されている。これにより、第６端子リード１７２は、第２チップ２２の主面電極２２２に導通する。
　導通部材４２Ａは、図３および図４に示すように、第１チップ２１の一対の主面電極２１４の一方と、第５端子リード１８１の被覆部１８１Ａとに接合されている。これにより、第５端子リード１８１は、第１チップ２１の主面電極２１４に導通する。導通部材４２Ｂは、図３および図４に示すように、第２チップ２２の一対の主面電極２２４の一方と、第７端子リード１８２の被覆部１８２Ａとに接合されている。これにより、第７端子リード１８２は、第２チップ２２の主面電極２２４に導通する。
　絶縁部材６０は、図３、図４および図９に示すように、２つの導通部材３１，３２に接する。絶縁部材６０により、２つの導通部材３１，３２が互いに固定される。絶縁部材６０は、封止樹脂５０に覆われる。絶縁部材６０は、たとえば封止樹脂５０と同じ樹脂材料を含む。なお、絶縁部材６０は、絶縁材料を含むものであれば、何ら限定されない。絶縁部材６０の平面視形状は、何ら限定されないが、図示された例では矩形状である。絶縁部材６０は、たとえば、平面視において、２つの導通部材３１，３２が近接する部分に形成されている。導通部材３１の一部および導通部材３２の一部は、厚さ方向ｚにおいて、絶縁部材６０に挟まれている。絶縁部材６０は、たとえば、平面視において、導通部材３１の第１本体部３１１と導通部材３２の第２本体部３２１とに跨って形成されている。本実施形態では、絶縁部材６０は、図３および図９に示すように、第１連結部３１４、第２連結部３１５、第３連結部３２４および第４連結部３２５のいずれにも接していない。なお、絶縁部材６０の形成範囲は、２つの導通部材３１，３２に跨っていれば、図示された大きさおよび形状に限定されない。
　以上のように構成された半導体装置Ａ１０は、図１７に示すように、第１チップ２１の第１主面電極２１１と第２チップ２２の第２裏面電極２２３とが、電気的に接続されている。したがって、半導体装置Ａ１０は、２つのトランジスタ（第１チップ２１および第２チップ２２）によるハーフブリッジ回路を構成する。
　次に、半導体装置Ａ１０の製造方法の一例について、図１８～図２０を参照して説明する。図１８および図１９は、半導体装置Ａ１０の製造方法の一工程を示す平面図である。図２０は、半導体装置Ａ１０の製造方法の一工程を示す断面図であって、図９の断面に対応する。
　まず、図１８に示すリードフレーム３０を用意する。リードフレーム３０は、枠部３０１と、複数の吊り部３０２と、２つの導通部材３１，３２とを含む。２つの導通部材３１，３２はそれぞれ、複数の吊り部３０２のうちのいくつかを介して、枠部３０１に支持されている。
　次いで、図１９に示すように、リードフレーム３０に、絶縁部材６０を形成する。絶縁部材６０は、２つの導通部材３１，に跨るように形成される。これにより、リードフレーム３０の状態で、２つの導通部材３１，３２が絶縁部材６０で固定される。絶縁部材６０は、たとえばエポキシ樹脂を含み、この例において、絶縁部材６０の形成は、たとえばモールド成形による。
　次いで、２つの導通部材３１，３２を枠部３０１から切り離す。たとえば図１９に示す切断線ＣＬで切断する。これにより、絶縁部材６０で固定された２つの導通部材３１，３２が形成される。
　次いで、図２０に示すように、２つの導通部材３１，３２を絶縁部材６０で固定したまま、半導体回路部２０（第１チップ２１および第２チップ２２）に接合する。なお、図２０に示す工程の前に、第１搭載部１０Ａ、第２搭載部１０Ｂおよび複数の端子リード１３を含むリードフレームを用意しておき、第１搭載部１０Ａおよび第２搭載部１０Ｂにそれぞれ、第１チップ２１および第２チップ２２を接合しておく。当該リードフレームの状態では、複数の端子リード１３は互いに繋がる。２つの導通部材３１，３２を接合する際、導通部材３１を、第１チップ２１と第２搭載部１０Ｂとに接合し、導通部材３２を、第２チップ２２と第１端子リード１４とに接合する。
　次いで、複数の導通部材４１Ａ，４１Ｂ，４２Ａ，４２Ｂをそれぞれ形成したのち、２つの導通部材３１，３２および絶縁部材６０などを覆う封止樹脂５０を形成する。その後、互いに繋がる複数の端子リード１３をそれぞれ切り離す。以上の工程を経て、半導体装置Ａ１０が製造される。
　第１実施形態にかかる半導体装置Ａ１０およびその製造方法の作用および効果は、次の通りである。
　半導体装置Ａ１０は、２つの導通部材３１，３２に接する絶縁部材６０を備える。２つの導通部材３１，３２は、絶縁部材６０で固定される。このような構成では、半導体装置Ａ１０の製造過程において、２つの導通部材３１，３２を絶縁部材６０で固定した上で、半導体回路部２０（第１チップ２１および第２チップ２２）に接合することができる。したがって、２つの導通部材３１，３２を一括して配置することができるので、半導体装置Ａ１０は、生産効率を向上できる。
　また、半導体装置Ａ１０では、２つの導通部材３１，３２は、絶縁部材６０で固定された上で配置されるので、これらの相対的な位置関係のズレが抑制される。これにより、半導体装置Ａ１０は、２つの導通部材３１，３２が互いに接触することを抑制できる。さらに、相対的な位置関係のズレを抑制できるので、２つの導通部材３１，３２の距離を小さくすることができる。これにより、導通部材３１に流れる電流と、導通部材３２に流れる電流とによって生じる相互インダクタンスを増加させることができるので、半導体装置Ａ１０は、寄生インダクタンスの低減を図ることができる。また、上述の通り、２つの導通部材３１，３２の距離を小さくできるので、２つの導通部材３１，３２の各々をそれぞれ拡大化させることが可能となるので、２つの導通部材３１，３２における配線抵抗の低減および自己インダクタンスの低減を図ることが可能となる。これにより、半導体装置Ａ１０は、寄生インダクタンスの低減を図ることができる。
　半導体装置Ａ１０では、導通部材３１の第１接合部３１２は、第１接合層３３により、第１主面電極２１１に接合される。導通部材３１の第２接合部３１３は、第２接合層３４により、第２搭載部１０Ｂに接合される。また、導通部材３２の第３接合部３２２は、第３接合層３５により、第１端子リード１４に接合される。導通部材３２の第４接合部３２３は、第４接合層３６により、第２主面電極２２１に接合される。第１接合層３３、第２接合層３４、第３接合層３５および第４接合層３６はそれぞれ、たとえばはんだである。この構成では、第１接合層３３、第２接合層３４、第３接合層３５および第４接合層３６で接合する際、これらをリフローにより加熱するため、２つの導通部材３１，３２が絶縁部材６０で固定されていないと、２つの導通部材３１，３２の相対的な位置ずれが発生しやすい。したがって、第１接合層３３、第２接合層３４、第３接合層３５および第４接合層３６を加熱する必要がある構成において、２つの導通部材３１，３２を絶縁部材６０で固定することは、２つの導通部材３１，３２の相対的な位置ずれを抑制する上で有効である。つまり、半導体装置Ａ１０の寄生インダクタンスを低減させる上で有効である。なお、半導体装置Ａ１０の寄生インダクタンスの低減により、第１チップ２１および第２チップ２２のスイッチング動作に伴うサージ電圧の発生が抑制できる。
　半導体装置Ａ１０では、絶縁部材６０は、２つの導通部材３１，３２が近接する部分に形成される。この構成では、２つの導通部材３１，３２が近接する部分において、絶縁物を配置させることができるので、２つの導通部材３１，３２の間の絶縁耐圧を確保できる。
　半導体装置Ａ１０では、絶縁部材６０は、封止樹脂５０と同じ樹脂材料を含む。この構成によれば、２つの導通部材３１，３２の間の絶縁耐圧を、２つの導通部材３１，３２の間に封止樹脂５０が配置される場合と同等にできる。また、絶縁部材６０と封止樹脂５０との線膨張係数の差が抑制できるため、これらの線膨張係数の差に起因する熱応力を抑制できる。
　半導体装置Ａ１０では、絶縁部材６０は、図３に示すように、平面視において、２つの導通部材３１，３２の全体におけるほぼ中央に配置される。半導体装置Ａ１０の製造過程において、たとえば図１９での切断線ＣＬでの切断後に、２つの導通部材３１，３２を絶縁部材６０で固定した状態で搬送する。この時に、絶縁部材６０を吸着して、２つの導通部材３１，３２を搬送しても、半導体装置Ａ１０では、２つの導通部材３１，３２が傾いた姿勢となることを抑制できる。また、絶縁部材６０を吸着して搬送することで、２つの導通部材３１，３２に搬送用の部材が接触しないので、２つの導通部材３１，３２の変形も抑制できる。
　半導体装置Ａ１０では、半導体回路部２０は、第１チップ２１および第２チップ２２を備える。第１チップ２１および第２チップ２２は、封止樹脂５０に覆われる。この構成によれば、半導体装置Ａ１０は、２つのチップ（第１チップ２１および第２チップ２２）が１つの封止樹脂５０により１パッケージ化される。したがって、半導体装置Ａ１０は、当該半導体装置Ａ１０を実装する回路基板への実装面積を削減することが可能となる。
　以下に、本開示の半導体装置の他の実施形態および変形例について、説明する。各実施形態および各変形例における各部の構成は、技術的な矛盾が生じない範囲において相互に組み合わせ可能である。
　図２１および図２２は、第１実施形態の第１変形例にかかる半導体装置Ａ１１を示している。半導体装置Ａ１１は、半導体装置Ａ１０と比較して、次の点で異なる。それは、半導体装置Ａ１１の第１チップ２１は、トランジスタではなくダイオードである。
　半導体装置Ａ１１の第１チップ２１は、第１主面電極２１１および第１裏面電極２１３を有する。半導体装置Ａ１１の第１チップ２１は、図２１に示すように、主面電極２１２，２１４を有していない。図２２に示すように、半導体装置Ａ１１の第１チップ２１は、ダイオードであって、第１主面電極２１１は、たとえばアノード電極であり、第１裏面電極２１３は、たとえばカソード電極である。
　図２１に示すように、半導体装置Ａ１１は、２つの導通部材４１Ａ，４２Ａのいずれも備えていない。この構成では、図２１および図２２に示すように、第４端子リード１７１および第５端子リード１８１はそれぞれ、第１チップ２１および第２チップ２２のいずれにも導通しない。したがって、半導体装置Ａ１１では、第４端子リード１７１および第５端子リード１８１はそれぞれ、ノンコネクト端子である。なお、図２１に示す例では、半導体装置Ａ１１は、導通部材４２Ｂを備えているが、この例とは異なる構成において、半導体装置Ａ１１は、導通部材４２Ｂを備えていなくてもよい。
　半導体装置Ａ１１は、図２２に示すように、第１チップ２１の第１主面電極２１１（アノード電極）と第２チップ２２の第２裏面電極２２３（コレクタ電極）とが、電気的に接続されている。半導体装置Ａ１１では、第１端子リード１４および第２端子リード１５間に印加される電源電圧（直流電圧）に対して、高電圧側がダイオード、低電圧側がトランジスタとなる。半導体装置Ａ１１は、たとえば昇圧型のチョッパー回路として用いられる。
　図２３および図２４は、第１実施形態の第２変形例にかかる半導体装置Ａ１２を示している。半導体装置Ａ１２は、半導体装置Ａ１０と比較して、次の点で異なる。それは、半導体装置Ａ１２の第２チップ２２は、トランジスタではなくダイオードである。
　半導体装置Ａ１２の第２チップ２２は、第２主面電極２２１および第２裏面電極２２３ を有する。半導体装置Ａ１２の第２チップ２２は、図２３に示すように、主面電極２２２，２２４を有していない。図２４に示すように、半導体装置Ａ１２の第２チップ２２は、ダイオードであって、第２主面電極２２１は、たとえばアノード電極であり、第２裏面電極２２３は、たとえばカソード電極である。
　図２３に示すように、半導体装置Ａ１２は、２つの導通部材４１Ｂ，４２Ｂのいずれも備えていない。この構成では、図２３および図２４に示すように、第６端子リード１７２および第７端子リード１８２はそれぞれ、第１チップ２１および第２チップ２２のいずれにも導通しない。したがって、半導体装置Ａ１２では、第６端子リード１７２および第７端子リード１８２はそれぞれ、ノンコネクト端子である。なお、図２３に示す例では、半導体装置Ａ１２は、導通部材４２Ａを備えているが、この例とは異なる構成において、半導体装置Ａ１２は、導通部材４２Ａを備えていなくてもよい。
　半導体装置Ａ１２は、図２４に示すように、第１チップ２１の第１主面電極２１１（エミッタ電極）と第２チップ２２の第２裏面電極２２３（カソード電極）とが、電気的に接続されている。半導体装置Ａ１２では、第１端子リード１４および第２端子リード１５間に印加される直流電圧に対して、高電圧側がトランジスタ、低電圧側がダイオードとなる。半導体装置Ａ１２は、たとえば降圧型のチョッパー回路として用いられる。
　図２５および図２６は、第１実施形態の第３変形例にかかる半導体装置Ａ１３を示している。半導体装置Ａ１３は、半導体装置Ａ１０と比較して、次の点で異なる。それは、半導体装置Ａ１３の第１チップ２１および第２チップ２２の各々が、トランジスタではなくダイオードである。
　半導体装置Ａ１３の第１チップ２１は、第１主面電極２１１および第１裏面電極２１３を有する。半導体装置Ａ１３の第１チップ２１は、図２５に示すように、主面電極２１２，２１４を有していない。図２６に示すように、半導体装置Ａ１３の第１チップ２１は、ダイオードであって、第１主面電極２１１は、アノード電極であり、第１裏面電極２１３は、カソード電極である。また、半導体装置Ａ１３の第２チップ２２は、第２主面電極２２１および第２裏面電極２２３を有する。半導体装置Ａ１３の第２チップ２２は、図２５に示すように、主面電極２２２，２２４を有していない。図２６に示すように、半導体装置Ａ１３の第２チップ２２は、ダイオードであって、第２主面電極２２１は、アノード電極であり、第２裏面電極２２３は、カソード電極である。
　図２５に示すように、半導体装置Ａ１３は、複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂのいずれも備えていない。この構成では、図２４および図２５に示すように、第４端子リード１７１、第５端子リード１８１、第６端子リード１７２および第７端子リード１８２はそれぞれ、第１チップ２１および第２チップ２２のいずれにも導通しない。したがって、半導体装置Ａ１３では、第４端子リード１７１、第５端子リード１８１、第６端子リード１７２および第７端子リード１８２はそれぞれ、ノンコネクト端子である。
　半導体装置Ａ１３は、図２６に示すように、第１チップ２１の第１主面電極２１１（アノード電極）と第２チップ２２の第２裏面電極２２３（カソード電極）とが、電気的に接続されている。半導体装置Ａ１３では、第１端子リード１４および第２端子リード１５間に印加される電源電圧（直流電圧）に対して、高電圧側および低電圧側の両方がダイオードである。半導体装置Ａ１３は、ダイオードのブリッジ回路である。
　第１実施形態の各変形例にかかる半導体装置Ａ１１～Ａ１３は、半導体装置Ａ１０と同様に、２つの導通部材３１，３２は、絶縁部材６０で固定される。したがって、各半導体装置Ａ１１～Ａ１３は、半導体装置Ａ１０と同様に、２つの導通部材３１，３２を一括して配置できるので、生産効率を向上できる。その他、各半導体装置Ａ１１～Ａ１３は、半導体装置Ａ１０と共通する構成により、半導体装置Ａ１０と同様の効果を奏する。たとえば、各半導体装置Ａ１１～Ａ１３は、２つの導通部材３１，３２が互いに接触することを抑制できる。また、各半導体装置Ａ１１～Ａ１３は、導通部材３１に流れる電流と、導通部材３２に流れる電流とによって生じる相互インダクタンスを増加させることができるので、寄生インダクタンスの低減を図ることができる。
　上記半導体装置Ａ１０～Ａ１３から理解されるように、本開示の半導体装置は、第１チップ２１と第２チップ２２と組み合わせにより、４種類の電力変換回路（トランジスタによるブリッジ回路、昇圧型のチョッパー回路、降圧型のチョッパー回路、ダイオードによりブリッジ回路）を構成できる。一方で、各端子リード１３および封止樹脂５０などの構成は、各半導体装置Ａ１０～Ａ１３で共通する。したがって、本開示の半導体装置は、パッケージの外観が同じまま、４種類の電力変換回路のいずれかを構成することが可能である。また、本開示の半導体装置は、第１チップ２１および第２チップ２２の各々がトランジスタであるかダイオードであるかで異なっていても、各端子リード１３および封止樹脂５０の構成をそのまま活用できる。これにより、本開示の半導体装置は、先述の４種類の電力変換回路のいずれであっても、パッケージ構造を共通化することができるので、生産性の向上において、好ましい。
　上記半導体装置Ａ１０～Ａ１３から理解されるように、本開示の半導体装置は、平面視において、第１チップ２１の重心が第１搭載部１０Ａの中心部に重なるように配置されている。この構成は、導通部材３１の共通化において好ましい。同様に、本開示の半導体装置は、平面視において、第２チップ２２の重心が第２搭載部１０Ｂの中心部に重なるように配置されている。この構成は、導通部材３２の共通化において好ましい。
　図２７～図３０は、第２実施形態にかかる半導体装置Ａ２０を示している。半導体装置Ａ２０は、半導体装置Ａ１０と比較して、次の点で異なる。第１に、複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂの各々が、ボンディングワイヤではなく、導電性の板状部材である。第２に、絶縁部材６０の代わりに、第１絶縁部材６１、第２絶縁部材６２および第３絶縁部材６３を備える。なお、半導体装置Ａ２０では、第１チップ２１および第２チップ２２はそれぞれ、図３０に示すように、ＭＯＳＦＥＴであるものとするが、半導体装置Ａ１０と同様に、ＩＧＢＴ（あるいはＲＣ－ＩＧＢＴ）であってもよい。
　複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂの各組成は、銅または銅合金を含む。この例と異なり、複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂの各組成は、他の金属材料を含んでいてもよい。導通部材４１Ａは、導電性接合材により、主面電極２１２（第１チップ２１）と被覆部１７１Ａ（第４端子リード１７１）とに接合される。導通部材４２Ａは、導電性接合材により、主面電極２１４（第１チップ２１）と被覆部１８１Ａ（第５端子リード１８１）とに接合される。導通部材４１Ｂは、導電性接合材により、主面電極２２２（第２チップ２２）と被覆部１７２Ａ（第６端子リード１７２）とに接合される。導通部材４２Ｂは、導電性接合材により、主面電極２２４（第２チップ２２）と被覆部１８２Ａ（第７端子リード１８２）とに接合される。
　第１絶縁部材６１、第２絶縁部材６２および第３絶縁部材６３はそれぞれ、たとえば封止樹脂５０と同じ樹脂材料を含む。この例と異なり、第１絶縁部材６１、第２絶縁部材６２および第３絶縁部材６３の各組成は、他の絶縁材料であってもよい。
　第１絶縁部材６１は、半導体装置Ａ１０の絶縁部材６０と同様に、２つの導通部材３１，３２に跨って形成され、これらを固定する。
　第２絶縁部材６２は、２つの導通部材４１Ａ，４２Ａに接し、これらを固定する。導通部材４１Ａの一部と導通部材４２Ａの一部とは、厚さ方向ｚにおいて、第２絶縁部材６２に覆われている。第２絶縁部材６２の平面視形状は、何ら限定されないが、図示された例では矩形状である。
　第３絶縁部材６３は、２つの導通部材４１Ｂ，４２Ｂに接し、これらを固定する。導通部材４１Ｂの一部と導通部材４２Ｂの一部とは、厚さ方向ｚにおいて、第３絶縁部材６３に覆われている。第３絶縁部材６３の平面視形状は、何ら限定されないが、図示された例では矩形状である。
　半導体装置Ａ２０において、導通部材３１の第１接合部３１２は、図２７および図２８に示すように、２つの帯状部３１２ａを含む。図２７および図２８に示すように、２つの帯状部３１２ａは、第２方向ｙにおいて互いに離れて位置する。２つの帯状部３１２ａの各々は、第１方向ｘを長手方向とする。２つの帯状部３１２ａは、平面視において、互いに平行（あるいは略平行）に配置される。この例とは異なり、第１接合部３１２は、２つの帯状部３１２ａに分離していなくてもよい。
　半導体装置Ａ２０において、導通部材３２の第４接合部３２３は、図２７および図２８に示すように、２つの帯状部３２３ａを含む。図２７および図２８に示すように、２つの帯状部３２３ａは、第２方向ｙにおいて互いに離れて位置する。２つの帯状部３２３ａの各々は、第１方向ｘを長手方向とする。２つの帯状部３２３ａは、平面視において、互いに平行（あるいは略平行）に配置される。この例とは異なり、第４接合部３２３は、２つの帯状部３２３ａに分離していなくてもよい。
　半導体装置Ａ２０において、２つの導通部材４１Ａ，４２Ａとは、第２絶縁部材６２で固定された上で、第１チップ２１（主面電極２１２および主面電極２１４）と、被覆部１７１Ａおよび被覆部１８１Ａとに接合される。２つの導通部材４１Ａ，４２Ａは、同一のリードフレームから形成され、当該リードフレームの状態のときに、第２絶縁部材６２で固定される。同様に、２つの導通部材４１Ｂ，４２Ｂとは、第３絶縁部材６３で固定された上で、第２チップ２２（主面電極２２２および主面電極２２４）と、被覆部１７２Ａおよび被覆部１８２Ａとに接合される。２つの導通部材４１Ｂ，４２Ｂは、同一のリードフレームから形成され、当該リードフレームの状態のときに、第３絶縁部材６３で固定される。
　半導体装置Ａ２０では、２つの導通部材３１，３２は、第１絶縁部材６１で固定される。したがって、半導体装置Ａ２０は、２つの第１導通部材３１，３２を一括して配置できるので、半導体装置Ａ２０は、生産効率を向上できる。また、半導体装置Ａ２０は、半導体装置Ａ１０と同様に、２つの導通部材３１，３２の相対的な位置関係のズレを抑制できるので、これらが互いに接触することを抑制できる。また、半導体装置Ａ２０は、半導体装置Ａ１０と同様に、導通部材３１に流れる電流と、導通部材３２に流れる電流とによって生じる相互インダクタンスを増加させることができるので、半導体装置Ａ２０は、寄生インダクタンスの低減を図ることができる。その他、半導体装置Ａ２０は、半導体装置Ａ１０と共通する構成により、半導体装置Ａ１０と同様の効果を奏する。
　半導体装置Ａ２０では、２つの導通部材４１Ａ，４２Ａが第２絶縁部材６２で固定される。この構成では、半導体装置Ａ２０の製造過程において、２つの導通部材４１Ａ，４２Ａを第２絶縁部材６２で固定した上で、半導体回路部２０に接合することができる。したがって、２つの導通部材４１Ａ，４２Ａを一括して配置できるので、半導体装置Ａ２０は、生産効率を向上できる。また、２つの導通部材４１Ａ，４２Ａは、第２絶縁部材６２で固定された上で配置されるので、これらの相対的な位置関係のズレが抑制される。これにより、半導体装置Ａ２０は、２つの導通部材４１Ａ，４２Ａが互いに接触することを抑制できる。
　半導体装置Ａ２０では、２つの導通部材４１Ｂ，４２Ｂが第３絶縁部材６３で固定される。この構成では、半導体装置Ａ２０の製造過程において、２つの導通部材４１Ｂ，４２Ｂを第３絶縁部材６３で固定した上で、半導体回路部２０に接合することができる。したがって、２つの導通部材４１Ｂ，４２Ｂを一括して配置できるので、半導体装置Ａ２０は、生産効率を向上できる。また、２つの導通部材４１Ｂ，４２Ｂは、第３絶縁部材６３で固定された上で配置されるので、これらの相対的な位置関係のズレが抑制される。これにより、半導体装置Ａ２０は、２つの導通部材４１Ｂ，４２Ｂが互いに接触することを抑制できる。
　上記第２実施形態においては、半導体装置Ａ２０は、第１絶縁部材６１、第２絶縁部材６２および第３絶縁部材６３を備えていた。この例と異なる構成において、半導体装置Ａ２０は、第１絶縁部材６１、第２絶縁部材６２および第３絶縁部材６３のうちの１つまたは２つを備える構成であってもよい。たとえば、半導体装置Ａ２０は、これらのうちの第２絶縁部材６２のみを備える構成であってもよい。この場合、導通部材４１Ａが、特許請求の範囲に記載の「第１導通部材」の一例であり、導通部材４２Ａが、特許請求の範囲に記載の「第２導通部材」の一例となる。
　図３１は、第２実施形態の第１変形例にかかる半導体装置Ａ２１を示している。半導体装置Ａ２１は、半導体装置Ａ１１と同様に、第１チップ２１がトランジスタではなくダイオードである。図３１に示すように、半導体装置Ａ２１は、半導体装置Ａ２０と比較して、２つの導通部材４１Ａ，４２Ａのいずれも備えず、且つ、第２絶縁部材６２を備えていない。
　図３２は、第２実施形態の第２変形例にかかる半導体装置Ａ２２を示している。半導体装置Ａ２２は、半導体装置Ａ１２と同様に、第２チップ２２がトランジスタではなくダイオードである。図３２に示すように、半導体装置Ａ２２は、半導体装置Ａ２０と比較して、２つの導通部材４１Ｂ，４２Ｂのいずれも備えず、且つ、第３絶縁部材６３を備えていない。
　図３３は、第２実施形態の第３変形例にかかる半導体装置Ａ２３を示している。半導体装置Ａ２３は、半導体装置Ａ１３と同様に、第１チップ２１および第２チップ２２の各々がトランジスタではなくダイオードである。図３３に示すように、半導体装置Ａ２３は、半導体装置Ａ２０と比較して、複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂのいずれも備えず、且つ、第２絶縁部材６２および第３絶縁部材６３のいずれも備えていない。
　第２実施形態の各変形例にかかる半導体装置Ａ２１～Ａ２３は、半導体装置Ａ２０と同様に、２つの導通部材３１，３２は、第１絶縁部材６１で固定される。したがって、各半導体装置Ａ２１～Ａ２３は、半導体装置Ａ２０と同様に、２つの導通部材３１，３２を一括して配置できるので、生産効率を向上できる。その他、各半導体装置Ａ２１～Ａ２３は、半導体装置Ａ２０と共通する構成により、半導体装置Ａ２０と同様の効果を奏する。たとえば、各半導体装置Ａ２１～Ａ２３は、２つの導通部材３１，３２が互いに接触することを抑制できる。また、各半導体装置Ａ２１～Ａ２３は、導通部材３１に流れる電流と、導通部材３２に流れる電流とによって生じる相互インダクタンスを増加させることができるので、寄生インダクタンスの低減を図ることができる。
　以下に、他の変形例にかかる半導体装置について、適宜図面を参照して、説明する。以下で説明する変形例は、特段の断りがない限り、第１実施形態および第２実施形態（これらの変形例を含む）で示した各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３のそれぞれに適用することができる。
　第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３と異なる構成において、絶縁部材６０（第１絶縁部材６１）は、厚さ方向ｚにおいて、導通部材３１および導通部材３２を挟んでいなくてもよい。たとえば、図３４は、半導体装置Ａ１０において、導通部材３１および導通部材３２の厚さ方向ｚ下方に絶縁部材６０が形成されていない場合の構成例を示している。また、たとえば、図３５は、半導体装置Ａ１０において、導通部材３１および導通部材３２の厚さ方向ｚ上方に絶縁部材６０が形成されていない場合の構成例を示している。このような変形例においても、絶縁部材６０（第１絶縁部材６１）で２つの導通部材３１，３２を固定して、これらを一括配置できる。ただし、絶縁部材６０（第１絶縁部材６１）が、厚さ方向ｚにおいて、導通部材３１および導通部材３２をそれぞれ挟むように構成した方が、２つの導通部材３１，３２を強固に固定することができる。また、このような変形例は、絶縁部材６０（第１絶縁部材６１）だけでなく、第２絶縁部材６２および第３絶縁部材６３のそれぞれにおいても、適用されうる。
　第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３と異なる構成において、絶縁部材６０（第１絶縁部材６１）は、第１連結部３１４、第２連結部３１５、第３連結部３２４および第４連結部３２５のいずれかに接していてもよい。たとえば、図３６および図３７は、半導体装置Ａ１０において、絶縁部材６０が第２連結部３１５に接する場合の構成例を示している。このような変形例においても、絶縁部材６０（第１絶縁部材６１）で２つの導通部材３１，３２を固定して、これらを一括配置できる。さらに、本変形例では、絶縁部材６０の形成範囲がより大きくなるため、絶縁部材６０によって２つの導通部材３１，３２をより強固に固定できる。
　第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３と異なる構成において、導通部材３１のうち、絶縁部材６０に覆われる部分に貫通孔が形成されていてもよい。同様に、導通部材３２のうち、絶縁部材６０に覆われる部分に貫通孔が形成されていてもよい。たとえば、図３８は、半導体装置Ａ１０において、導通部材３１に貫通孔３１９が形成され、且つ、導通部材３２に貫通孔３２９が形成された場合の構成例を示している。貫通孔３１９は、導通部材３１の第１本体部３１１のうち、絶縁部材６０に覆われる部分に形成されている。貫通孔３１９は、第１本体部３１１を厚さ方向ｚに貫通する。貫通孔３２９は、導通部材３２の第２本体部３２１のうち、絶縁部材６０に覆われる部分に形成されている。貫通孔３２９は、第２本体部３２１を厚さ方向ｚに貫通する。各貫通孔３１９，３２９には、絶縁部材６０が充填される。このような変形例においても、絶縁部材６０で２つの導通部材３１，３２を固定して、これらを一括配置できる。さらに、本変形例においては、次のような効果が得られる。第１に、絶縁部材６０の形成（モールド成形）時において、導通部材３１の厚さ方向ｚ上方から厚さ方向ｚ下方に各貫通孔３１９，３２９を介して、樹脂材料が流動するので、絶縁部材６０に空隙が発生することを抑制できる。第２に、貫通孔３１９，３２９内に形成された絶縁部材６０によって、絶縁部材６０が導通部材３１および導通部材３２から剥離することを抑制できる。
　第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３と異なる構成において、導通部材３１のうち、絶縁部材６０に接する面の一部に凹凸が形成されていてもよい。同様に、導通部材３２のうち、絶縁部材６０に接する面の一部に凹凸が形成されていてもよい。たとえば、図３９は、半導体装置Ａ１０において、導通部材３１の第１本体部３１１の上面（厚さ方向ｚ上方を向く面）および導通部材３２の第２本体部３２１の上面（厚さ方向ｚ上方を向く面）がそれぞれ、粗面である（微細な凹凸を有する）場合の構成例を示している。このような変形例においても、絶縁部材６０で２つの導通部材３１，３２を固定して、これらを一括配置できる。さらに、本変形例においては、２つの導通部材３１，３２の凹凸によるアンカー効果によって、絶縁部材６０が導通部材３１および導通部材３２から剥離することを抑制できる。なお、図示された例では、第１本体部３１１および第２本体部３２１の各上面が粗面である例を示しているが、各下面も粗面であってもよいし、絶縁部材６０に接する領域のみ粗面であってもよい。
　第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３と異なる構成において、絶縁部材６０は、モールド成形された樹脂材料ではなく、たとえば絶縁性の粘着シートであってもよい。たとえば、図４０および図４１は、半導体装置Ａ２０において、絶縁部材６０が絶縁性の粘着シートである場合の構成例を示している。図４０および図４１に示す半導体装置では、導通部材３１、導通部材３２、導通部材４１Ａ、導通部材４２Ａ、導通部材４１Ｂおよび導通部材４２Ｂの各上面が厚さ方向ｚにおいて同じ（あるいは略同じ）高さに配置される。これにより、絶縁部材６０は、２つの導通部材３１，３２、および、複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂの各上面の一部に接しており、これらに付着している。このような変形例においても、絶縁部材６０で２つの導通部材３１，３２を固定して、これらを一括配置できる。さらに、本変形例においては、絶縁部材６０で、複数の導通部材４１Ａ，４２Ａ，４１Ｂ，４２Ｂも一括して配置できる。
　第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３と異なる構成において、半導体回路部２０は、複数の第１チップ２１を備えていてもよい。このような変形例において、複数の第１チップ２１は、すべてトランジスタまたはダイオードであってもよいし、トランジスタとダイオード（たとえばトランジスタに逆並列に接続される）とを含む構成であってもよい。同様に、半導体回路部２０は、複数の第２チップ２２を備えていてもよい。このような変形例において、複数の第２チップ２２は、すべてトランジスタまたはダイオードであってもよいし、トランジスタとダイオード（たとえばトランジスタに逆並列に接続される）とを含む構成であってもよい。
　本開示の半導体装置のパッケージ構造は、上記第１実施形態ないし第３実施形態（これらの変形例も含む）で例示したものに限定されない。たとえば、本開示の半導体装置は、他のＴＯ（Transistor Outline）パッケージに対して、適用することも可能である。具体的には、第１実施形態および第２実施形態にかかる各半導体装置Ａ１０～Ａ１３，Ａ２０～Ａ２３は、ＴＯ－２４７と呼ばれるパッケージ構造を拡張したものであるが、ＴＯ－２２０、ＴＯ－２５２、ＴＯ２６３などと呼ばれる他のパッケージ構造を拡張したものでもよい。つまり、本開示の半導体装置は、従来のＴＯパッケージと類似の外観を持ったまま、複数の半導体素子（第１チップ２１および第２チップ２２）を１つの封止樹脂５０によりパッケージすることを可能にする。
　本開示にかかる半導体装置および半導体装置の製造方法は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成および本開示の半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。たとえば、本開示の半導体装置および半導体装置の製造方法は、以下の付記に関する実施形態を含む。
　付記１．
　半導体回路部と、
　前記半導体回路部に導通する第１導通部材と、
　前記半導体回路部に導通する第２導通部材と、
　前記第１導通部材および前記第２導通部材に接する絶縁部材と、
　前記半導体回路部と前記第１導通部材と前記第２導通部材と前記絶縁部材の一部とを覆う封止樹脂と、
を備え、
　前記第１導通部材と前記第２導通部材とは、前記絶縁部材で固定される、半導体装置。
　付記２．
　前記半導体回路部は、第１チップおよび第２チップを含み、
　前記第１導通部材は、前記第１チップに接合されており、
　前記第２導通部材は、前記第２チップに接合されている、付記１に記載の半導体装置。
　付記３．
　前記第１チップと前記第２チップとは、電気的に直列に接続されており、
　前記半導体回路部は、ハーフブリッジ回路を構成する、付記２に記載の半導体装置。
　付記４．
　前記第１チップを搭載する第１搭載部と、
　前記第２チップを搭載する第２搭載部と、
　前記第１搭載部および前記第２搭載部から離れる第１端子リードと、を備える、付記３に記載の半導体装置。
　付記５．
　前記第１チップは、前記封止樹脂の厚さ方向の一方を向く第１主面、前記厚さ方向の他方を向く第１裏面、前記第１主面に形成された第１主面電極、および、前記第１裏面に形成された第１裏面電極を有し、
　前記第１裏面電極は、前記第１搭載部に対向して、且つ前記第１搭載部に導通し、
　前記第２チップは、前記厚さ方向の前記一方を向く第２主面、前記厚さ方向の前記他方を向く第２裏面、前記第２主面に形成された第２主面電極、および、前記第２裏面に形成された第２裏面電極を有し、
　前記第２裏面電極は、前記第２搭載部に対向して、且つ前記第２搭載部に導通する、付記４に記載の半導体装置。
　付記６．
　前記第１導通部材は、前記第１主面電極と前記第２搭載部とを電気的に接続し、
　前記第２導通部材は、前記第２主面電極と前記第１端子リードとを電気的に接続する、付記５に記載の半導体装置。
　付記７．
　前記第１搭載部は、前記第２搭載部に対して、前記厚さ方向に直交する第１方向の一方側に位置する、付記６に記載の半導体装置。
　付記８．
　前記第１搭載部から前記厚さ方向および前記第１方向に直交する第２方向に延びる第２端子リードと、
　前記第２搭載部から前記第２方向に延びる第３端子リードと、
をさらに備え、
　前記第１端子リードと前記第２端子リードと前記第３端子リードとは、前記第１方向に配列される、付記７に記載の半導体装置。
　付記９．
　前記第１端子リードは、前記第１方向において、前記第２端子リードと前記第３端子リードとの間に位置する、付記８に記載の半導体装置。
　付記１０．
　第４端子リードと、
　第５端子リードと、
　前記第１チップと前記第４端子リードとを電気的に接続する第３導通部材と、
　前記第１チップと前記第５端子リードとを電気的に接続する第４導通部材と、
をさらに備え、
　前記第４端子リードおよび前記第５端子リードは、前記第２端子リードよりも前記第１方向の前記一方に位置し、且つ、互いに前記第１方向に隣り合う、付記９に記載の半導体装置。
　付記１１．
　前記絶縁部材を第１絶縁部材として、第２絶縁部材をさらに備え、
　前記第３導通部材および前記第４導通部材はそれぞれ、板状部材であり、
　前記第２絶縁部材は、前記第３導通部材と前記第４導通部材とを固定する、付記１０に記載の半導体装置。
　付記１２．
　第６端子リードと、
　第７端子リードと、
　前記第２チップと前記第６端子リードとを電気的に接続する第５導通部材と、
　前記第２チップと前記第７端子リードとを電気的に接続する第６導通部材と、
をさらに備え、
　前記第６端子リードおよび前記第７端子リードは、前記第３端子リードよりも前記第１方向の他方に位置し、且つ互いに前記第１方向に隣り合う、付記１０または付記１１に記載の半導体装置。
　付記１３．
　第３絶縁部材をさらに備え、
　前記第５導通部材および前記第６導通部材はそれぞれ、板状部材であり、
　前記第３絶縁部材は、前記第５導通部材と前記第６導通部材とを固定する、付記１２に記載の半導体装置。
　付記１４．
　前記第１チップは、トランジスタまたはダイオードのいずれかであり、
　前記第２チップは、トランジスタまたはダイオードのいずれかである、付記２ないし付記１３のいずれかに記載の半導体装置。
　付記１５．
　前記絶縁部材は、前記封止樹脂の厚さ方向に見て、前記第１導通部材と前記第２導通部材とが近接する部分に形成されている、付記１ないし付記１４のいずれかに記載の半導体装置。
　付記１６．
　前記絶縁部材は、前記封止樹脂と同じ樹脂材料を含む、付記１ないし付記１５のいずれかに記載の半導体装置。
　付記１７．
　前記第１導通部材の一部および前記第２導通部材の一部は、厚さ方向において前記絶縁部材に挟まれている、付記１ないし付記１６のいずれかに記載の半導体装置。
　付記１８．
　第１導通部材と第２導通部材とを含むリードフレームを用意する工程と、
　前記リードフレームの状態で、前記第１導通部材と前記第２導通部材とを絶縁部材で固定する工程と、
　前記第１導通部材と前記第２導通部材とを前記絶縁部材で固定したまま、半導体回路部に接合する工程と、
　前記第１導通部材、前記第２導通部材および前記半導体回路部を覆う封止樹脂を形成する工程と、を有する半導体装置の製造方法。
Ａ１０～Ａ１３，Ａ２０～Ａ２３：半導体装置
１０Ａ：第１搭載部　　　１０Ｂ：第２搭載部
１０１：主面　　　１０２：裏面
１０３：第１座面　　　１０４：第１起立面
１１１：第１端面　　　１１２：第２端面
１１３：第３端面　　　１１４：第４端面
１３：端子リード　　　１４：第１端子リード
１４Ａ：被覆部　　　１４Ｂ：露出部
１４Ｃ：第２座面　　　１４Ｄ：第２起立面
１５：第２端子リード　　　１５Ａ：被覆部
１５Ｂ：露出部　　　１６：第３端子リード
１６Ａ：被覆部　　　１６Ｂ：露出部
１７１：第４端子リード　　　１７１Ａ：被覆部
１７１Ｂ：露出部　　　１７２：第６端子リード
１７２Ａ：被覆部　　　１７２Ｂ：露出部
１８１：第５端子リード　　　１８１Ａ：被覆部
１８１Ｂ：露出部　　　１８２：第７端子リード
１８２Ａ：被覆部　　　１８２Ｂ：露出部
２０：半導体回路部　　　２１：第１チップ
２１ａ：第１主面　　　２１ｂ：第１裏面
２１１：第１主面電極　　　２１２，２１４：主面電極
２１３：第１裏面電極　　　２２：第２チップ
２２ａ：第２主面　　　２２ｂ：第２裏面
２２１：第２主面電極　　　２２２，２２４：主面電極
２２３：第２裏面電極　　　２３１，２３２：ダイボンディング層
３０：リードフレーム　　　３０１：枠部
３０２：吊り部　　　３１：導通部材
３１１：第１本体部　　　３１１ａ，３１１ｂ：区画部
３１２：第１接合部　　　３１２ａ：帯状部
３１３：第２接合部　　　３１４：第１連結部
３１５：第２連結部　　　３１９：貫通孔
３２：導通部材　　　３２１：第２本体部
３２１ａ，３２１ｂ，３２１ｃ：区画部　　　３２２：第３接合部
３２３：第４接合部　　　３２３ａ：帯状部
３２４：第３連結部　　　３２５：第４連結部
３２９：貫通孔　　　３３：第１接合層
３４：第２接合層　　　３５：第３接合層
３６：第４接合層　　　４１Ａ，４１Ｂ，４２Ａ，４２Ｂ：導通部材
５０：封止樹脂　　　５１：樹脂主面
５２：樹脂裏面　　　５３：第１側面
５４：第２側面　　　５５：第３側面
５６：凹部　　　５７：溝部
５８１，５８２：凹部　　　６０：絶縁部材
６１：第１絶縁部材　　　６２：第２絶縁部材
６３：第３絶縁部材

Claims (18)

  1. 　半導体回路部と、
    　前記半導体回路部に導通する第１導通部材と、
    　前記半導体回路部に導通する第２導通部材と、
    　前記第１導通部材および前記第２導通部材に接する絶縁部材と、
    　前記半導体回路部と前記第１導通部材と前記第２導通部材と前記絶縁部材の一部とを覆う封止樹脂と、
    を備え、
    　前記第１導通部材と前記第２導通部材とは、前記絶縁部材で固定される、半導体装置。
  2. 　前記半導体回路部は、第１チップおよび第２チップを含み、
    　前記第１導通部材は、前記第１チップに接合されており、
    　前記第２導通部材は、前記第２チップに接合されている、請求項１に記載の半導体装置。
  3. 　前記第１チップと前記第２チップとは、電気的に直列に接続されており、
    　前記半導体回路部は、ハーフブリッジ回路を構成する、請求項２に記載の半導体装置。
  4. 　前記第１チップを搭載する第１搭載部と、
    　前記第２チップを搭載する第２搭載部と、
    　前記第１搭載部および前記第２搭載部から離れる第１端子リードと、を備える、請求項３に記載の半導体装置。
  5. 　前記第１チップは、前記封止樹脂の厚さ方向の一方を向く第１主面、前記厚さ方向の他方を向く第１裏面、前記第１主面に形成された第１主面電極、および、前記第１裏面に形成された第１裏面電極を有し、
    　前記第１裏面電極は、前記第１搭載部に対向して、且つ前記第１搭載部に導通し、
    　前記第２チップは、前記厚さ方向の前記一方を向く第２主面、前記厚さ方向の前記他方を向く第２裏面、前記第２主面に形成された第２主面電極、および、前記第２裏面に形成された第２裏面電極を有し、
    　前記第２裏面電極は、前記第２搭載部に対向して、且つ前記第２搭載部に導通する、請求項４に記載の半導体装置。
  6. 　前記第１導通部材は、前記第１主面電極と前記第２搭載部とを電気的に接続し、
    　前記第２導通部材は、前記第２主面電極と前記第１端子リードとを電気的に接続する、請求項５に記載の半導体装置。
  7. 　前記第１搭載部は、前記第２搭載部に対して、前記厚さ方向に直交する第１方向の一方側に位置する、請求項６に記載の半導体装置。
  8. 　前記第１搭載部から前記厚さ方向および前記第１方向に直交する第２方向に延びる第２端子リードと、
    　前記第２搭載部から前記第２方向に延びる第３端子リードと、
    をさらに備え、
    　前記第１端子リードと前記第２端子リードと前記第３端子リードとは、前記第１方向に配列される、請求項７に記載の半導体装置。
  9. 　前記第１端子リードは、前記第１方向において、前記第２端子リードと前記第３端子リードとの間に位置する、請求項８に記載の半導体装置。
  10. 　第４端子リードと、
    　第５端子リードと、
    　前記第１チップと前記第４端子リードとを電気的に接続する第３導通部材と、
    　前記第１チップと前記第５端子リードとを電気的に接続する第４導通部材と、
    をさらに備え、
    　前記第４端子リードおよび前記第５端子リードは、前記第２端子リードよりも前記第１方向の前記一方に位置し、且つ、互いに前記第１方向に隣り合う、請求項９に記載の半導体装置。
  11. 　前記絶縁部材を第１絶縁部材として、第２絶縁部材をさらに備え、
    　前記第３導通部材および前記第４導通部材はそれぞれ、板状部材であり、
    　前記第２絶縁部材は、前記第３導通部材と前記第４導通部材とを固定する、請求項１０に記載の半導体装置。
  12. 　第６端子リードと、
    　第７端子リードと、
    　前記第２チップと前記第６端子リードとを電気的に接続する第５導通部材と、
    　前記第２チップと前記第７端子リードとを電気的に接続する第６導通部材と、
    をさらに備え、
    　前記第６端子リードおよび前記第７端子リードは、前記第３端子リードよりも前記第１方向の他方に位置し、且つ互いに前記第１方向に隣り合う、請求項１０または請求項１１に記載の半導体装置。
  13. 　第３絶縁部材をさらに備え、
    　前記第５導通部材および前記第６導通部材はそれぞれ、板状部材であり、
    　前記第３絶縁部材は、前記第５導通部材と前記第６導通部材とを固定する、請求項１２に記載の半導体装置。
  14. 　前記第１チップは、トランジスタまたはダイオードのいずれかであり、
    　前記第２チップは、トランジスタまたはダイオードのいずれかである、請求項２ないし請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記絶縁部材は、前記封止樹脂の厚さ方向に見て、前記第１導通部材と前記第２導通部材とが近接する部分に形成されている、請求項１ないし請求項１４のいずれか一項に記載の半導体装置。
  16. 　前記絶縁部材は、前記封止樹脂と同じ樹脂材料を含む、請求項１ないし請求項１５のいずれか一項に記載の半導体装置。
  17. 　前記第１導通部材の一部および前記第２導通部材の一部は、厚さ方向において前記絶縁部材に挟まれている、請求項１ないし請求項１６のいずれか一項に記載の半導体装置。
  18. 　第１導通部材と第２導通部材とを含むリードフレームを用意する工程と、
    　前記リードフレームの状態で、前記第１導通部材と前記第２導通部材とを絶縁部材で固定する工程と、
    　前記第１導通部材と前記第２導通部材とを前記絶縁部材で固定したまま、半導体回路部に接合する工程と、
    　前記第１導通部材、前記第２導通部材および前記半導体回路部を覆う封止樹脂を形成する工程と、を有する半導体装置の製造方法。
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