WO2022113617A1 - 半導体装置 - Google Patents

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semiconductor
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拓一 大塚
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Definitions

  • a plurality of semiconductor devices are manufactured at the same time. Therefore, even in a semiconductor device equipped with only one semiconductor element, the semiconductor element may be destroyed due to the bias of the load due to the non-uniformity of the height during the sintering process accompanied by pressurization.
  • one object of the present disclosure is to provide a semiconductor device capable of suppressing an unbalanced load applied to a semiconductor element during a sintering process accompanied by pressurization.
  • FIG. 2 It is a partially enlarged view which is a part of FIG. 2 enlarged. It is a partially enlarged view which is a part of FIG. 4 enlarged. It is sectional drawing which follows the XIII-XIII line of FIG. It is a partially enlarged view which is a part of FIG. 4 enlarged. It is sectional drawing which follows the XV-XV line of FIG.
  • a certain thing A is located on a certain thing B means "a certain thing A is in contact with a certain thing B and a certain thing A is located on a certain thing B" unless otherwise specified. "What you are doing” and "The thing A is located on the thing B while another thing is intervening between the thing A and the thing B".
  • something A overlaps with a certain thing B when viewed in a certain direction means “overlaps a certain thing A with all of a certain thing B” and "a certain thing A overlaps with all of a certain thing B” unless otherwise specified. "Overlapping a part of a certain object B" is included.
  • each of the plurality of semiconductor elements 10B is mounted on the support substrate 20 (conductive member 22B described later).
  • the plurality of semiconductor elements 10B are arranged at equal intervals in the y direction and are separated from each other.
  • the element back surface 102 faces the conductive member 22B in a posture mounted on the conductive member 22B.
  • each semiconductor element 10B is provided with a support substrate 20 (conductive member 22B) via a conductive bonding layer 3 (element bonding layer 31B described later). ) Is conductively joined.
  • the support substrate 20 is a support member that supports a plurality of semiconductor elements 10.
  • the support substrate 20 includes an insulating substrate 21, a plurality of conductive members 22, a pair of insulating layers 23A and 23B, a pair of gate layers 24A and 24B, and a pair of detection layers 25A and 25B.
  • the pair of insulating layers 23A and 23B have electrical insulating properties, and the constituent material thereof is, for example, glass epoxy resin. As shown in FIGS. 2 and 4, each of the pair of insulating layers 23A and 23B has a strip shape extending in the y direction.
  • the insulating layer 23A is joined to the main surface 221A of the conductive member 22A.
  • the insulating layer 23A is located on the x-direction x2 side of the plurality of semiconductor elements 10A.
  • the insulating layer 23B is joined to the main surface 221B of the conductive member 22B.
  • the insulating layer 23B is located in the x direction x1 with respect to the semiconductor element 10B.
  • Each of the plurality of lead joining layers 321 and 322 is for joining each lead member 51.
  • each of the plurality of gate wires 61 is joined to the gate electrode 112 of each semiconductor element 10 at one end and to any of the pair of gate layers 24A and 24B at the other end.
  • the plurality of gate wires 61 include one that conducts the gate electrode 112 of each semiconductor element 10A and the gate layer 24A, and one that conducts the gate electrode 112 of each semiconductor element 10B and the gate layer 24B.
  • the metal material 302 for sintering is formed on the source electrodes 111 and the conductive member 22B of the plurality of semiconductor elements 10A and 10B, respectively.
  • the metal material 302 for sintering is a base for the lead bonding layers 321, 322 and the terminal bonding layer 33.
  • preform-shaped silver for sintering is used as each metal material 302 for sintering.
  • This preform-shaped silver for sintering is formed into a predetermined shape after, for example, the above-mentioned paste-like silver for sintering is dried and treated.
  • the preform-shaped silver for sintering may be formed into a predetermined shape and then dried.
  • the sintering metal materials 301, 302 pressurized via the lead member 51 and the sintering metal materials 301, 302 pressurized via the input terminal 42 are, for example, about 90 at a temperature of about 250 ° C. Heat for seconds.
  • the heating conditions are not limited to this.
  • the silver particles are bonded to each other to form a sintered metal.
  • the sintered metal interposed between the semiconductor element 10A and the conductive member 22A is the element bonding layer 31A of the semiconductor device A1
  • the sintered metal interposed between the semiconductor element 10B and the conductive member 22B is a semiconductor.
  • first connection wire 63 connecting the gate layer 24A and the gate terminal 44A and a first connection wire 63 connecting the gate layer 24B and the gate terminal 44B are formed.
  • second connection wire 64 connecting the detection layer 25A and the detection terminal 45A and a second connection wire 64 connecting the detection layer 25B and the detection terminal 45B are formed.
  • the order of forming the plurality of wires 6 is not particularly limited.
  • a cushioning member 82 is interposed between each protruding portion 421c of the input terminal 42 and the source electrode 111 of the semiconductor element 10B, respectively.
  • the cushioning member 82 is made of Al and has a Vickers hardness smaller than that of the input terminal 42 made of Cu. Therefore, in the pressurizing and heating step, when the pressurizing member 90 presses the input terminal 42 to pressurize, a part of the cushioning member 82 is crushed by the pressurization and becomes thinner, so that the upper surface of each protruding portion 421c is formed.
  • the position in the z direction (height from the main surface 221B of the conductive member 22B to the upper surface of each protrusion 421c) is about the same. As a result, since the load is evenly applied to each semiconductor element 10B, it is possible to suppress the unbalanced load from being applied to some of the semiconductor elements 10B.
  • a plating layer 85 made of Ag is formed on the entire surfaces of the main surface 801 and the back surface 802 of each cushioning member 8. Further, a plating layer 515 made of Ag is formed on the first joint portion 511 of each lead member 51, and a plating layer 421d made of Ag is formed on each protruding portion 421c of the input terminal 42. As a result, each cushioning member 8 can be joined to the first joining portion 511 of the lead member 51 or the protruding portion 421c of the input terminal 42 by solid phase diffusion joining of Ag. Further, the source electrode 111 of each semiconductor element 10 is formed with a plating layer 115 having an Au layer laminated on the outermost side.
  • the sintering metal material 301 formed under each semiconductor element 10A and the sintering metal material 302 formed on each semiconductor element 10A are simultaneously pressure-heated. Has been done. That is, the element bonding layer 31A and the lead bonding layer 321 are sintered at the same time. Since the element bonding layer 31A and the lead bonding layer 321 are formed from these sintering metal materials 301 and 302 by one pressure heat treatment, the productivity of the semiconductor device A1 can be improved. Further, according to the present embodiment, the sintering metal material 301 formed under each semiconductor element 10B and the sintering metal material 302 formed on each semiconductor element 10B are simultaneously pressure-heated. Has been done.
  • the element bonding layer 31B and the terminal bonding layer 33 are simultaneously sintered. Since the element bonding layer 31B and the terminal bonding layer 33 are formed from these sintering metal materials 301 and 302 by one pressure heat treatment, the productivity of the semiconductor device A1 can be improved.
  • the element bonding layers 31A and 31B are formed of a paste-like sintering metal material 301 which is silver for sintering. Paste-shaped silver for sintering is cheaper than silver for preform-shaped sintering. Therefore, the semiconductor device A1 can suppress the manufacturing cost.
  • the element bonding layers 31A and 31B may be formed of preform-shaped sintering silver. That is, preform-shaped silver for sintering may be used as the metal material 301 for sintering. In this case, the step of drying the paste-like silver for sintering becomes unnecessary, so that the productivity can be improved.
  • the sintering metal material 301 formed under each semiconductor element 10 and the sintering metal material 302 formed on each semiconductor element 10 are simultaneously pressure-heated. I explained the case where it is done, but it is not limited to this.
  • the pressure heat treatment of the sintering metal material 301 formed under each semiconductor element 10 and the pressure heat treatment of the sintering metal material 302 formed on each semiconductor element 10 are performed separately. You may.
  • the conductive bonding layer 3 is made of a sintered metal has been described, but the present invention is not limited to this.
  • the conductive bonding layer 3 may be, for example, a silver paste.
  • FIG. 17 and 18 are diagrams for explaining the semiconductor device A2 according to the second embodiment of the present disclosure.
  • FIG. 17 is a partially enlarged plan view showing the semiconductor device A2, and is a diagram corresponding to FIG. 12.
  • FIG. 17 it is shown by an imaginary line (dashed-dotted line) through the lead member 51.
  • FIG. 18 is a partially enlarged cross-sectional view showing the semiconductor device A2, and is a diagram corresponding to FIG. 13.
  • the semiconductor device A2 according to the present embodiment is different from the semiconductor device A1 according to the first embodiment in that the size of the shock absorber 8 in the z-direction is small.
  • Each cushioning member 8 according to the second embodiment has a smaller size in the z-direction view than the semiconductor device A1 according to the first embodiment.
  • the cushioning member 8 has a size included in the first joint portion 511 of the lead member 51 or the protruding portion 421c of the input terminal 41 in the z-direction view before being deformed, and is included even after the deformation. ing.
  • the shape of the cushioning member 8 is the same as that of the first embodiment, and is a shape having a portion where the outer line is swelled in a curved shape by being crushed by pressure in the z-direction view. Further, as shown in FIG. 17, both ends in a direction in which the cross section is orthogonal to the z direction project outward in an arc shape.
  • the cushioning member 8 does not protrude from the first joint portion 511 or the protruding portion 421c in the z-direction view, and does not have a portion corresponding to the second portion 81b (82b) in the first embodiment.
  • FIG. 19 and 20 are diagrams for explaining the semiconductor device A3 according to the third embodiment of the present disclosure.
  • FIG. 19 is a partially enlarged perspective view showing the semiconductor device A3, and is a diagram corresponding to FIG. 11.
  • the gate wire 61 and the detection wire 62 are omitted.
  • FIG. 20 is a partially enlarged cross-sectional view showing the semiconductor device A3, and is a diagram corresponding to FIG. 13.
  • the semiconductor device A3 according to the present embodiment is different from the semiconductor device A1 according to the first embodiment in that the source wire 65 is provided in place of the lead member 51.
  • the semiconductor device A3 does not include a plurality of lead members 51, but further includes a plurality of source wires 65 and a plurality of plate members 55.
  • the source electrode 111 of the semiconductor element 10A and the conductive member 22B are conductively connected by a source wire 65 instead of the lead member 51.
  • Each source wire 65 is a so-called bonding wire. Each source wire 65 conducts the source electrode 111 of the semiconductor element 10A and the conductive member 22B. Each source wire 65 is made of, for example, Cu so that it can withstand a large current. One end of each source wire 65 is bonded to a plate member 55 conductive to the source electrode 111 of each semiconductor element 10A, and the other end is bonded to the conductive member 22B.
  • the plate member 55 is a cushioning material for protecting the source electrode 111 of the semiconductor element 10A from the impact when the source wire 65 is joined, and is, for example, a plate member made of Cu.
  • the plate member 55 has a rectangular shape in the z-direction view and overlaps with the source electrode 111 of the semiconductor element 10A.
  • the plating layer 515 is formed on the surface of the plate member 55 facing the semiconductor element 10A.
  • the plating layer 515 is the same as that of the first embodiment, and is made of, for example, Ag.
  • the material of the plating layer 515 is not limited.
  • the dimension (thickness) of the plate member 55 in the z direction is about 100 to 200 ⁇ m.
  • the thickness of the plate member 55 is not limited to this.
  • the cushioning member 81 is the same as that of the first embodiment, and is interposed between the source electrode 111 of the semiconductor element 10A and the plate member 55. Some of the cushioning members 81 are deformed when the pressurizing member 90 presses each plate member 55 in the pressurizing and heating step.
  • the plate member 55 is an example of the "first connecting member” or the "second connecting member”.
  • a cushioning member 81 is interposed between each plate member 55 and the source electrode 111 of the semiconductor element 10A. Therefore, it is possible to prevent an unbalanced load from being applied to some of the semiconductor elements 10A. Further, a cushioning member 82 is interposed between each protruding portion 421c of the input terminal 42 and the source electrode 111 of the semiconductor element 10B. Therefore, it is possible to prevent an unbalanced load from being applied to some of the semiconductor elements 10B. Further, the semiconductor device A3 has the same effect as the semiconductor device A1 by adopting the same configuration as the semiconductor device A1.
  • FIG. 21 is a partially enlarged cross-sectional view showing the semiconductor device A4 according to the fourth embodiment of the present disclosure, and is a diagram corresponding to FIG. 13.
  • the semiconductor device A4 according to the present embodiment is different from the semiconductor device A1 according to the first embodiment in that it does not include the lead bonding layer 321 and the terminal bonding layer 33.
  • the buffer member 81 bonded to the first bonding portion 511 of the lead member 51 and the source electrode 111 of the semiconductor element 10A are a solid phase of the plating layer 85 (Au) and the plating layer 115 (the outermost layer is Au). It is joined by diffusion joining.
  • the buffer member 82 bonded to each protrusion 421c of the input terminal 42 and the source electrode 111 of the semiconductor element 10B are solid-phase diffusion of the plating layer 85 (Au) and the plating layer 115 (the outermost layer is Au). It is joined by joining.
  • the shock absorber 8 and the source electrode 111 of the semiconductor element 10 are bonded by solid phase diffusion bonding between the plating layer 85 (Au) and the plating layer 115 (the outermost layer is Au). .. Therefore, it is not necessary to provide the lead bonding layer 321 and the terminal bonding layer 33.
  • FIG. 22 is a partially enlarged cross-sectional view showing the semiconductor device A5 according to the fifth embodiment of the present disclosure, and is a diagram corresponding to FIG. 13.
  • the semiconductor device A5 according to the present embodiment has a different arrangement position of the shock absorber 81 from the semiconductor device A1 according to the first embodiment.
  • FIG. 24 is a partially enlarged cross-sectional view showing the semiconductor device A7 according to the seventh embodiment of the present disclosure, and is a diagram corresponding to FIG. 13.
  • the material of the lead member 51 is different from that of the semiconductor device A1 according to the first embodiment.
  • the semiconductor device A7 has the same effect as the semiconductor device A1 by adopting the same configuration as the semiconductor device A1.
  • the first joint portion 511 of the lead member 51 according to the ninth embodiment is electrically connected to the source electrode 111 of the semiconductor element 10A via the cushioning member 81 and the lead joint layer 321.
  • the second joint portion 512 is joined to the terminal portion 922 via the lead joint layer 322.
  • the semiconductor device according to any one of Supplementary note 6 to 9, further comprising a plating layer interposed between the first member and the first electrode and in contact with the first member.
  • Appendix 11 The first member is connected to a first portion that overlaps the first connecting member in the thickness direction view and a second portion that is connected to the first portion and protrudes from the first connecting member in the thickness direction view.
  • the semiconductor device according to any one of Supplementary note 6 to 10, further comprising.
  • Appendix 12. A second semiconductor device having a second element main surface and a second element back surface facing opposite sides in the thickness direction, and a second electrode arranged on the second element main surface.
  • a second member that overlaps with the second electrode in the thickness direction has a Vickers hardness smaller than that of the first connecting member, and has conductivity.

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Abstract

半導体装置は、第１半導体素子と、第１接続部材と、第１部材とを備えている。前記第１半導体素子は、厚さ方向において互いに反対側を向く第１素子主面および第１素子裏面を有する。また、前記第１半導体素子は、前記第１素子主面に配置された第１電極を有する。前記第１接続部材は、前記第１電極に導通する。前記第１部材は、前記厚さ方向視において前記第１電極に重なり、ビッカース硬さが前記第１接続部材のビッカース硬さより小さく、かつ導電性を有している。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、半導体素子の電極には、Ａｌ（アルミニウム）からなるワイヤが接合されていた。近年、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いたパワー半導体素子が開発されている。このようなパワー半導体素子においては、電極に流れる電流密度が高いので、電極には、Ａｌからなるワイヤに代えて、Ｃｕからなるリード部材や、Ｃｕからなるワイヤが接合される。また、Ｃｕからなるワイヤが接合される場合、電極には緩衝材としてＣｕからなる板部材が接合される。つまり、このようなパワー半導体素子においては、電極にＣｕからなる接続部材が接合される。特許文献１には、半導体素子の電極に接続部材を接合する接合材として焼結金属を用いた半導体装置が開示されている。特許文献１では、半導体素子と接続部材であるクリップとの間に焼結用金属材料（焼結可能な銀膜）を配置して、焼結処理を行うことで、焼結用金属材料を焼結金属（焼結銀）とし、クリップを半導体素子に接合している。当該焼結処理においては、クリップを加圧部材で半導体素子に押し付けることで、この押圧力によって焼結用金属材料を加圧する。そして、加圧した状態で、焼結用金属材料の加熱処理を行う。
　１個の半導体装置に複数の半導体素子が搭載される場合、各半導体素子への接続部材の接合は、同時に行われる。各半導体素子および各接続部材の厚さには若干の誤差が許容されている。また、各半導体素子が搭載される基板などに若干の反りがある場合もある。また、各半導体素子の電極と接続部材との間、および、基板と半導体素子との間にそれぞれ配置される焼結用金属材料の厚さにもむらがある。これらにより、各半導体素子に接合される接続部材の上面（半導体素子とは反対側を向く面）の位置（全体の高さ）は均等にならない場合がある。この場合、各接続部材を１個の加圧部材で押し付ける際、各半導体素子にかかる荷重は均一ではない。したがって、大きな荷重がかかった半導体素子が破壊される場合がある。また、一般的に、半導体装置は複数同時に製造される。したがって、半導体素子が１個だけ搭載された半導体装置においても、加圧を伴う焼結処理時に、高さの不均一に基づく荷重の偏りによって、半導体素子の破壊が生じる場合がある。
特表２０１８－５０４７８８号公報
　上記した事情に鑑み、本開示は、加圧を伴う焼結処理時に、半導体素子に偏った荷重がかかること抑制できる半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、第１半導体素子と、第１接続部材と、第１部材とを備えている。前記第１半導体素子は、厚さ方向において互いに反対側を向く第１素子主面および第１素子裏面を有するとともに、前記第１素子主面に配置された第１電極とを有する。前記第１接続部材は、前記第１電極に導通する。前記第１部材は、前記厚さ方向視において前記第１電極に重なり、ビッカース硬さが前記第１接続部材のビッカース硬さより小さく、かつ導電性を有している。
　上記構成によると、加圧を伴う焼結処理時に、半導体素子に偏った荷重がかかることを抑制可能である。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態にかかる半導体装置を示す斜視図である。 図１の半導体装置を示す斜視図であって、封止樹脂を省略したものである。 図１の半導体装置を示す平面図である。 図１の半導体装置を示す平面図であって、封止樹脂を省略したものである。 図４の一部を拡大した部分拡大図である。 図１の半導体装置を示す正面図である。 図１の半導体装置を示す底面図である。 図１の半導体装置を示す左側面図である。 図１の半導体装置を示す右側面図である。 図４のＸ－Ｘ線に沿う断面図である。 図２の一部を拡大した部分拡大図である。 図４の一部を拡大した部分拡大図である。 図１２のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図４の一部を拡大した部分拡大図である。 図１４のＸＶ－ＸＶ線に沿う断面図である。 加圧加熱工程を説明するための模式図であり、２つの緩衝部材が変形する前の状態を示している。 加圧加熱工程を説明するための模式図であり、一方の緩衝部材が変形した状態を示している。 本開示の第２実施形態にかかる半導体装置を示す部分拡大平面図である。 図１７の半導体装置を示す部分拡大断面図である。 本開示の第３実施形態にかかる半導体装置を示す部分拡大斜視図である。 図１９の半導体装置を示す部分拡大断面図である。 本開示の第４実施形態にかかる半導体装置を示す部分拡大断面図である。 本開示の第５実施形態にかかる半導体装置を示す部分拡大断面図である。 本開示の第６実施形態にかかる半導体装置を示す部分拡大断面図である。 本開示の第７実施形態にかかる半導体装置を示す部分拡大断面図である。 本開示の第８実施形態にかかる半導体装置を示す部分拡大断面図である。 本開示の第９実施形態にかかる半導体装置を示す斜視図である。 図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。 図２６の半導体装置の製造工程における加圧加熱工程を説明するための模式図であり、各緩衝部材が変形する前の状態を示している。 図２６の半導体装置の製造工程における加圧加熱工程を説明するための模式図であり、一方の緩衝部材が変形した状態を示している。
　以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
　図１～図１５に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、複数の半導体素子１０、支持基板２０、複数の導電性接合層３、入力端子４１，４２、出力端子４３、一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６、一対の側方端子４７Ａ，４７Ｂ、絶縁部材４９、複数のリード部材５１、複数の緩衝部材８、複数のワイヤ６、および、封止樹脂７を備えている。なお、入力端子４１，４２、出力端子４３、一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６、および、一対の側方端子４７Ａ，４７Ｂを総称して端子４０という場合がある。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す斜視図であって、封止樹脂７を省略したものである。図３は、半導体装置Ａ１を示す平面図である。図４は、半導体装置Ａ１を示す平面図であって、封止樹脂７を省略したものである。なお、図４においては、封止樹脂７を想像線（二点鎖線）で示している。図５は、図４の一部を拡大した部分拡大図である。図６は、半導体装置Ａ１を示す正面図である。図７は、半導体装置Ａ１を示す底面図である。図８は、半導体装置Ａ１を示す左側面図である。図９は、半導体装置Ａ１を示す右側面図である。図１０は、図４のＸ－Ｘ線に沿う断面図である。図１１は、図２に示す斜視図においてリード部材５１を含む一部を拡大した部分拡大図である。なお、図１１においては、ワイヤ６を省略している。図１２は、図４に示す平面図においてある半導体素子１０Ａ（後述）を含む一部を拡大した部分拡大図である。なお、図１２においては、リード部材５１を透過して想像線（二点鎖線）で示している。図１３は、図１２のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。図１４は、図４に示す平面図においてある半導体素子１０Ｂ（後述）を含む一部を拡大した部分拡大図である。なお、図１４においては、入力端子４２を透過して想像線（二点鎖線）で示している。図１５は、図１４のＸＶ－ＸＶ線に沿う断面図である。
　半導体装置Ａ１は、厚さ方向視(平面視)の形状が矩形状である。説明の便宜上、半導体装置Ａ１の厚さ方向（平面視方向）をｚ方向とし、ｚ方向に直交する半導体装置Ａ１の一方の辺に沿う方向（図３および図４における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図３および図４における上下方向）をｙ方向とする。また、ｚ方向の一方側（図６、図８、および図９における下側）をｚ１側とし、他方側（図６、図８、および図９における上側）をｚ２側とする。ｘ方向の一方側（図３および図４における左側）をｘ１側とし、他方側（図３および図４における右側）をｘ２側とする。ｙ方向の一方側（図３および図４における下側）をｙ１側とし、他方側（図３および図４における上側）をｙ２側とする。ｚ方向は「厚さ方向」の一例である。半導体装置Ａ１の各寸法は限定されない。
　複数の半導体素子１０の各々は、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。なお、当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）などであってもよい。また、本実施形態において、各半導体素子１０は、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。なお、各半導体素子１０は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、バイポーラトランジスタ、ＬＳＩなどのＩＣチップであってもよい。本実施形態においては、各半導体素子１０は、いずれも同一素子であり、かつ、ｎチャネル型のＭＯＳＦＥＴである場合を示す。各半導体素子１０は、ｚ方向視（平面視）において、矩形状である。また、各半導体素子１０の厚さ（ｚ方向寸法）は、本実施形態では、３５０～３７０μｍ程度であるが、１００μｍ程度であってもよい。なお、各半導体素子１０の形状および各寸法は、限定されない。
　各半導体素子１０は、図１０、図１３、および図１５に示すように、素子主面１０１および素子裏面１０２を有する。各半導体素子１０において、素子主面１０１および素子裏面１０２は、ｚ方向において離間し、かつ、互いに反対側を向く。本実施形態において、素子主面１０１はｚ方向ｚ２側を向き、素子裏面１０２はｚ方向ｚ１側を向く。各半導体素子１０は、「第１半導体素子」または「第２半導体素子」の一例である。
各半導体素子１０は、図５、図１１～図１５に示すように、ソース電極１１１、ゲート電極１１２、ドレイン電極１１３、および絶縁膜１３を備えている。
　ソース電極１１１およびゲート電極１１２は、素子主面１０１に配置されている。ソース電極１１１は、ゲート電極１１２よりも大きい。また、本実施形態においては、ソース電極１１１は、１つの領域で構成されている場合を示すが、複数の領域に分割されていてもよい。ドレイン電極１１３は、素子裏面１０２に配置されている。本実施形態においては、ドレイン電極１１３は、素子裏面１０２のほぼ全体にわたって形成されている。図１３および図１５に示すように、ソース電極１１１、ゲート電極１１２、およびドレイン電極１１３の表面には、めっき層１１５が形成されている。本実施形態では、めっき層１１５は、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっき層からなる。なお、めっき層１１５の構成は限定されない。めっき層１１５は、最も外側に、導電性接合層３と金属結合する金属層が形成されていればよい。ソース電極１１１は、「第１電極」または「第２電極」の一例である。
　絶縁膜１３は、素子主面１０１に設けられている。絶縁膜１３は、電気絶縁性を有する。絶縁膜１３は、ｚ方向視においてソース電極１１１およびゲート電極１１２を囲んでいる。絶縁膜１３は、たとえばＳｉＯ2（二酸化ケイ素）層、ＳｉＮ4（窒化ケイ素）層、ポリベンゾオキサゾール層が、素子主面１０１からこの順番で積層されたものである。なお、絶縁膜１３は、ポリベンゾオキサゾール層に代えてポリイミド層を積層されてもよい。
　複数の半導体素子１０は、複数の半導体素子１０Ａおよび複数の半導体素子１０Ｂを含んでいる。本実施形態において、半導体装置Ａ１は、ハーフブリッジ型のスイッチング回路を構成している。複数の半導体素子１０Ａは、このスイッチング回路における上アーム回路を構成し、複数の半導体素子１０Ｂは、このスイッチング回路における下アーム回路を構成する。半導体装置Ａ１は、図２および図４に示すように、４個の半導体素子１０Ａおよび４個の半導体素子１０Ｂを含んでいる。なお、半導体素子１０の数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて自在に設定可能である。
　複数の半導体素子１０Ａの各々は、図２、図４、図５、図１１～図１３に示すように、支持基板２０（後述する導電部材２２Ａ）に搭載されている。本実施形態においては、複数の半導体素子１０Ａは、ｙ方向に等間隔で並んでおり、互いに離間している。各半導体素子１０Ａは、導電部材２２Ａに搭載された姿勢において、素子裏面１０２が導電部材２２Ａに対向する。各半導体素子１０Ａは、図４、図５、図１１～図１３に示すように、導電性接合層３（後述する素子接合層３１Ａ）を介して、支持基板２０（導電部材２２Ａ）に導通接合されている。
　複数の半導体素子１０Ｂの各々は、図２、図４、図５、図１４、および図１５に示すように、支持基板２０（後述の導電部材２２Ｂ）に搭載されている。本実施形態においては、複数の半導体素子１０Ｂは、ｙ方向に等間隔で並んでおり、互いに離間している。各半導体素子１０Ｂは、導電部材２２Ｂに搭載された姿勢において、素子裏面１０２が導電部材２２Ｂに対向する。各半導体素子１０Ｂは、図４、図５、図１０、図１４、および図１５に示すように、導電性接合層３（後述する素子接合層３１Ｂ）を介して、支持基板２０（導電部材２２Ｂ）に導通接合されている。
　支持基板２０は、複数の半導体素子１０を支持する支持部材である。支持基板２０は、絶縁基板２１、複数の導電部材２２、一対の絶縁層２３Ａ，２３Ｂ、一対のゲート層２４Ａ，２４Ｂ、および一対の検出層２５Ａ、２５Ｂを備えている。
　絶縁基板２１は、図１０に示すように、複数の導電部材２２が配置されている。絶縁基板２１は、電気絶縁性を有する。絶縁基板２１の構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などが挙げられる。本実施形態においては、絶縁基板２１は、ｚ方向視矩形状である。
　絶縁基板２１は、図１０に示すように、主面２１１および裏面２１２を有している。主面２１１と裏面２１２とは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２１１は、ｚ方向ｚ２側を向き、複数の導電部材２２が配置されている。主面２１１は、複数の導電部材２２および複数の半導体素子１０とともに封止樹脂７に覆われている。裏面２１２は、ｚ方向ｚ１側を向き、図７および図１０に示すように、封止樹脂７から露出している。裏面２１２には、たとえば図示しないヒートシンクなどが接続される。なお、絶縁基板２１の構成は、上記したものに限定されない。たとえば、絶縁基板２１は、複数の導電部材２２ごとに個別に設けられてもよい。
　複数の導電部材２２の各々は、金属板である。当該金属板の構成材料は、ＣｕまたはＣｕ合金である。複数の導電部材２２は、複数の端子４０とともに、複数の半導体素子１０との導通経路を構成している。複数の導電部材２２は、互いに離間しており、かつ、各々が絶縁基板２１の主面２１１に配置されている。各導電部材２２は、たとえば銀ペーストやはんだなどのような接合材により、絶縁基板２１の主面２１１に接合されている。なお、当該接合材は、導電性材料であってもいし、絶縁性材料であってもよい。本実施形態においては、導電部材２２のｚ方向の寸法は、０．４～３．０ｍｍ程度であるが、これに限定されない。本実施形態では、図１３および図１５に示すように、各導電部材２２の表面には、めっき層２２２が形成されている。めっき層２２２は、各導電部材２２の表面に接して形成されており、少なくとも半導体素子１０が搭載される部分を覆っている。なお、めっき層２２２は、各導電部材２２の全面を覆ってもよい。本実施形態では、めっき層２２２は、たとえばＡｇを含有する。なお、めっき層２２２の材料は限定されず、導電性接合層３と金属結合する金属材料であればよい。
　複数の導電部材２２は、導電部材２２Ａおよび導電部材２２Ｂを含んでいる。本実施形態においては、導電部材２２Ａ，２２Ｂは、絶縁基板２１上において、ｘ方向に並んでいる。導電部材２２Ａは、図２、図４および図１０に示すように、導電部材２２Ｂよりもｘ方向ｘ２側に配置されている。導電部材２２Ａは、ｚ方向ｚ２側を向く主面２２１Ａを有しており、当該主面２２１Ａ上に複数の半導体素子１０Ａを搭載している。導電部材２２Ｂは、ｚ方向ｚ２側を向く主面２２１Ｂを有しており、当該主面２２１Ｂ上に複数の半導体素子１０Ｂを搭載している。本実施形態においては、導電部材２２Ａ，２２Ｂはともに、ｚ方向視矩形状である。なお、複数の導電部材２２の構成は、上記したものに限定されず、複数の半導体素子１０の数および配置に基づき、適宜変更可能である。導電部材２２Ａ，２２Ｂは、「導電体」の一例である。
　一対の絶縁層２３Ａ，２３Ｂは、電気絶縁性を有しており、その構成材料は、たとえばガラスエポキシ樹脂である。一対の絶縁層２３Ａ，２３Ｂは、図２および図４に示すように、各々がｙ方向に延びる帯状である。絶縁層２３Ａは、導電部材２２Ａの主面２２１Ａに接合されている。絶縁層２３Ａは、複数の半導体素子１０Ａよりもｘ方向ｘ２側に位置する。絶縁層２３Ｂは、導電部材２２Ｂの主面２２１Ｂに接合されている。絶縁層２３Ｂは、半導体素子１０Ｂよりもｘ方向ｘ１に位置する。
　一対のゲート層２４Ａ，２４Ｂは、導電性を有しており、その構成材料は、たとえばＣｕである。一対のゲート層２４Ａ，２４Ｂは、図２および図４に示すように、各々がｙ方向に延びる帯状である。ゲート層２４Ａは、絶縁層２３Ａ上に配置されている。ゲート層２４Ａは、ワイヤ６（後述するゲートワイヤ６１）を介して、各半導体素子１０Ａのゲート電極１１２に導通している。ゲート層２４Ｂは、絶縁層２３Ｂ上に配置されている。ゲート層２４Ｂは、ワイヤ６（後述するゲートワイヤ６１）を介して、各半導体素子１０Ｂのゲート電極１１２に導通している。
　一対の検出層２５Ａ、２５Ｂは、導電性を有しており、その構成材料は、たとえばＣｕである。一対の検出層２５Ａ，２５Ｂは、図２および図４に示すように、各々がｙ方向に延びる帯状である。検出層２５Ａは、ゲート層２４Ａとともに絶縁層２３Ａ上に配置されている。検出層２５Ａは、絶縁層２３Ａ上において、ゲート層２４Ａの隣に位置し、ゲート層２４Ａから離間している。本実施形態においては、検出層２５Ａは、ｘ方向において、ゲート層２４Ａよりも複数の半導体素子１０Ａの近くに配置されている。よって、検出層２５Ａは、ゲート層２４Ａのｘ方向ｘ１側に位置する。なお、ゲート層２４Ａと検出層２５Ａとのｘ方向における配置は、反対であってもよい。検出層２５Ａは、ワイヤ６（後述する検出ワイヤ６２）を介して、各半導体素子１０Ａのソース電極１１１に導通している。検出層２５Ｂは、ゲート層２４Ｂとともに絶縁層２３Ｂ上に配置されている。検出層２５Ｂは、絶縁層２３Ｂ上において、ゲート層２４Ｂの隣に位置し、ゲート層２４Ｂから離間している。本実施形態においては、検出層２５Ｂは、ｘ方向において、ゲート層２４Ｂよりも複数の半導体素子１０Ｂの近くに配置されている。よって、検出層２５Ｂは、ゲート層２４Ｂのｘ方向ｘ２側に位置する。なお、ゲート層２４Ｂと検出層２５Ｂとのｘ方向における配置は、反対であってもよい。検出層２５Ｂは、ワイヤ６（後述する検出ワイヤ６２）を介して、各半導体素子１０Ｂのソース電極１１１に導通している。
　複数の土台部２９の各々は、電気絶縁性を有しており、その構成材料は、たとえばセラミックスである。各土台部２９は、図２および図１０に示すように、導電部材２２Ａの主面２２１Ａに接合されている。各土台部２９は、本実施形態において、ｚ方向視矩形状である。複数の土台部２９は、ｙ方向に等間隔で並んでおり、互いに離間している。各土台部２９のｚ方向の寸法は、入力端子４１のｚ方向の寸法と絶縁部材４９のｚ方向の寸法との合計と略同じである。各土台部２９は、入力端子４２の一部が接合されて、当該入力端子４２を支持しており、入力端子４２の姿勢を安定させている。なお、半導体装置Ａ１は、複数の土台部２９を備えなくてもよい。
　入力端子４１，４２はそれぞれ、金属板である。当該金属板の構成材料は、ＣｕまたはＣｕ合金である。本実施形態において、入力端子４１，４２はともに、ｚ方向寸法が０．８ｍｍ程度であるが、これに限定されない。入力端子４１，４２はともに、図４および図１０に示すように、半導体装置Ａ１においてｘ方向ｘ２側寄りに位置する。入力端子４１と入力端子４２との間には、たとえば電源電圧が印加される。なお、入力端子４１，４２には、図示しない電源（図示略）から直接、電源電圧が印加されてもよい。また、入力端子４１，４２を挟み込むようにバスバー（図示略）が接続され、当該バスバーを介して、電源電圧が印加されてもよい。また、入力端子４１と入力端子４２との間には、スナバ回路などが並列接続されてもよい。入力端子４１は、正極（Ｐ端子）であり、入力端子４２は、負極（Ｎ端子）である。入力端子４２は、ｚ方向において、入力端子４１および導電部材２２Ａの双方に対して離間して配置されている。
　入力端子４１は、導電部材２２Ａを介して、複数の半導体素子１０Ａの各ドレイン電極１１３に導通する。入力端子４１は、図４および図１０に示すように、パッド部４１１および端子部４１２を備えている。
　パッド部４１１は、入力端子４１のうち、封止樹脂７に覆われた部分である。パッド部４１１のｘ方向ｘ１側の端部は、櫛歯状となっており、複数の櫛歯部４１１ａを含んでいる。複数の櫛歯部４１１ａの各々は、導電部材２２Ａの主面２２１Ａに導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。
　端子部４１２は、入力端子４１のうち、封止樹脂７から露出した部分である。端子部４１２は、図７、図９および図１０に示すように、ｚ方向視において、封止樹脂７からｘ方向ｘ２側に延びている。
　入力端子４２は、複数の半導体素子１０Ｂの各ソース電極１１１に導通する。入力端子４２は、図４および図１０に示すように、パッド部４２１および端子部４２２を備えている。
　パッド部４２１は、入力端子４２のうち、封止樹脂７に覆われた部分である。パッド部４２１は、連結部４２１ａ、複数の延出部４２１ｂ、および、複数の突出部４２１ｃを備えている。連結部４２１ａは、ｙ方向に延びる帯状である。連結部４２１ａは、端子部４２２に繋がっている。複数の延出部４２１ｂは、連結部４２１ａからｘ方向ｘ１側に向けて延びる帯状である。本実施形態においては、各延出部４２１ｂは、連結部４２１ａから、ｚ方向視において半導体素子１０Ｂに重なるまで延びている。複数の延出部４２１ｂは、ｚ方向視において、ｙ方向に並んでおり、かつ、互いに離間している。各延出部４２１ｂは、ｚ方向ｚ１側を向く面の一部が各土台部２９に接しており、当該各土台部２９を介して、導電部材２２Ａに支持されている。複数の突出部４２１ｃは、各延出部４２１ｂの先端部分（ｘ方向ｘ１側の端部）において、延出部４２１ｂからｚ方向ｚ１側に突き出た部分である。各突出部４２１ｃによって、延出部４２１ｂと半導体素子１０Ｂとのｚ方向における高低差を解消している。各突出部４２１ｃは、緩衝部材８および導電性接合層３（後述する端子接合層３３）を介して、半導体素子１０Ｂのソース電極１１１に導通接続している。突出部４２１ｃは、ｚ方向視において、半導体素子１０Ｂのソース電極１１１に重なる。本実施形態では、図１５に示すように、各突出部４２１ｃの半導体素子１０Ｂに対向する面には、めっき層４２１ｄが形成されている。なお、めっき層４２１ｄは、入力端子４２の他の面も覆ってもよいし、全ての面を覆ってもよい。本実施形態では、めっき層４２１ｄは、たとえばＡｇからなる。なお、めっき層４２１ｄの材料は限定されない。
　端子部４２２は、入力端子４２のうち、封止樹脂７から露出した部分である。端子部４２２は、図４および図１０に示すように、ｚ方向視において、封止樹脂７からｘ方向ｘ２側に延びている。端子部４２２は、ｚ方向視矩形状である。端子部４２２は、図４および図１０に示すように、ｚ方向視において、入力端子４１の端子部４１２に重なっている。端子部４２２は、端子部４１２に対して、ｚ方向ｚ２側に離間している。なお、本実施形態においては、端子部４２２の形状は、端子部４１２の形状と同一である。入力端子４２は、「第１接続部材」の一例である。
　出力端子４３は、金属板である。当該金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。出力端子４３は、図２および図４に示すように、半導体装置Ａ１においてｘ方向ｘ１側寄りに位置する。出力端子４３は、導電部材２２Ｂを介して、複数の半導体素子１０Ｂの各ドレイン電極１１３に導通する。また、出力端子４３は、導電部材２２Ｂおよびリード部材５１を介して、複数の半導体素子１０Ａの各ソース電極１１１に導通する。複数の半導体素子１０のオンオフにより変換された電圧は、この出力端子４３から出力される。出力端子４３は、図２および図４に示すように、パッド部４３１および端子部４３２を備えている。
　パッド部４３１は、出力端子４３のうち、封止樹脂７に覆われた部分である。パッド部４３１のｘ方向ｘ２側の部分は、櫛歯状となっており、複数の櫛歯部４３１ａを含んでいる。複数の櫛歯部４３１ａの各々は、導電部材２２Ｂの主面２２１Ｂに導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。
　端子部４３２は、出力端子４３のうち、封止樹脂７から露出した部分である。端子部４３２は、図３、図６、図７、図８および図１０に示すように、封止樹脂７からｘ方向ｘ１側に延び出ている。
　一対のゲート端子４４Ａ，４４Ｂは、図１～図７に示すように、ｙ方向において、各導電部材２２Ａ，２２Ｂの隣に位置する。ゲート端子４４Ａには、複数の半導体素子１０Ａを駆動させるためのゲート電圧が印加される。ゲート端子４４Ｂには、複数の半導体素子１０Ｂを駆動させるためのゲート電圧が印加される。
　一対のゲート端子４４Ａ，４４Ｂはともに、図４および図５に示すように、パッド部４４１および端子部４４２を備えている。各ゲート端子４４Ａ，４４Ｂにおいて、パッド部４４１は、封止樹脂７に覆われている。これにより、各ゲート端子４４Ａ，４４Ｂは、封止樹脂７に支持されている。なお、パッド部４４１の表面には、たとえば銀めっきが施されていてもよい。端子部４４２は、パッド部４４１に繋がり、かつ、封止樹脂７から露出している。端子部４４２は、ｘ方向視において、Ｌ字状をなしている。
　一対の検出端子４５Ａ，４５Ｂは、図１～図７に示すように、ｘ方向において一対のゲート端子４４Ａ，４４Ｂの隣に位置する。検出端子４５Ａから、複数の半導体素子１０Ａの各ソース電極１１１に印加される電圧が検出される。検出端子４５Ｂから、複数の半導体素子１０Ｂの各ソース電極１１１に印加される電圧が検出される。
　一対の検出端子４５Ａ，４５Ｂはともに、図４および図５に示すように、パッド部４５１および端子部４５２を備えている。各検出端子４５Ａ，４５Ｂにおいて、パッド部４５１は、封止樹脂７に覆われている。これにより、各検出端子４５Ａ，４５Ｂは、封止樹脂７に支持されている。なお、パッド部４５１の表面には、たとえば銀めっきが施されていてもよい。端子部４５２は、パッド部４５１に繋がり、かつ、封止樹脂７から露出している。端子部４５２は、ｘ方向に見て、Ｌ字状をなしている。
　複数のダミー端子４６は、図１～図７に示すように、ｘ方向において一対のゲート端子４４Ａ，４４Ｂに対して一対の検出端子４５Ａ，４５Ｂとは反対側に位置する。本実施形態においては、ダミー端子４６の数は６つである。このうち３個のダミー端子４６は、ｘ方向の一方側（ｘ方向ｘ２側）に位置する。残り３個のダミー端子４６は、ｘ方向の他方側（ｘ方向ｘ１側）に位置する。なお、複数のダミー端子４６は、上記した構成に限定されない。また、半導体装置Ａ１は、複数のダミー端子４６を備えない構成であってもよい。
　複数のダミー端子４６の各々は図４および図５に示すように、パッド部４６１および端子部４６２を備えている。各ダミー端子４６において、パッド部４６１は、封止樹脂７に覆われている。これにより、複数のダミー端子４６は、封止樹脂７に支持されている。なお、パッド部４６１の表面には、たとえば銀めっきが施されていてもよい。端子部４６２は、パッド部４６１に繋がり、かつ、封止樹脂７から露出している。端子部４６２は、ｘ方向に見て、Ｌ字状をなしている。なお、端子部４６２の形状は、一対のゲート端子４４Ａ，４４Ｂの各端子部４４２の形状、および、一対の検出端子４５Ａ，４５Ｂの各端子部４５２の形状と同一である。
　一対の側方端子４７Ａ，４７Ｂは、図４に示すように、ｚ方向視において、封止樹脂７のｙ方向ｙ１側の端部に重なっている。また、側方端子４７Ａは封止樹脂７のｘ方向ｘ２側の端部に重なっており、側方端子４７Ｂは封止樹脂７のｘ方向ｘ１側の端部に重なっている。側方端子４７Ａは、導電部材２２Ａに接合されており、ｘ方向ｘ２側を向く端面を除いて、封止樹脂７に覆われている。側方端子４７Ｂは、導電部材２２Ｂに接合されており、ｘ方向ｘ１側を向く端面を除いて封止樹脂７に覆われている。本実施形態においては、各側方端子４７Ａ，４７Ｂは、ｚ方向視において、そのすべてが封止樹脂７に重なる。各側方端子４７Ａ，４７Ｂの接合方法は、レーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。各側方端子４７Ａ，４７Ｂは、一部がｚ方向視において屈曲しており、また、他の一部がｚ方向に屈曲している。なお、各側方端子４７Ａ，４７Ｂの構成は、これに限定されない。たとえば、ｚ方向視において、封止樹脂７からそれぞれ突き出るまで延びていてもよい。また、半導体装置Ａ１は各側方端子４７Ａ，４７Ｂを備えていなくてもよい。
　一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂおよび複数のダミー端子４６は、図１～図７に示すように、ｚ方向視において、ｘ方向に沿って配列されている。半導体装置Ａ１において、一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６および一対の側方端子４７Ａ，４７Ｂは、いずれも同一のリードフレームから形成される。
　絶縁部材４９は、電気絶縁性を有しており、その構成材料は、たとえば絶縁紙などである。絶縁部材４９の一部は、平板であって、図６、図９および図１０に示すように、ｚ方向において入力端子４１の端子部４１２と、入力端子４２の端子部４２２とに挟まれている。ｚ方向視において、入力端子４１は、その全部が絶縁部材４９に重なっている。また、ｚ方向視において、入力端子４２は、パッド部４２１の一部と端子部４２２の全部とが絶縁部材４９に重なっている。絶縁部材４９により、２つの入力端子４１，４２が互いに絶縁されている。絶縁部材４９の一部（ｘ方向ｘ１側の部分）は、封止樹脂７に覆われている。
　絶縁部材４９は、図１０に示すように、介在部４９１および延出部４９２を備えている。介在部４９１は、ｚ方向において、入力端子４１の端子部４１２と、入力端子４２の端子部４２２との間に介在する。介在部４９１は、その全部が端子部４１２と端子部４２２とに挟まれている。延出部４９２は、介在部４９１から端子部４１２および端子部４２２よりもさらに、ｘ方向ｘ２側に向けて延びている。
　複数のリード部材５１は、それぞれ異なる半導体素子１０Ａのソース電極１１１に導通する。各リード部材５１は、半導体素子１０Ａのソース電極１１１を導電部材２２Ｂに導通接続させる。各リード部材５１は、ｚ方向視において、ｘ方向に延びる矩形状である。各リード部材５１は、板状の接続部材である。各リード部材５１は、第１接合部５１１、第２接合部５１２および連絡部５１３を備えている。
　第１接合部５１１は、緩衝部材８および導電性接合層３（後述するリード接合層３２１）を介して、半導体素子１０Ａのソース電極１１１に導通接続された部分である。第１接合部５１１は、ｚ方向視において、半導体素子１０Ａのソース電極１１１に重なる。本実施形態では、図１３に示すように、第１接合部５１１の半導体素子１０Ａに対向する面には、めっき層５１５が形成されている。なお、めっき層５１５は、リード部材５１の他の面も覆ってもよいし、全ての面を覆ってもよい。本実施形態では、めっき層５１５は、たとえばＡｇからなる。なお、めっき層５１５の材料は限定されない。本実施形態においては、第１接合部５１１は、そのｚ方向の寸法（厚さ）は、１６０～２００μｍ程度である。なお、第１接合部５１１の厚さは、これに限定されない。
　第２接合部５１２は、導電性接合層３（後述するリード接合層３２２）を介して、導電部材２２Ｂに接合された部分である。本実施形態では、第２接合部５１２の、導電部材２２Ｂに対向する面にも、めっき層５１５が形成されている。第２接合部５１２の厚さは、第１接合部５１１の厚さよりも大きい。本実施形態においては、第２接合部５１２は、そのｚ方向の寸法（厚さ）が、５００～７００μｍ程度である。なお、第２接合部５１２の厚さは、これに限定されない。
　連絡部５１３は、第１接合部５１１と第２接合部５１２とに繋がる部分である。連絡部５１３のｚ方向ｚ１側を向く面は、封止樹脂７に接している。連絡部５１３の厚さは、第１接合部５１１の厚さと同じであり、１６０～２００μｍ程度である。なお、連絡部５１３の厚さは、これに限定されない。リード部材５１は、「第１接続部材」または「第２接続部材」の一例である。
　複数の緩衝部材８は、後述する加圧加熱工程において、各半導体素子１０への荷重が均等になるように、自らが変形するものである。複数の緩衝部材８は、複数の緩衝部材８１および複数の緩衝部材８２を含んでいる。複数の緩衝部材８１は、図１２および図１３に示すように、それぞれ、半導体素子１０Ａのソース電極１１１と、リード部材５１の第１接合部５１１との間に介在する。複数の緩衝部材８１は、ｚ方向視において、半導体素子１０Ａのソース電極１１１に重なっている。複数の緩衝部材８２は、図１４および図１５に示すように、それぞれ、半導体素子１０Ｂのソース電極１１１と、入力端子４２の各突出部４２１ｃとの間に介在する。複数の緩衝部材８２は、ｚ方向視において、半導体素子１０Ｂのソース電極１１１に重なっている。緩衝部材８１と緩衝部材８２とを区別せずに説明する場合は、緩衝部材８と記載する。
　各緩衝部材８は、図１３および図１５に示すように、主面８０１および裏面８０２を有する。主面８０１および裏面８０２は、ｚ方向において離間し、かつ、互いに反対側を向く。本実施形態において、主面８０１は、ｚ方向ｚ２側を向き、リード部材５１の第１接合部５１１または入力端子４１の各突出部４２１ｃに対向している。裏面８０２は、ｚ方向ｚ１側を向き、半導体素子１０のソース電極１１１に対向している。主面８０１および裏面８０２の全面には、めっき層８５が形成されている。めっき層８５は、主面８０１または裏面８０２に接して形成されている。本実施形態では、めっき層８５は、たとえばＡｇからなる。図１３に示すように、緩衝部材８１とリード部材５１の第１接合部５１１とは、緩衝部材８１の主面８０１に形成されためっき層８５（Ａｇ）と第１接合部５１１に形成されためっき層５１５（Ａｇ）との固相拡散接合によって接合されている。また、図１５に示すように、緩衝部材８２と入力端子４２の突出部４２１ｃとは、緩衝部材８２の主面８０１に形成されためっき層８５（Ａｇ）と突出部４２１ｃに形成されためっき層４２１ｄ（Ａｇ）との固相拡散接合によって接合されている。また、図１３および図１５に示すように、緩衝部材８と半導体素子１０のソース電極１１１とは、導電性接合層３によって接合されている。緩衝部材８は、第１接合部５１１または突出部４２１ｃとも、導電性接合層３によって接合されてもよい。なお、めっき層８５の材料は限定されない。
　各緩衝部材８は、各リード部材５１および入力端子４１より、ビッカース硬さが小さく、導電性を有する。本実施形態では、各リード部材５１および入力端子４１の構成材料がＣｕなので、各緩衝部材８は、Ｃｕよりビッカース硬さが小さい材料であるＡｌからなる。ここで、ビッカース硬さ（単位：ＨＶ）とは、硬さを表す尺度であり、ダイヤモンドからなるピラミッド形の圧子を試験荷重で材料表面に押し込み、試験荷重を形成されたくぼみの表面積で除した値である。なお、各緩衝部材８の構成材料は限定されず、各リード部材５１および入力端子４１よりビッカース硬さが小さいものであればよい。各緩衝部材８のビッカース硬さは、５０ＨＶ以下１ＨＶ以上が望ましく、たとえばＳｎ，Ｉｎ，Ｚｎなどであってもよい。各緩衝部材８は、加圧加熱工程において、各リード部材５１または入力端子４２が半導体素子１０に押し付けられたときに、自らが変形することで、半導体素子１０に偏った荷重がかからないようにする。
　図１６Ａおよび図１６Ｂは、加圧加熱工程において、緩衝部材８が自ら変形することで、各半導体素子１０への荷重を均等にする状態を説明するための模式図である。図１６Ａは、導電部材２２Ａに搭載された２個の半導体素子１０Ａと、各半導体素子１０Ａにそれぞれ導通接続されるリード部材５１と、半導体素子１０Ａとリード部材５１との間にそれぞれ配置された緩衝部材８１とを示している。各緩衝部材８１は、この段階ではまだ変形していない。左側の半導体素子１０Ａは、右側の半導体素子１０Ａより厚く、また、導電部材２２Ａとの間に配置された導電性接合層３の厚さも厚くなっている。したがって、導電部材２２Ａの主面２２１Ａからリード部材５１の上面（半導体素子１０Ａとは反対側を向く面）までの高さは、左側が右側より高くなっている。
　図１６Ｂは、加圧部材９０が各リード部材５１を押さえて加圧をした状態を示している。左側の半導体素子１０Ａの上に配置された緩衝部材８１は、加圧によって変形して、押しつぶされた形状になっている。これにより、当該緩衝部材８の厚さは薄くなって、導電部材２２Ａの主面２２１Ａからリード部材５１の上面までの高さは、右側と左側とが同程度になっている。これにより、左側の半導体素子１０Ａにかけられる荷重と、右側の半導体素子１０Ａにかけられる荷重とが同程度になって、２個の半導体素子１０Ａには均等に荷重がかかる。
　複数の緩衝部材８は、いずれも変形せず、加圧加熱工程の前の形状を維持している場合がある。一方、複数の緩衝部材８のいずれかが、加圧加熱工程で変形している場合がある。図１２および図１３は、変形した緩衝部材８１を示している。本実施形態では、ｚ方向視において、変形前の緩衝部材８１の形状は、リード部材５１の第１接合部５１１と同程度の大きさの矩形状である。当該緩衝部材８１は、図１２に示すように、ｚ方向視において、加圧により押しつぶされて外形線が曲線状に膨らんだ部分を有する形状である。また、図１３に示すように、断面がｚ方向に直交する方向の両端が円弧状に外方に突出する形状になっている。当該緩衝部材８１は、図１２および図１３に示すように、第１部８１ａおよび第２部８１ｂを備えている。第１部８１ａは、ｚ方向視において、リード部材５１に重なる部分である。第２部８１ｂは、第１部８１ａにつながり、ｚ方向視においてリード部材５１から突出した部分である。図１１および図１２においては、第２部８１ｂにハッチングを付している。図１３においては、第１部８１ａと第２部８１ｂとの境界を破線で示している。
　図１４および図１５は、変形した緩衝部材８２を示している。本実施形態では、ｚ方向視において、変形前の緩衝部材８２の形状は、入力端子４１の各突出部４２１ｃと同程度の大きさの矩形状である。当該緩衝部材８２は、図１４に示すように、ｚ方向視において、加圧により押しつぶされて外形線が曲線状に膨らんだ部分を有する形状である。また、図１５に示すように、断面がｚ方向に直交する方向の両端が円弧状に外方に突出する形状になっている。当該緩衝部材８２は、図１４および図１５に示すように、第１部８２ａおよび第２部８２ｂを備えている。第１部８２ａは、ｚ方向視において、入力端子４２に重なる部分である。第２部８２ｂは、第１部８２ａにつながり、ｚ方向視において入力端子４２から突出した部分である。図１４においては、第２部８２ｂにハッチングを付している。図１５においては、第１部８２ａと第２部８２ｂとの境界を破線で示している。
　図１３および図１５に示すように、緩衝部材８の厚さ（ｚ方向の寸法）Ｔ１は、半導体素子１０の厚さ（ｚ方向の寸法）Ｔ２の１０％以上３０％以下である。変形していない（変形する前の）緩衝部材８の厚さＴ１も、厚さＴ２の１０％以上３０％以下である。厚さＴ１が小さすぎると、変形によって荷重を均等化することができない。一方、必要な材料を抑制する観点から、厚さＴ１を大きくしすぎる必要はない。本実施形態では、厚さＴ２が３５０～３７０μｍ程度なので、変形していない（変形する前の）緩衝部材８の厚さＴ１を５０～１００μｍ程度としている。なお、厚さＴ１は、限定されず、適宜設定される。厚さＴ１にはある程度の大きさが必要なので、厚さＴ２が小さい場合（たとえば１００μｍ程度の場合）には、厚さＴ１は、厚さＴ２の５０～１００％程度に設定される。各緩衝部材８は、「第１部材」または「第２部材」の一例である。
　複数の導電性接合層３の各々は、焼結処理によって形成された焼結金属からなる。各導電性接合層３の構成材料は、本実施形態では、たとえば焼結銀である。なお、各導電性接合層３の構成材料は、これに限定されず、焼結銅などの他の焼結金属であってもよい。各導電性接合層３は、多数の微細孔を有する多孔質であり、本実施形態においては、当該微細孔が空隙であるものとするが、当該微細孔にたとえばエポキシ樹脂が充填されていてもよい。すなわち、各導電性接合層３は、エポキシ樹脂を含有した焼結金属であってもよい。ただし、エポキシ樹脂の含有量が多いと、導電性接合層３の導電性を低下させるため、半導体装置Ａ１における電流量を考慮してエポキシ樹脂の含有量を設定する。導電性接合層３は、焼結用金属材料を焼結処理することで、形成される。なお、本実施形態においては、各導電性接合層３は、たとえば図１３および図１５に示すように、断面が矩形状になっている場合を示しているが、台形状であってもよいし、側方が湾曲していてもよいし、フィレットが形成されていてもよい。
　本実施形態において、複数の導電性接合層３は、複数の素子接合層３１Ａ，３１Ｂ、複数のリード接合層３２１，３２２、および複数の端子接合層３３を含んでいる。
　複数の素子接合層３１Ａの各々は、各半導体素子１０Ａを導電部材２２Ａに接合するためのものである。各素子接合層３１Ａは、図１３に示すように、各半導体素子１０Ａの素子裏面１０２と導電部材２２Ａとの間に介在し、当該半導体素子１０Ａのドレイン電極１１３と導電部材２２Ａとを導通させている。各素子接合層３１Ａは、その厚さが３０～１００μｍ程度である。なお、各素子接合層３１Ａの厚さはこれに限定されない。
　複数の素子接合層３１Ｂの各々は、各半導体素子１０Ｂを導電部材２２Ｂに接合するためのものである。各素子接合層３１Ｂは、図１５に示すように、各半導体素子１０Ｂの素子裏面１０２と導電部材２２Ｂとの間に介在し、当該半導体素子１０Ｂのドレイン電極１１３と導電部材２２Ｂとを導通させている。各素子接合層３１Ｂは、その厚さが各素子接合層３１Ａと同様に３０～１００μｍ程度である。なお、各素子接合層３１Ｂの厚さはこれに限定されない。素子接合層３１Ａ，３１Ｂは、「第２の導電性接合層」の一例である。
　複数のリード接合層３２１，３２２の各々は、各リード部材５１を接合するためのものである。
　複数のリード接合層３２１の各々は、図１１～図１３に示すように、各リード部材５１の第１接合部５１１に接合された緩衝部材８１を各半導体素子１０Ａのソース電極１１１に接合するためのものである。各リード接合層３２１は、各半導体素子１０Ａのソース電極１１１と各リード部材５１の第１接合部５１１との間に介在し、当該半導体素子１０Ａのソース電極１１１と当該リード部材５１とを導通させている。各リード接合層３２１は、その厚さが３０～１００μｍ程度である。なお、各リード接合層３２１の厚さは、これに限定されない。リード接合層３２１は、「導電性接合層」の一例である。
　複数のリード接合層３２２の各々は、図１１に示すように、各リード部材５１の第２接合部５１２を導電部材２２Ｂに接合するためのものである。各リード接合層３２２は、各リード部材５１の第２接合部５１２と導電部材２２Ｂの一部との間に介在し、当該リード部材５１と導電部材２２Ｂとを導通させている。各リード接合層３２２は、その厚さが３０～１００μｍ程度である。なお、各リード接合層３２２の厚さは、これに限定されない。
　複数の端子接合層３３の各々は、図１４および図１５に示すように、入力端子４２の各突出部４２１ｃに接合された緩衝部材８２を各半導体素子１０Ｂのソース電極１１１に接合するためのものである。各端子接合層３３は、各半導体素子１０Ｂのソース電極１１１と入力端子４２の各突出部４２１ｃとの間に介在し、当該半導体素子１０Ｂのソース電極１１１と入力端子４２とを導通させている。各端子接合層３３は、その厚さが３０～１００μｍ程度である。なお、各端子接合層３３の厚さは、これに限定されない。端子接合層３３は、「導電性接合層」の一例である。
　複数のワイヤ６の各々は、いわゆるボンディングワイヤである。各ワイヤ６は、導電性を有しており、その構成材料は、たとえばＡｌ（アルミニウム）、Ａｕ（金）、Ｃｕのいずれかである。本実施形態において、複数のワイヤ６は、図４および図５に示すように、複数のゲートワイヤ６１、複数の検出ワイヤ６２、一対の第１接続ワイヤ６３および一対の第２接続ワイヤ６４を含んでいる。
　複数のゲートワイヤ６１の各々は、図４および図５に示すように、その一端が各半導体素子１０のゲート電極１１２に接合され、その他端が一対のゲート層２４Ａ、２４Ｂのいずれかに接合されている。複数のゲートワイヤ６１には、各半導体素子１０Ａのゲート電極１１２とゲート層２４Ａとを導通させるものと、各半導体素子１０Ｂのゲート電極１１２とゲート層２４Ｂとを導通させるものとがある。
　複数の検出ワイヤ６２の各々は、図４および図５に示すように、その一端が各半導体素子１０のソース電極１１１に接合され、その他端が一対の検出層２５Ａ，２５Ｂのいずれかに接合されている。複数の検出ワイヤ６２には、各半導体素子１０Ａのソース電極１１１と検出層２５Ａとを導通させるものと、各半導体素子１０Ｂのソース電極１１１と検出層２５Ｂとを導通させるものとがある。
　一対の第１接続ワイヤ６３は、図４および図５に示すように、その一方がゲート層２４Ａとゲート端子４４Ａとを接続し、その他方がゲート層２４Ｂとゲート端子４４Ｂとを接続する。一方の第１接続ワイヤ６３は、一端がゲート層２４Ａに接合され、他端がゲート端子４４Ａのパッド部４４１に接合されており、ゲート層２４Ａとゲート端子４４Ａとを導通させている。他方の第１接続ワイヤ６３は、一端がゲート層２４Ｂに接合され、他端がゲート端子４４Ｂのパッド部４４１に接合されており、ゲート層２４Ｂとゲート端子４４Ｂとを導通させている。
　一対の第２接続ワイヤ６４は、図４および図５に示すように、その一方が検出層２５Ａと検出端子４５Ａとを接続し、その他方が検出層２５Ｂと検出端子４５Ｂとを接続する。一方の第２接続ワイヤ６４は、一端が検出層２５Ａに接合され、他端が検出端子４５Ａのパッド部４５１に接合されており、検出層２５Ａと検出端子４５Ａとを導通させている。他方の第２接続ワイヤ６４は、一端が検出層２５Ｂに接合され、他端が検出端子４５Ｂのパッド部４５１に接合されており、検出層２５Ｂと検出端子４５Ｂとを導通させている。
　封止樹脂７は、図１、図３、図４、図６～図１０に示すように、複数の半導体素子１０、支持基板２０の一部、複数の導電性接合層３、各端子４０の一部ずつ、複数のリード部材５１、複数のワイヤ６を覆っている。封止樹脂７の構成材料は、たとえばエポキシ樹脂である。封止樹脂７は、図１、図３、図４、図６～図１０に示すように、樹脂主面７１、樹脂裏面７２および複数の樹脂側面７３１～７３４を有している。
　樹脂主面７１および樹脂裏面７２は、ｚ方向において、離間し、かつ、互いに反対側を向く。樹脂主面７１は、ｚ方向ｚ２側を向き、樹脂裏面７２は、ｚ方向ｚ１側を向く。樹脂裏面７２は、図７に示すように、ｚ方向視において、絶縁基板２１の裏面２１２を囲む枠状である。絶縁基板２１の裏面２１２は、当該樹脂裏面７２から露出する。複数の樹脂側面７３１～７３４の各々は、樹脂主面７１および樹脂裏面７２の双方に繋がり、かつ、ｚ方向においてこれらに挟まれている。本実施形態においては、樹脂側面７３１，７３２は、ｘ方向において、離間し、かつ、互いに反対側を向く。樹脂側面７３１は、ｘ方向ｘ２側を向き、樹脂側面７３２は、ｘ方向ｘ１側を向く。また、樹脂側面７３３，７３４は、ｙ方向において、離間し、かつ、互いに反対側を向く。樹脂側面７３３は、ｙ方向ｙ２側を向き、樹脂側面７３４は、ｙ方向ｙ１側を向く。
　本実施形態においては、封止樹脂７は、図６、図７および図１０に示すように、各々が樹脂裏面７２からｚ方向に窪んだ複数の凹部７５を備えている。なお、封止樹脂７は、これらの凹部７５を備えていなくてもよい。複数の凹部７５の各々は、ｙ方向に延びており、ｚ方向視において、樹脂裏面７２の、ｙ方向ｙ１側の端縁からｙ方向ｙ２側の端縁まで繋がっている。本実施形態においては、複数の凹部７５は、ｚ方向視において、絶縁基板２１の裏面２１２を挟んで、ｘ方向にそれぞれ３つずつ形成されている。
　次に、第１実施形態にかかる半導体装置Ａ１の製造方法について説明する。
　まず、支持基板２０を準備する。支持基板２０を準備する工程（支持基板準備工程）では、絶縁基板２１上に、複数の導電部材２２（導電部材２２Ａ，２２Ｂ）を互いに離間して接合する。そして、導電部材２２Ａ，２２Ｂ上に、一対の絶縁層２３Ａ，２３Ｂ、一対のゲート層２４Ａ，２４Ｂ、一対の検出層２５Ａ、２５Ｂ、および、複数の土台部２９を接合する。
　次いで、複数のリード部材５１を準備する。リード部材５１を準備する工程（リード準備工程）では、構成材料がＣｕあるいはＣｕ合金である金属板に、たとえば圧延などの金属加工を行うことで、リード部材５１を形成する。次いで、各リード部材５１に、めっき層５１５を形成する。そして、各リード部材５１の第１接合部５１１に、めっき層８５が形成された緩衝部材８１を接合する。当該接合は、緩衝部材８１の主面８０１に形成されためっき層８５（Ａｇ）と第１接合部５１１に形成されためっき層５１５（Ａｇ）との固相拡散接合によって行われる。
　次いで、複数の焼結用金属材料３０１を形成する。各焼結用金属材料３０１は、素子接合層３１Ａ，３１Ｂの基となるものである。本実施形態においては、各焼結用金属材料３０１として、ペースト状の焼結用銀を用いる。このペースト状の焼結用銀は、溶媒中に、マイクロサイズあるいはナノサイズの銀粒子が混ぜ合わさったものである。本実施形態においては、焼結用銀の溶媒は、エポキシ樹脂を含んでいない（あるいはほとんど含んでいない）。焼結用金属材料３０１を形成する工程（第１焼結用金属材料形成工程）においては、たとえばマスクを用いたスクリーン印刷によって、各焼結用金属材料３０１を、導電部材２２Ａ，２２Ｂ上に塗布する。なお、導電部材２２Ａ上に塗布された各焼結用金属材料３０１が、後に半導体装置Ａ１の素子接合層３１Ａとなり、導電部材２２Ｂ上に塗布された各焼結用金属材料３０１が、後に半導体装置Ａ１の素子接合層３１Ｂとなる。複数の焼結用金属材料３０１の形成方法は、上記したスクリーン印刷に限定されない。たとえば、ディスペンサーによって、焼結用金属材料３０１を塗布してもよい。塗布された焼結用金属材料３０１の厚さは、５０～１１０μｍ程度である。
　次いで、複数の焼結用金属材料３０１の乾燥処理を行う。この乾燥処理を行う工程（乾燥工程）では、各焼結用金属材料３０１を、およそ１３０℃の温度で、およそ２０ｍｉｎの間加熱する。なお、加熱条件は、これに限定されない。これにより、各焼結用金属材料３０１の溶媒が気化する。
　次いで、焼結用金属材料３０１上にそれぞれ１個ずつ半導体素子１０Ａ，１０Ｂのいずれかを搭載する。具体的には、導電部材２２Ａ上に形成した焼結用金属材料３０１上にそれぞれ１個ずつ半導体素子１０Ａを載置し、導電部材２２Ｂ上に形成した焼結用金属材料３０１上にそれぞれ１個ずつ半導体素子１０Ｂを載置する。半導体素子１０Ａ，１０Ｂを搭載する工程（マウント工程）においては、導電部材２２Ａと半導体素子１０Ａの素子裏面１０２とが対向した姿勢で、各半導体素子１０Ａを導電部材２２Ａ上に載置する。また、導電部材２２Ｂと半導体素子１０Ｂの素子裏面１０２とが対向した姿勢で、各半導体素子１０Ｂを導電部材２２Ｂ上に載置する。
　次いで、複数の半導体素子１０Ａ，１０Ｂのソース電極１１１および導電部材２２Ｂの上に、焼結用金属材料３０２をそれぞれ形成する。焼結用金属材料３０２は、リード接合層３２１，３２２および端子接合層３３の基となるものである。本実施形態においては、各焼結用金属材料３０２として、プリフォーム状の焼結用銀を用いる。このプリフォーム状の焼結用銀は、たとえば上記したペースト状の焼結用銀を乾燥処理した後、所定の形状に成形されたものである。なお、プリフォーム状の焼結用銀は、所定の形状に成形された後に、乾燥処理されたものでもよい。焼結用金属材料３０２を形成する工程（第２焼結用金属材料形成工程）においては、複数の焼結用金属材料３０２を、複数の半導体素子１０Ａ，１０Ｂのソース電極１１１および導電部材２２Ｂの上にそれぞれ１個ずつ載置する。なお、各半導体素子１０Ａのソース電極１１１上に形成された各焼結用金属材料３０２が、後に半導体装置Ａ１のリード接合層３２１となり、導電部材２２Ｂ上に形成された各焼結用金属材料３０２が、後に半導体装置Ａ１のリード接合層３２２となる。また、各半導体素子１０Ｂのソース電極１１１上に形成された各焼結用金属材料３０２が、後に半導体装置Ａ１の端子接合層３３となる。載置される焼結用金属材料３０２の厚さは５０～１１０μｍ程度である。
　次いで、上記リード準備工程において準備した、第１接合部５１１に緩衝部材８１が接合されたリード部材５１を用いて、各半導体素子１０Ａと導電部材２２Ｂとを接続する。このリード部材５１によって接続する工程（接続工程）においては、ｚ方向視において、第１接合部５１１および緩衝部材８１が半導体素子１０Ａのソース電極１１１上に形成された焼結用金属材料３０２に重なり、かつ、第２接合部５１２が導電部材２２Ｂ上に形成された焼結用金属材料３０２に重なるように、リード部材５１が配置される。
　次いで、複数の端子４０を接合する。入力端子４１の接合においては、櫛歯部４１１ａを導電部材２２Ａの主面２２１Ａに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。出力端子４３の接合においては、櫛歯部４３１ａを導電部材２２Ｂの主面２２１Ｂに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６および一対の側方端子４７Ａ，４７Ｂは、１つのリードフレーム上に形成されており、これらは繋がっている。そして、当該リードフレームにおける側方端子４７Ａ，４７Ｂに対応する部分をそれぞれ導電部材２２Ａの主面２２１Ａおよび導電部材２２Ｂの主面２２１Ｂに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。
　次いで、入力端子４２を、各半導体素子１０Ｂに接続する。入力端子４２の各突出部４２１ｃには、めっき層４２１ｄが形成されて、緩衝部材８２が接合されている。突出部４２１ｃと緩衝部材８２との接合は、緩衝部材８２の主面８０１に形成されためっき層８５（Ａｇ）と突出部４２１ｃに形成されためっき層４２１ｄ（Ａｇ）との固相拡散接合によって行われる。入力端子４２は、絶縁部材４９を間に挟んで、入力端子４１上に配置される。このとき、ｚ方向視において、複数の突出部４２１ｃおよび緩衝部材８２の各々が半導体素子１０Ｂのソース電極１１１上に形成された焼結用金属材料３０２に重なるように、入力端子４２が配置される。
　次いで、各焼結用金属材料３０１，３０２を焼結金属にするための加圧加熱処理を行う。この加圧加熱処理を行う工程（加圧加熱工程）においては、図１６Ａおよび図１６Ｂに示すように、加圧部材９０によって、各リード部材５１を押さえることで、複数の焼結用金属材料３０１，３０２に圧力を加える。このとき、各リード部材５１の上面のｚ方向における位置が同等となるように、一部の緩衝部材８１が変形する（図１６Ｂ参照）。これにより、各半導体素子１０Ａにかかる荷重が均等になる。また同時に、加圧部材９０によって、あるいは、加圧部材９０と異なる加圧部材によって、入力端子４２を押さえることで、複数の焼結用金属材料３０１，３０２に圧力を加える。このとき、入力端子４２の各突出部４２１ｃの上面（半導体素子１０Ｂとは反対側を向く面）のｚ方向における位置が同等となるように、一部の緩衝部材８２が変形する。これにより、各半導体素子１０Ｂにかかる荷重が均等になる。そして、リード部材５１を介して加圧された焼結用金属材料３０１，３０２および入力端子４２を介して加圧された焼結用金属材料３０１，３０２を、たとえばおよそ２５０℃の温度でおよそ９０秒の間加熱する。なお、加熱条件は、これに限定されない。これにより、複数の焼結用金属材料３０１，３０２のそれぞれにおいて、銀粒子同士が結合して、焼結金属となる。なお、半導体素子１０Ａと導電部材２２Ａとの間に介在する焼結金属が、半導体装置Ａ１の素子接合層３１Ａであり、半導体素子１０Ｂと導電部材２２Ｂとの間に介在する焼結金属が、半導体装置Ａ１の素子接合層３１Ｂである。リード部材５１の第１接合部５１１と半導体素子１０Ａとの間に介在する焼結金属が、半導体装置Ａ１のリード接合層３２１である。リード部材５１の第２接合部５１２と導電部材２２Ｂとの間に介在する焼結金属が、半導体装置Ａ１のリード接合層３２２である。入力端子４２の各突出部４２１ｃと半導体素子１０Ｂとの間に介在する焼結金属が、半導体装置Ａ１の端子接合層３３である。
　次いで、複数のワイヤ６を形成する。ワイヤ６を形成する工程（ワイヤ形成工程）においては、たとえば周知のワイヤボンダを用いる。ワイヤ形成工程においては、各半導体素子１０Ａのゲート電極１１２とゲート層２４Ａとを接続する複数のゲートワイヤ６１と、各半導体素子１０Ｂのゲート電極１１２とゲート層２４Ｂとを接続する複数のゲートワイヤ６１とを形成する。また、各半導体素子１０Ａのソース電極１１１と検出層２５Ａとを接続する複数の検出ワイヤ６２と、各半導体素子１０Ｂのソース電極１１１と検出層２５Ｂとを接続する複数の検出ワイヤ６２とを形成する。さらに、ゲート層２４Ａとゲート端子４４Ａとを接続する第１接続ワイヤ６３と、ゲート層２４Ｂとゲート端子４４Ｂとを接続する第１接続ワイヤ６３とを形成する。そして、検出層２５Ａと検出端子４５Ａとを接続する第２接続ワイヤ６４と、検出層２５Ｂと検出端子４５Ｂとを接続する第２接続ワイヤ６４とを形成する。なお、複数のワイヤ６の形成順序は、特に限定されない。
　次いで、封止樹脂７を形成する。封止樹脂７を形成する工程（樹脂形成工程）においては、たとえばトランスファモールド成形による。封止樹脂７は、たとえばエポキシ樹脂である。本実施形態においては、複数の半導体素子１０、支持基板２０の一部、複数の導電性接合層３、複数の端子４０の一部ずつ、複数のリード部材５１および複数のワイヤ６を覆うように、封止樹脂７を形成する。形成した封止樹脂７からは、各端子４０の一部ずつと、支持基板２０の一部（具体的には絶縁基板２１の裏面２１２）が露出する。
　その後、複数の端子４０の不要な部分（たとえば、上記リードフレームの一部）を切断したり、複数の端子４０を折り曲げたりすることで、図１～図１５に示す半導体装置Ａ１が製造される。なお、上記した製造方法は一例であって、これに限定されず、適宜順序を入れ替えてもよい。
　次に、半導体装置Ａ１の作用効果について説明する。
　本実施形態によると、各リード部材５１の第１接合部５１１と半導体素子１０Ａのソース電極１１１との間には、それぞれ緩衝部材８１が介在している。緩衝部材８１は、Ａｌからなり、Ｃｕからなるリード部材５１よりビッカース硬さが小さい。したがって、加圧加熱工程において、加圧部材９０が各リード部材５１を押さえて加圧をしたときに、一部の緩衝部材８１が加圧によって押しつぶされて薄くなることで、各リード部材５１の上面のｚ方向における位置（導電部材２２Ａの主面２２１Ａから各リード部材５１の上面までの高さ）が、同程度になる。これにより、各半導体素子１０Ａには均等に荷重がかかるので、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、本実施形態によると、入力端子４２の各突出部４２１ｃと半導体素子１０Ｂのソース電極１１１との間には、それぞれ緩衝部材８２が介在している。緩衝部材８２は、Ａｌからなり、Ｃｕからなる入力端子４２よりビッカース硬さが小さい。したがって、加圧加熱工程において、加圧部材９０が入力端子４２を押さえて加圧をしたときに、一部の緩衝部材８２が加圧によって押しつぶされて薄くなることで、各突出部４２１ｃの上面のｚ方向における位置（導電部材２２Ｂの主面２２１Ｂから各突出部４２１ｃの上面までの高さ）が、同程度になる。これにより、各半導体素子１０Ｂには均等に荷重がかかるので、一部の半導体素子１０Ｂに偏った荷重がかかることを抑制できる。
　また、本実施形態によると、各緩衝部材８の主面８０１および裏面８０２の全面には、Ａｇからなるめっき層８５が形成されている。また、各リード部材５１の第１接合部５１１にはＡｇからなるめっき層５１５が形成され、入力端子４２の各突出部４２１ｃにはＡｇからなるめっき層４２１ｄが形成されている。これにより、各緩衝部材８は、リード部材５１の第１接合部５１１または入力端子４２の突出部４２１ｃと、Ａｇの固相拡散接合によって接合可能である。また、各半導体素子１０のソース電極１１１には、最も外側にＡｕの層が積層されためっき層１１５が形成されている。これにより、各緩衝部材８は、半導体素子１０のソース電極１１１と、焼結銀からなる導電性接合層３によって強固に接合可能である。なお、各緩衝部材８は、第１接合部５１１または突出部４２１ｃとも、導電性接合層３によって強固に接合することも可能である。
　また、本実施形態によると、各半導体素子１０Ａの下に形成された焼結用金属材料３０１と、各半導体素子１０Ａの上に形成された焼結用金属材料３０２とが、同時に加圧加熱処理されている。すなわち、素子接合層３１Ａとリード接合層３２１とが、同時に焼結処理されている。１度の加圧加熱処理によって、これらの焼結用金属材料３０１，３０２から素子接合層３１Ａとリード接合層３２１とが形成されるため、半導体装置Ａ１の生産性を向上できる。また、本実施形態によると、各半導体素子１０Ｂの下に形成された焼結用金属材料３０１と、各半導体素子１０Ｂの上に形成された焼結用金属材料３０２とが、同時に加圧加熱処理されている。すなわち、素子接合層３１Ｂと端子接合層３３とが、同時に焼結処理されている。１度の加圧加熱処理によって、これらの焼結用金属材料３０１，３０２から素子接合層３１Ｂと端子接合層３３とが形成されるため、半導体装置Ａ１の生産性を向上できる。
　また、本実施形態によると、素子接合層３１Ａ，３１Ｂは、ペースト状の焼結用銀である焼結用金属材料３０１から形成されている。ペースト状の焼結用銀は、プリフォーム状の焼結用銀と比較して、安価である。よって、半導体装置Ａ１は、製造コストを抑制することができる。なお、本実施形態においては、素子接合層３１Ａ，３１Ｂが、プリフォーム状の焼結用銀から形成されてもよい。すなわち、焼結用金属材料３０１として、プリフォーム状の焼結用銀を用いてもよい。この場合、ペースト状の焼結用銀を乾燥させる工程が不要となるため、生産性を向上することができる。
　なお、本実施形態においては、各半導体素子１０の下に形成された焼結用金属材料３０１と、各半導体素子１０の上に形成された焼結用金属材料３０２とが、同時に加圧加熱処理される場合について説明したが、これに限られない。各半導体素子１０の下に形成された焼結用金属材料３０１の加圧加熱処理と、各半導体素子１０の上に形成された焼結用金属材料３０２の加圧加熱処理とが分けて行われてもよい。
　なお、本実施形態においては、導電性接合層３が焼結金属からなる場合について説明したが、これに限られない。導電性接合層３は、たとえば銀ペーストなどであってもよい。
　図１７～図２８Ｂは、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
　図１７および図１８は、本開示の第２実施形態にかかる半導体装置Ａ２を説明するための図である。図１７は、半導体装置Ａ２を示す部分拡大平面図であり、図１２に対応する図である。なお、図１７においては、リード部材５１を透過して想像線（二点鎖線）で示している。図１８は、半導体装置Ａ２を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ２は、緩衝部材８のｚ方向視における大きさが小さい点で、第１実施形態にかかる半導体装置Ａ１と異なる。
　第２実施形態にかかる各緩衝部材８は、第１実施形態にかかる半導体装置Ａ１と比較して、ｚ方向視における大きさが小さい。当該緩衝部材８は、変形する前の状態で、ｚ方向視において、リード部材５１の第１接合部５１１または入力端子４１の突出部４２１ｃに内包される大きさであり、変形後においても内包されている。当該緩衝部材８の形状は、第１実施形態の場合と同様であり、ｚ方向視において、加圧により押しつぶされて外形線が曲線状に膨らんだ部分を有する形状である。また、図１７に示すように、断面がｚ方向に直交する方向の両端が円弧状に外方に突出する形状になっている。一方、当該緩衝部材８は、ｚ方向視において第１接合部５１１または突出部４２１ｃからはみ出しておらず、第１実施形態における第２部８１ｂ（８２ｂ）に相当する部分を有さない。
　本実施形態においても、各リード部材５１の第１接合部５１１と半導体素子１０Ａのソース電極１１１との間には、それぞれ緩衝部材８１が介在している。したがって、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、入力端子４２の各突出部４２１ｃと半導体素子１０Ｂのソース電極１１１との間には、それぞれ緩衝部材８２が介在している。したがって、一部の半導体素子１０Ｂに偏った荷重がかかることを抑制できる。また、半導体装置Ａ２は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
　図１９および図２０は、本開示の第３実施形態にかかる半導体装置Ａ３を説明するための図である。図１９は、半導体装置Ａ３を示す部分拡大斜視図であり、図１１に対応する図である。なお、図１９においては、ゲートワイヤ６１および検出ワイヤ６２を省略している。図２０は、半導体装置Ａ３を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ３は、リード部材５１に代えてソースワイヤ６５を備えている点で、第１実施形態にかかる半導体装置Ａ１と異なる。
　第３実施形態にかかる半導体装置Ａ３は、複数のリード部材５１を備えておらず、複数のソースワイヤ６５および複数の板部材５５をさらに備えている。半導体装置Ａ３では、半導体素子１０Ａのソース電極１１１と導電部材２２Ｂとが、リード部材５１に代えて、ソースワイヤ６５によって導通接続されている。
　各ソースワイヤ６５は、いわゆるボンディングワイヤである。各ソースワイヤ６５は、半導体素子１０Ａのソース電極１１１と導電部材２２Ｂとを導通させる。各ソースワイヤ６５は、大きな電流に耐えられるように、たとえばＣｕからなる。各ソースワイヤ６５は、その一端が各半導体素子１０Ａのソース電極１１１に導通する板部材５５に接合され、その他端が導電部材２２Ｂに接合されている。
　板部材５５は、ソースワイヤ６５が接合されるときの衝撃から半導体素子１０Ａのソース電極１１１を保護するための緩衝材であり、たとえばＣｕからなる板部材である。板部材５５は、ｚ方向視において、矩形状であり、半導体素子１０Ａのソース電極１１１に重なっている。本実施形態では、板部材５５の半導体素子１０Ａに対向する面には、めっき層５１５が形成されている。なお、めっき層５１５は、第１実施形態と同様であり、たとえばＡｇからなる。なお、めっき層５１５の材料は限定されない。本実施形態においては、板部材５５のｚ方向の寸法（厚さ）は、１００～２００μｍ程度である。なお、板部材５５の厚さは、これに限定されない。緩衝部材８１は、第１実施形態と同様であり、半導体素子１０Ａのソース電極１１１と、板部材５５との間に介在する。一部の緩衝部材８１は、加圧加熱工程において加圧部材９０が各板部材５５を押さえたときに変形する。本実施形態においては、板部材５５が、「第１接続部材」または「第２接続部材」の一例である。
　本実施形態によると、各板部材５５と半導体素子１０Ａのソース電極１１１との間には、それぞれ緩衝部材８１が介在している。したがって、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、入力端子４２の各突出部４２１ｃと半導体素子１０Ｂのソース電極１１１との間には、それぞれ緩衝部材８２が介在している。したがって、一部の半導体素子１０Ｂに偏った荷重がかかることを抑制できる。また、半導体装置Ａ３は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
　図２１は、本開示の第４実施形態にかかる半導体装置Ａ４を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ４は、リード接合層３２１および端子接合層３３を備えていない点で、第１実施形態にかかる半導体装置Ａ１と異なる。
　第４実施形態にかかる緩衝部材８に形成されためっき層８５は、Ａｕからなる。また、リード部材５１の第１接合部５１１に形成されためっき層５１５、および、入力端子４２の突出部４２１ｃに形成されためっき層４２１ｄは、Ａｕからなる。緩衝部材８１とリード部材５１の第１接合部５１１とは、めっき層８５（Ａｕ）とめっき層５１５（Ａｕ）との固相拡散接合によって接合されている。また、緩衝部材８２と入力端子４２の各突出部４２１ｃとは、めっき層８５（Ａｕ）とめっき層４２１ｄ（Ａｕ）との固相拡散接合によって接合されている。
　リード部材５１の第１接合部５１１に接合された緩衝部材８１と、半導体素子１０Ａのソース電極１１１とは、めっき層８５（Ａｕ）とめっき層１１５（最も外側の層がＡｕ）との固相拡散接合によって接合されている。入力端子４２の各突出部４２１ｃに接合された緩衝部材８２と、半導体素子１０Ｂのソース電極１１１とは、めっき層８５（Ａｕ）とめっき層１１５（最も外側の層がＡｕ）との固相拡散接合によって接合されている。
　本実施形態においても、各リード部材５１の第１接合部５１１と半導体素子１０Ａのソース電極１１１との間には、それぞれ緩衝部材８１が介在している。したがって、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、入力端子４２の各突出部４２１ｃと半導体素子１０Ｂのソース電極１１１との間には、それぞれ緩衝部材８２が介在している。したがって、一部の半導体素子１０Ｂに偏った荷重がかかることを抑制できる。また、半導体装置Ａ４は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。さらに、半導体装置Ａ４は、緩衝部材８と半導体素子１０のソース電極１１１とは、めっき層８５（Ａｕ）とめっき層１１５（最も外側の層がＡｕ）との固相拡散接合によって接合されている。したがって、リード接合層３２１および端子接合層３３を備える必要がない。
　なお、本実施形態では、めっき層１１５の最も外側の層、めっき層５１５、めっき層４２１ｄ、およびめっき層８５がそれぞれＡｕからなる場合について説明したが、これに限られない。めっき層１１５の最も外側の層、めっき層５１５、めっき層４２１ｄ、およびめっき層８５はそれぞれＡｇからなってもよい。この場合、Ａｇ同士の固相拡散接合によって接合される。
　図２２は、本開示の第５実施形態にかかる半導体装置Ａ５を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ５は、緩衝部材８１の配置位置が、第１実施形態にかかる半導体装置Ａ１と異なる。
　第５実施形態にかかる半導体装置Ａ５においては、緩衝部材８１がリード部材５１の第１接合部５１１の半導体素子１０Ａとは反対側（ｚ方向ｚ２側）に配置されている。また、リード部材５１の第１接合部５１１は、リード接合層３２１を介して、半導体素子１０Ａのソース電極１１１に接合されている。なお、同様に、緩衝部材８２が入力端子４１の突出部４２１ｃの半導体素子１０Ｂとは反対側（ｚ方向ｚ２側）に配置されてもよい。
　本実施形態によると、緩衝部材８１が各リード部材５１の第１接合部５１１のｚ方向ｚ２側に配置されている。したがって、加圧加熱工程において、加圧部材９０が各リード部材５１に接合された緩衝部材８１を押さえて加圧をしたときに、一部の緩衝部材８１が加圧によって押しつぶされて薄くなることで、各緩衝部材８１の上面（半導体素子１０Ａとは反対側を向く面）のｚ方向における位置（導電部材２２Ａの主面２２１Ａから各緩衝部材８１の上面までの高さ）が、同程度になる。これにより、各半導体素子１０Ａには均等に荷重がかかるので、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、半導体装置Ａ５は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
　図２３は、本開示の第６実施形態にかかる半導体装置Ａ６を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ６は、リード部材５１の第１接合部５１１のｚ方向の両面にそれぞれ緩衝部材８１が配置されている点で、第１実施形態にかかる半導体装置Ａ１と異なる。
　第６実施形態にかかる半導体装置Ａ６においては、緩衝部材８１がリード部材５１の第１接合部５１１のｚ方向の両面に配置されている。本実施形態では、リード部材の材料として、Ｃｕからなる板部材の両面にＡｌからなる板部材を貼り合わせたクラッド材が用いられている。当該クラッド材のＣｕからなる板部材がリード部材５１であり、Ａｌからなる板部材がそれぞれ緩衝部材８１である。クラッド材の両面（各緩衝部材８１の外側の面に相当）には、めっき層８５が形成されている。なお、同様に、緩衝部材８２が入力端子４１の突出部４２１ｃのｚ方向の両面に配置されてもよい。
　本実施形態によると、各リード部材５１の第１接合部５１１のｚ方向の両側にそれぞれ緩衝部材８１が配置されている。したがって、加圧加熱工程において、加圧部材９０が各リード部材５１のｚ方向ｚ２側の面に接合された緩衝部材８１（以下では、「上側の緩衝部材８１」と記載する）を押さえて加圧をしたときに、一部の緩衝部材８１が加圧によって押しつぶされて薄くなることで、各上側の緩衝部材８１の上面（半導体素子１０Ａとは反対側を向く面）のｚ方向における位置（導電部材２２Ａの主面２２１Ａから各上側の緩衝部材８１の上面までの高さ）が、同程度になる。これにより、各半導体素子１０Ａには均等に荷重がかかるので、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、半導体装置Ａ６は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
　図２４は、本開示の第７実施形態にかかる半導体装置Ａ７を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ７は、リード部材５１の材料が、第１実施形態にかかる半導体装置Ａ１と異なる。
　第７実施形態にかかる半導体装置Ａ７は、緩衝部材８１を備えておらず、リード部材５１が緩衝部材としての機能を果たす。第７実施形態にかかるリード部材５１は、ビッカース硬さがＣｕより小さく、導電性を有する材料からなり、たとえばＡｌからなる。当該リード部材５１の第１接合部５１１の半導体素子１０Ａに対向する面には、第１実施形態と同様、めっき層５１５（Ａｇ）が形成されている。リード部材５１の第１接合部５１１と半導体素子１０Ａのソース電極１１１とは、リード接合層３２１によって接合されている。一部のリード部材５１の第１接合部５１１は、加圧加熱工程で変形しており、ｚ方向視において、加圧により押しつぶされて外形線が曲線状に膨らんだ部分を有する形状である。また、図２４に示すように、断面がｚ方向に直交する方向の両端が円弧状に外方に突出する形状になっている。本実施形態においては、リード部材５１が、「第１接続部材」の一例である。なお、同様に、入力端子４１がたとえばＡｌからなってもよい。
　本実施形態によると、各リード部材５１はＣｕよりビッカース硬さが小さいＡｌからなる。したがって、加圧加熱工程において、加圧部材９０が各リード部材５１を押さえて加圧をしたときに、一部のリード部材５１の第１接合部５１１が加圧によって押しつぶされて薄くなることで、各第１接合部５１１の上面（半導体素子１０Ａとは反対側を向く面）のｚ方向における位置（導電部材２２Ａの主面２２１Ａから各第１接合部５１１の上面までの高さ）が、同程度になる。これにより、各半導体素子１０Ａには均等に荷重がかかるので、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、半導体装置Ａ７は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
　図２５は、本開示の第８実施形態にかかる半導体装置Ａ８を示す部分拡大断面図であり、図１３に対応する図である。本実施形態にかかる半導体装置Ａ８は、緩衝部材８１の配置位置が、第１実施形態にかかる半導体装置Ａ１と異なる。
　第８実施形態にかかる半導体装置Ａ８においては、緩衝部材８１が、導電部材２２Ａと半導体素子１０Ａとの間に介在している。緩衝部材８１と導電部材２２Ａとは、緩衝部材８１の主面８０１に形成されためっき層８５（Ａｇ）と導電部材２２Ａの主面２２１Ａに形成されためっき層２２２（Ａｇ）との固相拡散接合によって接合されている。また、緩衝部材８１と半導体素子１０とは、素子接合層３１Ａによって接合されている。一部の緩衝部材８１は、加圧加熱工程で変形しており、ｚ方向視において、加圧により押しつぶされて外形線が曲線状に膨らんだ部分を有する形状である。なお、同様に、緩衝部材８２が、導電部材２２Ｂと半導体素子１０Ｂとの間に介在してもよい。また、緩衝部材８１は素子接合層３１Ａと半導体素子１０Ａとの間に介在してもよく、緩衝部材８２は素子接合層３１Ｂと半導体素子１０Ｂとの間に介在してもよい。
　本実施形態によると、緩衝部材８１が導電部材２２Ａと半導体素子１０Ａとの間に介在している。したがって、加圧加熱工程において、加圧部材９０が各リード部材５１を押さえて加圧をしたときに、一部の緩衝部材８１が加圧によって押しつぶされて薄くなることで、各リード部材５１の上面のｚ方向における位置（導電部材２２Ａの主面２２１Ａから各リード部材５１の上面までの高さ）が、同程度になる。これにより、各半導体素子１０Ａには均等に荷重がかかるので、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、半導体装置Ａ８は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
　図２６～図２８Ｂは、本開示の第９実施形態にかかる半導体装置Ａ９を説明するための図である。図２６は、半導体装置Ａ９を示す斜視図であって、封止樹脂７を想像線（二点鎖線）で示している。図２７は、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。なお、図２７においては、各めっき層を省略している。図２８Ａおよび図１８Ｂは、半導体装置Ａ９の製造工程の加圧加熱工程を説明するための模式図である。本実施形態にかかる半導体装置Ａ９は、１個の半導体素子１０Ａだけを備えている点で、第１実施形態にかかる半導体装置Ａ１と異なる。
　第９実施形態にかかる半導体装置Ａ９は、いわゆるリードフレーム構造であり、図２６に示すように、リードフレーム９２を備えている。リードフレーム９２の構成材料は、特に限定されないが、たとえばＣｕあるいはＣｕ合金である。リードフレーム９２は、ダイパッド部９２１および端子部９２２を備えている。ダイパッド部９２１は、半導体素子１０Ａを搭載する部分である。本実施形態においては、ダイパッド部９２１には、１個の半導体素子１０Ａが搭載されており、素子接合層３１を介して、半導体素子１０Ａが接合されている。ダイパッド部９２１は、半導体素子１０Ａのドレイン電極１１３に導通する。本実施形態においては、ダイパッド部９２１が「導電体」の一例である。端子部９２２は、一部が封止樹脂７から露出している。端子部９２２は、リード部材５１を介して、半導体素子１０Ａのソース電極１１１に導通している。
　第９実施形態にかかるリード部材５１の第１接合部５１１は、緩衝部材８１およびリード接合層３２１を介して、半導体素子１０Ａのソース電極１１１に導通接続されている。第２接合部５１２は、リード接合層３２２を介して、端子部９２２に接合されている。
　緩衝部材８１は、半導体素子１０Ａのソース電極１１１と、リード部材５１の第１接合部５１１との間に介在する。図２８Ａおよび図２８Ｂに示すように、半導体装置Ａ９の製造工程の加圧加熱工程においては、１度に複数の半導体装置Ａ９の加圧加熱処理が行われる。
　図２８Ａは、２個のリードフレーム９２と、各リードフレームにそれぞれ搭載される半導体素子１０Ａと、各半導体素子１０Ａにそれぞれ導通接続されるリード部材５１と、半導体素子１０Ａとリード部材５１との間にそれぞれ配置された緩衝部材８１とを示している。リードフレーム９２の底面からリード部材５１の上面までの高さは、左側が右側より高くなっている。図２８Ｂは、加圧部材９０が各リード部材５１を押さえて加圧をした状態を示している。左側の半導体素子１０Ａの上に配置された緩衝部材８１は、加圧によって変形して、押しつぶされた形状になっている。これにより、当該緩衝部材８１の厚さは薄くなって、リードフレーム９２の底面からリード部材５１の上面までの高さは、右側と左側とが同程度になっている。これにより、左側の半導体素子１０Ａにかけられる荷重と、右側の半導体素子１０Ａにかけられる荷重とが同程度になって、２個の半導体素子１０Ａには均等に荷重がかかる。
　同時に製造される複数の半導体装置Ａ９のいずれかの緩衝部材８１は、加圧加熱工程において、自ら変形することで、各半導体素子１０Ａへの荷重を均等にする。図２６および図２７に示す半導体装置Ａ９は、緩衝部材８１が加圧加熱工程で変形したものを示している。緩衝部材８１は、ｚ方向視において、加圧により押しつぶされて外形線が曲線状に膨らんだ部分を有する形状である。また、断面がｚ方向に直交する方向の両端が円弧状に外方に突出する形状になっている。図２６においては、第２部８１ｂにハッチングを付している。図２７においては、第１部８１ａと第２部８１ｂとの境界を破線で示している。なお、半導体装置Ａ９には、緩衝部材８１が変形せず、直方体形状のままのものもある。
　本実施形態によると、リード部材５１の第１接合部５１１と半導体素子１０Ａのソース電極１１１との間には、緩衝部材８１が介在している。したがって、複数の半導体装置Ａ９を１度に製造する加圧加熱工程において、一部の半導体素子１０Ａに偏った荷重がかかることを抑制できる。また、半導体装置Ａ９は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。なお、本実施形態においては、半導体装置Ａ９が半導体素子１０Ａを備える場合について説明したが、これに限られない。半導体装置Ａ９は、半導体素子１０Ａに代えて、ダイオードまたはＩＣなどの他の半導体素子を備えてもよい。
　本開示にかかる半導体装置は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　厚さ方向において互いに反対側を向く第１素子主面および第１素子裏面と、前記第１素子主面に配置された第１電極と、を有する第１半導体素子と、
　前記第１電極に導通する第１接続部材と、
　前記厚さ方向視において前記第１電極に重なり、ビッカース硬さが前記第１接続部材のビッカース硬さより小さく、かつ導電性を有する第１部材と、
を備えている、半導体装置。
　付記２．
　前記第１部材は、前記厚さ方向視において、外形線が曲線状に膨らんだ部分を有する、付記１に記載の半導体装置。
　付記３．
　前記第１部材のビッカース硬さは、Ｃｕのビッカース硬さより小さい、付記１または２に記載の半導体装置。
　付記４．
　前記第１部材のビッカース硬さは、５０ＨＶ以下１ＨＶ以上である、付記３に記載の半導体装置。
　付記５．
　前記第１部材は、Ａｌからなる、付記４に記載の半導体装置。
　付記６．
　前記第１部材は、前記第１電極と前記第１接続部材との間に介在する、付記１ないし５のいずれかに記載の半導体装置。
　付記７．
　前記第１部材と前記第１電極との間に介在する導電性接合層をさらに備えている、付記６に記載の半導体装置。
　付記８．
　前記導電性接合層は、焼結金属からなる、付記７に記載の半導体装置。
　付記９．
　前記焼結金属は、焼結銀である、付記８に記載の半導体装置。
　付記１０．
　前記第１部材と前記第１電極との間に介在し、かつ、前記第１部材に接するめっき層をさらに備えている、付記６ないし９のいずれかに記載の半導体装置。
　付記１１．
　前記第１部材は、前記厚さ方向視において前記第１接続部材に重なる第１部と、前記第１部につながり、かつ、前記厚さ方向視において前記第１接続部材から突出した第２部と、を備えている、付記６ないし１０のいずれかに記載の半導体装置。
　付記１２．
　前記厚さ方向において互いに反対側を向く第２素子主面および第２素子裏面と、前記第２素子主面に配置された第２電極と、を有する第２半導体素子と、
　前記厚さ方向視において前記第２電極に重なり、ビッカース硬さが前記第１接続部材より小さく、かつ導電性を有する第２部材と、
をさらに備えている、付記６ないし１１のいずれかに記載の半導体装置。
　付記１３．
　前記第２部材を介して前記第２電極に導通する第２接続部材をさらに備えている、付記１２に記載の半導体装置。
　付記１４．
　前記第１接続部材は、前記第２部材を介して前記第２電極に導通する、付記１２に記載の半導体装置。
　付記１５．
　前記第１部材の前記厚さ方向の寸法は、前記第１半導体素子の前記厚さ方向の寸法の１０％以上３０％以下である、付記１ないし１４のいずれかに記載の半導体装置。
　付記１６．
　厚さ方向において互いに反対側を向く第１素子主面および第１素子裏面と、前記第１素子主面に配置された第１電極と、を有する第１半導体素子と、
　前記厚さ方向視において前記第１電極に重なり、かつ、前記第１電極に導通する第１接続部材と、
を備え、
前記第１接続部材は、ビッカース硬さがＣｕのビッカース硬さより小さく、かつ、導電性を有する、半導体装置。
　付記１７．
　前記第１半導体素子が搭載される導電体と、
　前記第１半導体素子と前記導電体との間に介在する第２の導電性接合層と、
をさらに備え、
　前記第２の導電性接合層は、焼結銀からなる、付記１ないし１６のいずれかに記載の半導体装置。
　付記１８．
　前記第１接続部材に接合されるワイヤをさらに備えている、付記１ないし１７のいずれかに記載の半導体装置。
　付記１９．
　前記第１半導体素子は、パワーＭＯＳＦＥＴである、付記１ないし１８のいずれかに記載の半導体装置。
Ａ１～Ａ９：半導体装置　　　１０，１０Ａ，１０Ｂ：半導体素子
１０１：素子主面　　　１０２：素子裏面
１１１：ソース電極　　　１１２：ゲート電極
１１３：ドレイン電極　　　１１５：めっき層
１３：絶縁膜　　　２０：支持基板
２１：絶縁基板　　　２１１：主面
２１２：裏面　　　２２，２２Ａ，２２Ｂ：導電部材
２２１Ａ，２２１Ｂ：主面　　　２２２：めっき層
２３Ａ，２３Ｂ：絶縁層　　　２４Ａ，２４Ｂ：ゲート層
２５Ａ，２５Ｂ：検出層　　　２９：土台部
３：導電性接合層　　　３０１，３０２：焼結用金属材料
３１，３１Ａ，３１Ｂ：素子接合層
３２１，３２２：リード接合層
３３：端子接合層　　　４０：端子
４１：入力端子　　　４１１：パッド部
４１１ａ：櫛歯部　　　４１２：端子部
４２：入力端子　　　４２１：パッド部
４２１ａ：連結部　　　４２１ｂ：延出部
４２１ｃ：突出部　　　４２１ｄ：めっき層
４２２：端子部　　　４３：出力端子
４３１：パッド部　　　４３１ａ：櫛歯部
４３２：端子部　　　４４Ａ，４４Ｂ：ゲート端子
４４１：パッド部　　　４４２：端子部
４５Ａ，４５Ｂ：検出端子　　　４５１：パッド部
４５２：端子部　　　４６：ダミー端子
４６１：パッド部　　　４６２：端子部
４７Ａ，４７Ｂ：側方端子　　　４９：絶縁部材
４９１：介在部　　　４９２：延出部
５１：リード部材　　　５１１：第１接合部
５１２：第２接合部　　　５１３：連絡部
５１５：めっき層　　　５５：板部材
６：ワイヤ　　　６１：ゲートワイヤ
６２：検出ワイヤ　　　６３：第１接続ワイヤ
６４：第２接続ワイヤ　　　６５：ソースワイヤ
７：封止樹脂　　　７１：樹脂主面
７２：樹脂裏面　　　７３１～７３４：樹脂側面
７５：凹部　　　８，８１，８２：緩衝部材
８０１：主面　　　８０２：裏面
８１ａ，８２ａ：第１部　　　８１ｂ，８２ｂ：第２部
８５：めっき層　　　９０：加圧部材
９２：リードフレーム　　　９２１：ダイパッド部
９２２：端子部

Claims (19)

  1. 　厚さ方向において互いに反対側を向く第１素子主面および第１素子裏面と、前記第１素子主面に配置された第１電極と、を有する第１半導体素子と、
    　前記第１電極に導通する第１接続部材と、
    　前記厚さ方向視において前記第１電極に重なり、ビッカース硬さが前記第１接続部材のビッカース硬さより小さく、かつ導電性を有する第１部材と、
    を備えている、半導体装置。
  2. 　前記第１部材は、前記厚さ方向視において、外形線が曲線状に膨らんだ部分を有する、請求項１に記載の半導体装置。
  3. 　前記第１部材のビッカース硬さは、Ｃｕのビッカース硬さより小さい、請求項１または２に記載の半導体装置。
  4. 　前記第１部材のビッカース硬さは、５０ＨＶ以下１ＨＶ以上である、請求項３に記載の半導体装置。
  5. 　前記第１部材は、Ａｌからなる、請求項４に記載の半導体装置。
  6. 　前記第１部材は、前記第１電極と前記第１接続部材との間に介在する、請求項１ないし５のいずれかに記載の半導体装置。
  7. 　前記第１部材と前記第１電極との間に介在する導電性接合層をさらに備えている、請求項６に記載の半導体装置。
  8. 　前記導電性接合層は、焼結金属からなる、請求項７に記載の半導体装置。
  9. 　前記焼結金属は、焼結銀である、請求項８に記載の半導体装置。
  10. 　前記第１部材と前記第１電極との間に介在し、かつ、前記第１部材に接するめっき層をさらに備えている、請求項６ないし９のいずれかに記載の半導体装置。
  11. 　前記第１部材は、前記厚さ方向視において前記第１接続部材に重なる第１部と、前記第１部につながり、かつ、前記厚さ方向視において前記第１接続部材から突出した第２部と、を備えている、請求項６ないし１０のいずれかに記載の半導体装置。
  12. 　前記厚さ方向において互いに反対側を向く第２素子主面および第２素子裏面と、前記第２素子主面に配置された第２電極と、を有する第２半導体素子と、
    　前記厚さ方向視において前記第２電極に重なり、ビッカース硬さが前記第１接続部材より小さく、かつ導電性を有する第２部材と、
    をさらに備えている、請求項６ないし１１のいずれかに記載の半導体装置。
  13. 　前記第２部材を介して前記第２電極に導通する第２接続部材をさらに備えている、請求項１２に記載の半導体装置。
  14. 　前記第１接続部材は、前記第２部材を介して前記第２電極に導通する、請求項１２に記載の半導体装置。
  15. 　前記第１部材の前記厚さ方向の寸法は、前記第１半導体素子の前記厚さ方向の寸法の１０％以上３０％以下である、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 　厚さ方向において互いに反対側を向く第１素子主面および第１素子裏面と、前記第１素子主面に配置された第１電極と、を有する第１半導体素子と、
    　前記厚さ方向視において前記第１電極に重なり、かつ、前記第１電極に導通する第１接続部材と、
    を備え、
    前記第１接続部材は、ビッカース硬さがＣｕのビッカース硬さより小さく、かつ、導電性を有する、半導体装置。
  17. 　前記第１半導体素子が搭載される導電体と、
    　前記第１半導体素子と前記導電体との間に介在する第２の導電性接合層と、
    をさらに備え、
    　前記第２の導電性接合層は、焼結銀からなる、請求項１ないし１６のいずれかに記載の半導体装置。
  18. 　前記第１接続部材に接合されるワイヤをさらに備えている、請求項１ないし１７のいずれかに記載の半導体装置。
  19. 　前記第１半導体素子は、パワーＭＯＳＦＥＴである、請求項１ないし１８のいずれかに記載の半導体装置。
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