JP7238277B2 - 半導体装置、リードフレーム及び半導体装置の製造方法 - Google Patents

半導体装置、リードフレーム及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、この半導体の実装に用いるリードフレーム及びこのリードフレームを用いた半導体装置の製造方法に関する。
半導体素子等を含むパワーモジュールの電気配線にリードフレームを用いることが知られている。リードフレームは、溶融接合材やワイヤボンディングにより、回路基板、半導体素子等を搭載し、外部回路と半導体素子等を接続する。回路基板は、リードフレームや半導体素子を搭載する面の反対側の面を除いてエポキシ等の樹脂により封止される。
特許文献１は、リードフレームと配線基板を接合する溶融接合材の、温度変化時のクラックの発生を抑制する技術を開示している。特許文献１は、リードフレームの端子部の応力が集中しやすい周縁部を中央領域よりも薄く形成することにより、溶融接合材としてのハンダ層の厚さを確保する。このように、リードフレームと回路基板との間の溶融接合材は、熱応力に対して耐性を有するために所定の厚さを必要とする。
一方、コストダウンのために回路基板が小型化及び軽量化された結果、溶融接合材ペースト（ハンダペースト）のリフロープロセス時に、溶融接合材がリードフレームの側面に濡れ上がる。このとき、表面張力によって回路基板が接合対象側に引き上げられてしまう場合がある。このため、溶融接合材の厚さが確保できなかったり、基板が傾いたりする可能性がある。樹脂のトランスファ成形時に回路基板が傾いていると、ばり（フラッシュ）が発生する恐れがある。
国際公開第２０１６／０８４４８３号
本発明は、上記問題点を鑑み、簡単にハンダ等の溶融接合材の厚さを確保し、基板の傾きを抑制して歩留まりを向上することができる半導体装置、リードフレーム及び半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の態様は、(a)回路パターン層を有する回路基板と、(b)回路パターン層上に搭載された半導体素子と、(c)回路パターン層の上面の一部に配置された溶融接合材と、(d)溶融接合材を介して回路パターン層に電気的に接続する接合部、及び回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群と、を備える半導体装置であることを要旨とする。
本発明の第２の態様は、(a)回路パターン層を有する回路基板に接合されるリードフレームであって、 (b)溶融接合材を介して回路パターン層に電気的に接続される接合部、及び回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群と、(c)接続端子群を支持するフレーム部とを備えるリードフレームであることを要旨とする。第２の態様に係るリードフレームは、接続端子群は、押圧部が回路基板の上面に接触した状態において、接合部と回路パターン層との間に隙間が存在するように、複数のリードの形状が調整されている。
本発明の第３の態様は、(a)回路パターン層を有する回路基板を用意する工程と、(b)半導体素子を、回路基板上に搭載する工程と、(c)回路パターン層の上面に、溶融接合材を塗布する工程と、(d) 溶融接合材を介して回路パターン層に電気的に接続される接合部、及び回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群を有するリードフレームを、回路基板の上方に配置する工程と、(e) 押圧部によって、回路基板を押圧し、接合部と回路パターン層との間に隙間が存在するようにリードフレームを配置する工程と、(f)溶融接合材を溶融する工程とを含む半導体装置の製造方法であることを要旨とする。
本発明によれば、簡単に溶融接合材の厚さを確保し、基板の傾きを抑制して歩留まりを向上することができる半導体装置、リードフレーム及び半導体装置の製造方法を提供できる。
本発明の第１実施形態に係る半導体装置の基本的な構造を説明する平面図である。 図１のII－II方向からみた第１接合リードの断面図である。 本発明の実施形態に係る半導体装置の接合リード及び接触リードを説明する斜視図である。 図３のIV－IV方向からみた断面図である。 第１実施形態に係る半導体装置の製造方法を説明する平面図である。 図５のVI－VI方向から見た断面図である。 第１実施形態に係る半導体装置の製造方法を説明する図５及び図６から引き続く平面図である。 図７のVIII－VIII方向から見た断面図である。 第１実施形態に係る半導体装置の製造方法を説明する図７及び図８から引き続く断面図である。 第１実施形態に係る半導体装置の製造方法に用いるリードフレームを説明する平面図である。 本発明の第２実施形態に係る半導体装置の基本的な構造を説明する平面図である。 図１１のXII－XII方向からみた断面図である。 本発明の第３実施形態に係る半導体装置の基本的な構造を説明する平面図である。 図１３のXIV－XIV方向からみた断面図である。 本発明の第４実施形態に係る半導体装置の基本的な構造を説明する平面図である。 図１５のXVI－XVI方向からみた断面図である。 本発明の第５実施形態に係る半導体装置の基本的な構造を説明する平面図である。 図１７のXVIII－XVIII方向からみた断面図である。 図１８の接合部及び接触部近傍を拡大して説明する断面図である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
（第１実施形態）
図１及び図２に示すように、本発明の第１実施形態に係る半導体装置１００は、回路基板１０、複数の第１半導体素子１５ａ～第６半導体素子１５ｆ及び接続端子群（４０１，４０２）を備える。半導体装置１００は封止樹脂６を備えてもよい。回路基板１０は、その上面に複数の第１半導体素子１５ａ～第６半導体素子１５ｆを搭載する。第１半導体素子１５ａ～第６半導体素子１５ｆは、内部の活性領域がｐｎ接合を構成することによって主電流の流れが制御される素子である。接続端子群（４０１，４０２）は、回路基板１０、第１半導体素子１５ａ～第６半導体素子１５ｆ等に接続される複数の接続端子（リード）から構成される。封止樹脂６は、回路基板１０の上面、第１半導体素子１５ａ～第６半導体素子１５ｆ、接続端子群（４０１，４０２）の各一部等を封止する。半導体装置１００は、例えば電力用の第１半導体素子１５ａ～第６半導体素子１５ｆを用いて、入力された電力を所定の電力に変換する電力用半導体装置（パワーデバイス）等として用いることができる。
回路基板１０は、絶縁板１１と、絶縁板１１の上面に配置された回路パターン層群（１２ａ，１２ｂ，１２ｃ，１２ｄ）と、絶縁板１１の下面に配置された金属板１３とを備える。絶縁板１１の材料としては、例えば、エポキシ樹脂や液晶ポリマー等の樹脂、酸化アルミニウム（Ａｌ２Ｏ３）、ベリリア（ＢｅＯ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）や窒化シリコン（Ｓｉ３Ｎ４）等のセラミックス、繊維強化プラスチック等の複合材料等の種々の絶縁材料が採用可能である。回路パターン層群（１２ａ～１２ｄ）及び金属板１３の材料も特に限定されず、アルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）、Ｃｕ合金等、電気抵抗率の低い種々の金属を採用可能である。特に、絶縁板１１がセラミックス基板である場合、回路基板１０としては、直接銅接合（ＤＣＢ）基板、活性金属ろう付け（ＡＭＢ）基板等を採用可能である。
回路パターン層群（１２ａ～１２ｄ）は、第１回路パターン層１２ａ、第２回路パターン層１２ｂ、第３回路パターン層１２ｃ及び第４回路パターン層１２dを有する。第１回路パターン層１２ａは、その上面に３つの第１半導体素子１５ａ、第２半導体素子１５ｂ及び第３半導体素子１５ｃを搭載する。第２回路パターン層１２ｂは、その上面に第４半導体素子１５dを搭載する。第３回路パターン層１２ｃは、その上面に第５半導体素子１５ｅを搭載する。第４回路パターン層１２ｄは、その上面に第６半導体素子１５ｆを搭載する。第１半導体素子１５ａ～第６半導体素子１５ｆは、回路基板１０上において回路基板１０の長手方向（Ｙ方向）に平行に一列に並んで配置される。図１等において、便宜的に右手系ＸＹＺ座標が示される。また本明細書において、「平面視において」とは、半導体装置１００の上面をＺ軸の正方向から視た場合を意味する。
図２に示すように、回路基板１０は、冷却用の金属板１３の下面を除いて封止樹脂６に封止される。封止樹脂６は、例えば直方体状である。金属板１３の下面は、例えばヒートシンク等の冷却器に直接又は間接的に接する。回路基板１０は、それぞれ活性領域に主電流が流れて第１半導体素子１５ａ～第６半導体素子１５ｆが発する熱を、金属板１３の下面に接合された冷却器に伝達する。これにより、半導体装置１００は、回路基板１０を介して、第１半導体素子１５ａ～第６半導体素子１５ｆが発する熱を外部に放出することができる。回路パターン層群（１２ａ～１２ｄ）は、第１半導体素子１５ａ～第６半導体素子１５ｆ及び接続端子群（４０１，４０２）に含まれるリード端子との接合に必要な面積を有すればよい。回路基板１０は、回路パターン層群（１２ａ～１２ｄ）の絶縁距離等の設計上の制約に応じて可能な限り小型化及び軽量化されることにより製造コストを低減することができる。
第１半導体素子１５ａ～第６半導体素子１５ｆは、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体基板にスイッチング素子が形成された半導体チップである。第１半導体素子１５ａ～第６半導体素子１５ｆは、バイポーラ接合トランジスタ（ＢＪＴ）、電界効果トランジスタ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）等を含む。第１半導体素子１５ａ～第６半導体素子１５ｆは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ゲートターンオフ（ＧＴＯ）サイリスタや静電誘導（ＳＩ）サイリスタ等が含まれてもよい。更に、第１半導体素子１５ａ～第６半導体素子１５ｆは、これらの半導体スイッチング素子の他にショットキーバリアダイオード等のダイオードを含み得る。第１半導体素子１５ａ～第６半導体素子１５ｆは、その他、ＩＧＢＴとフリーホイールダイオードを一つのチップに設けた逆阻止ＩＧＢＴ（ＲＢ－ＩＧＢＴ）や逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）を含んでよい。
第１半導体素子１５ａ～第６半導体素子１５ｆとしては、例えば、上面に第１主電極が配置され、下面に第２主電極が配置される縦型構造の半導体素子が例示できる。第１半導体素子１５ａ～第６半導体素子１５ｆがＩＧＢＴやＢＪＴである場合において、第１主電極はエミッタ電極又はコレクタ電極のいずれか一方の電極を意味し、第２主電極は他方の電極を意味する。ＩＧＢＴの場合、制御電極はゲート電極を意味し、ＢＪＴの場合、制御電極はベース電極を意味する。ＦＥＴやＳＩＴ等において、第１主電極はソース電極又はドレイン電極のいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はゲート電極を意味する。ＧＴＯサイリスタ等のサイリスタにおいて、第１主電極はアノード電極又はカソード電極のいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はゲート電極を意味する。
図１及び図２に示すように、第１半導体素子１５ａは、溶融接合部２１ａを介して第１回路パターン層１２ａの上面に接合される。同様に、第２半導体素子１５ｂ及び第３半導体素子１５ｃは、溶融接合部２１ｂ，２１ｃをそれぞれ介して第１回路パターン層１２ａの上面に接合される。第４半導体素子１５ｄは、溶融接合部２１ｄを介して第２回路パターン層１２ｂの上面に接合される。第５半導体素子１５ｅは、溶融接合部２１ｅを介して第３回路パターン層１２ｃの上面に接合される。第６半導体素子１５ｆは、溶融接合部２１ｆを介して第４回路パターン層１２ｄの上面に接合される。溶融接合部２１ａ～２１ｆとしては、例えばスズ（Ｓｎ）－アンチモン（Ｓｂ）系、Ｓｎ－Ｃｕ系の共晶ハンダ等を採用可能である。或いは、溶融接合部２１ａ～２１ｆとしてナノ銀ペースト等の接合材を代用してもよい。
図１に示すように、接続端子群（４０１，４０２）は、大電流を流せる電力用端子群４０１及び制御信号用の信号用端子群４０２に類別される。接続端子群（４０１，４０２）は、Ｃｕ，Ｃｕ合金、Ａｌ、Ａｌ合金等からなるリードフレームである。電力用端子群４０１は、接合リード群（３ａ，３ｂ，３ｃ，３ｄ）、負極リード群（４１ａ，４１ｂ，４１ｃ）及び接触リード群（５１ａ，５１ｄ）を含む。
接合リード群（３ａ～３ｄ）は、第１接合（正極）リード３ａ、第２接合リード３ｂ、第３接合リード３ｃ及び第４接合リード３ｄを含む。第１実施形態に係る半導体装置においては、第１接合リード３ａ、第２接合リード３ｂ、第３接合リード３ｃ及び第４接合リード３ｄは、第１半導体素子１５ａ～第６半導体素子１５ｆの配列方向に平行に並んで配置される。即ち、第１接合リード３ａ、第２接合リード３ｂ、第３接合リード３ｃ及び第４接合リード３ｄは、矩形をなす回路基板１０の長手方向（長辺方向）に一列に並んで配置される。負極リード群（４１ａ，４１ｂ，４１ｃ）は、第１ワイヤリード４１ａ、第２ワイヤリード４１ｂ及び第３ワイヤリード４１ｃを含む。負極リード群（４１ａ，４１ｂ，４１ｃ）は、接合リード群（３ａ～３ｄ）と共に一列に並んで配置される。接触リード群（５１ａ，５１ｄ）は、第１押圧部５１ａ及び第２押圧部５１ｄを含む。
信号用端子群４０２は、複数の信号用リード４２ａ，４２ｂ，４２ｃ，……を含む（以下において、複数の信号用リード４２ａ，４２ｂ，４２ｃ，……を総称して「信号用リード４２」と呼ぶ。）。複数の信号用リード４２はそれぞれ、ダイパッド４３に選択的に連結される。ダイパッド４３には、図示を省略した制御回路（ＩＣ）がその上面にダイボンディングにより搭載される。ダイパッド４３に搭載されるＩＣの半導体チップには、第１半導体素子１５ａ～第６半導体素子１５ｆの駆動制御や保護を行う制御回路が集積化される。また、信号用リード４２は、図示を省略した制御ワイヤを介して、他の制御回路や第１半導体素子１５ａ～第６半導体素子１５ｆの制御電極等に接続され得る。即ち、信号用リード４２、制御回路、第１半導体素子１５ａ～第６半導体素子１５ｆの制御電極等が、複数本の制御ワイヤによって、適宜、互いにワイヤボンディングされる。
図２は第１接合リード３ａに着目した断面図であるが、図１、図２に示すように、第１接合リード３ａは、溶融接合部２２ａを介して第１回路パターン層１２ａに接続される接合部３１ａを有する。断面図の図示を省略しているが、同様に、第２接合リード３ｂは、溶融接合部２２ｂを介して第２回路パターン層１２ｂに接続される接合部３１ｂを有する。第３接合リード３ｃは、溶融接合部２２ｃを介して第３回路パターン層１２ｃに接続される接合部３１ｃを有する。第４接合リード３ｄは、溶融接合部２２ｄを介して第４回路パターン層１２ｄに接続される接合部３１ｄを有する。溶融接合部２２ａ、２２ｂ、２２ｃ、２２ｄは、リフロー工程において加熱され溶融した接合材が固化した部材である。
図３に詳細な構造を示すように第１接合リード３ａは、例えば、降下部３２、連結部３３、第１延伸部３４、幅広部３５及び第２延伸部３６を更に有する。図３に示す構造によって、第１接合リード３ａの接合部３１ａは、降下部３２、連結部３３、第１延伸部３４、幅広部３５の順に、第２延伸部３６まで連続する。第１接合リード３ａにおいて、降下部３２が延伸する方向と、連結部３３の長手方向は互いに直交している。Ｚ軸の正方向から視た平面視において、第１延伸部３４は連結部３３の長手方向（Ｙ軸方向）に対してＸ軸に向かって傾斜しているが、幅広部３５の長手方向は連結部３３の長手方向と平行である。図４に断面の一部を示すように、第１接合リード３ａは、降下部３２を除いて回路基板１０に平行に配置される。第２延伸部３６の先端部は、封止樹脂６から露出されるアウターリード３７を構成する。第２延伸部３６がアウターリード３７に連続する方向は、連結部３３の長手方向と直交している。図３に示した第１押圧部５１ａは、連結部３３において第１接合リード３ａに直交方向に連結される。即ち、第１押圧部５１ａは、連結部３３において第１接合リード３ａからＬ字型に分岐し、接合部３１ａ、降下部３２と共に二股に分岐している。接合部３１ａおよび降下部３２は、例えばＵ字型に配置されてよい。
図４に示すように、接合部３１ａは、第１回路パターン層１２ａの上面に平行に対向し、溶融接合部２２ａを介して第１回路パターン層１２ａの上面に電気的に接続する対向面３１０（下面）を有する。図４の断面図において、第１押圧部５１ａの裏側に隠れている降下部３２は、水平方向に延在する連結部３３から右下方向に傾斜して水平方向に延在する接合部３１ａを支持する。即ち、図４に示す方向から見た場合、連結部３３、降下部３２及び接合部３１ａはＺ字型をなし、連結部３３と接合部３１ａは段違い構造になっている。連結部３３と接合部３１ａが互いに異なる水平レベルを有することにより、接合部３１ａは第１回路パターン層１２ａの上面に平行に対峙する。図４では、降下部３２は、連結部３３から遠ざかるに連れて下方に向かうように接合部３１ａまで傾斜しているが、降下部３２は、接合部３１ａ及び連結部３３に対して９０°に設けられてもよい。
図３の平面パターンでは、接合部３１ａと降下部３２の連続体は第１押圧部５１ａとＵ字形状をなしているが、図４では、降下部３２が第１押圧部５１ａに隠れるように、平行に延伸している。即ち、連結部３３は、接合部３１ａと降下部３２の連続体と第１押圧部５１ａを、例えば互いに平行に延伸するように支持している。第１押圧部５１ａは、回路基板１０の上面に定義された接触領域に機械的に直接接触する接触部５１０を先端側に有する。図４において、接触部５１０は、第１押圧部５１ａの下面の端部（頂部）において点接触する点として示されるが、実際には紙面に垂直方向に延びる線状に設けられる。即ち、第１実施形態において回路基板１０の接触領域は、第１回路パターン層１２ａの上面の、接触部５１０に接触する線状の領域として定義される。
図４に示した溶融接合部２２ａの厚さＴは、第１回路パターン層１２ａの上面と対向面３１０との間の距離に相当する。第１接合リード３ａは、接触部５１０が回路基板１０に接触したとき、第１回路パターン層１２ａの上面と接合部３１ａの対向面３１０の間の距離が予め決定された厚さＴに一致するように設計される。即ち第１実施形態では、接合部３１ａの対向面３１０に一致する平面を基準とする接触部５１０までの距離がＴとなるように第１接合リード３ａが設計される。厚さＴは、例えば１０～１００μｍである。第１接合リード３ａ及び第１押圧部５１ａは、例えばプレス機等により第１接合部３１ａ、降下部３２及び連結部３３、並びに接触部５１０を有するように曲げ加工される。
図３に示した接合部３１ａ、降下部３２及び第２延伸部３６は、図１に示した上方から見た平面パターンにおいて、第１半導体素子１５ａ～第６半導体素子１５ｆの配列方向に直交する方向に向かって延伸する。第１延伸部３４は、上方から見た平面パターンにおいて第１半導体素子１５ａ～第６半導体素子１５ｆの配列方向とは異なる方向に延伸する。具体的には、図３に示した第１延伸部３４は、回路基板１０から離れるほど図１の平面パターンに隣接して示した第２接合リード３ｂ側に近づくように延伸する。図３に示すように、第２延伸部３６は、接合部３１ａと降下部３２が連続して延伸する方向に平行に、回路基板１０から離れる方向に延伸する。幅広部３５は、第１延伸部３４及び第２延伸部３６より広い幅を有するようにパッド状に設けられる。接合部３１ａ及び降下部３２並びに第１押圧部５１ａは、第１延伸部３４、幅広部３５及び第２延伸部３６の延伸方向に沿って測った長さに比べて十分短い。
第２接合リード３ｂ、第３接合リード３ｃ及び第４接合リード３ｄのそれぞれは、設計上の要請による寸法の差異等を除いて、第１接合リード３ａと基本的に同様の構成を有する。即ち、図示を省略しているが、例えば第２接合リード３ｂは、第１接合リード３ａと同様に、降下部、連結部、第１延伸部、幅広部及び第２延伸部を更に有する。但し、第２接合リード３ｂ及び第３接合リード３ｃは、第１押圧部５１ａのような接触リードの構造を有しない。このため、第２接合リード３ｂ及び第３接合リード３ｃの連結部は、接触リードとの連結に必要な面積を必要としない。
そして、第４接合リード３ｄは、図１に示すように、第１接合リード３ａと同様に第２押圧部５１ｄを有したＵ字形状の分岐構造を有し、連結部において第２押圧部５１ｄに連結される。第２押圧部５１ｄは、図４に示した第１押圧部５１ａと同様に、第４接合リード３ｄの連結部から遠ざかるに連れて下方に向かうように延伸する。第２接合リード３ｂ、第３接合リード３ｃ及び第４接合リード３ｄに関して説明しない構成は、第１接合リード３ａと実質的に同様である。
第１接合リード３ａは、図２に示したように第１回路パターン層１２ａ及び溶融接合部２１ａ，２２ａを介して第１半導体素子１５ａの下面側の第２主電極に電気的に接続される。同様に、第１接合リード３ａは、第１半導体素子１５ａに隣接した第２半導体素子１５ｂ及び第３半導体素子１２ｃのそれぞれの下面側の第２主電極に電気的に接続される。第２接合リード３ｂの幅広部は、ワイヤボンディングにより第１電力用ワイヤ２５ａの一端に接合される。第１電力用ワイヤ２５ａの他端は、第１半導体素子１５ａの上面側の第１主電極に電気的に接合される。同様に、第３接合リード３ｃの幅広部は、第２電力用ワイヤ２５ｂを介して第２半導体素子１５ｂの第１主電極に電気的に接続される。第４接合リード３ｄの幅広部は、第３電力用ワイヤ２５ｃを介して第３半導体素子１５ｃの上面側の第１主電極に電気的に接続される。
第２接合リード３ｂは、第２回路パターン層１２ｂ及び溶融接合部２２ｂ，２１ｄを介して第４半導体素子１５ｄの第２主電極に電気的に接続される。第１ワイヤリード４１ａは、ワイヤボンディングにより第４電力用ワイヤ２５ｄの一端に接合される幅広部を有する。第４電力用ワイヤ２５ｄの他端は第４半導体素子１５ｄの上面に接合される。これにより第１ワイヤリード４１ａは、第４電力用ワイヤ２５ｄを介して第４半導体素子１５ｄの第１主電極に電気的に接続される。
同様に、第３接合リード３ｃは、第３回路パターン層１２ｃ及び溶融接合部２２ｃ，２１ｅを介して第５半導体素子１５ｅの第２主電極に電気的に接続される。第２ワイヤリード４１ｂは、第５電力用ワイヤ２５ｅを介して第５半導体素子１５ｅの第１主電極に電気的に接続される。第４接合リード３ｄは、第４回路パターン層１２ｄ及び溶融接合部２２ｄ，２１ｆを介して第６半導体素子１５ｆの第２主電極に電気的に接続される。第３ワイヤリード４１ｃは、第６電力用ワイヤ２５ｆを介して第６半導体素子１５ｆの第１主電極に電気的に接続される。
このような接続により、半導体装置１００において３相インバータ回路を構成できる。インバータ回路のＵ、ＶおよびＷの各相において半導体素子１５ａ、１５ｄ、半導体素子１５ｂ、１５ｅおよび半導体素子１５ｃ、１５ｆがそれぞれ直列に接続されており、それら直列接続体が並列に接続されている。半導体素子１５ａ、１５ｂ、１５ｃの第２主電極は、第１接合リード３ａを介して、外部電源の正極に接続される。半導体素子１５ａ、１５ｂ、１５ｃの第１主電極および半導体素子１５ｄ、１５ｅ，１５ｆの第２主電極は、それぞれ第２接合リード３ｂ、第３接合リード３ｃおよび第４接合リード３ｄを介して、外部負荷のＵ，ＶおよびＷ端子に接続される。半導体素子１５ｄ、１５ｅ，１５ｆの第１主電極は、それぞれ第１ワイヤリード４１ａ、第２ワイヤリード４１ｂおよび第３ワイヤリード４１ｃを介して、外部電源の負極に接続される。この例において、半導体素子１５ａ～１５ｆは、それぞれＩＧＢＴとフリーホイールダイオードを一つのチップに設けたＲＣ－ＩＧＢＴであってよい。ＩＧＢＴ等のスイッチング素子は、ダイパッド４３に搭載される制御用ＩＣにより駆動、保護されてよい。
図示を省略するが、図４に示した構造と同様に第２押圧部５１ｄは、第１押圧部５１ａと同様に、回路基板１０の上面に定義された接触領域に機械的に直接接触する接触部を先端側に有する。ここで回路基板１０の接触領域は、第４回路パターン層１２ｄの上面の、第２押圧部５１ｄの接触部に接触する線状の領域として定義される。
接合部３１ａ～３１ｄは、図１に示すように回路基板１０の長手方向に平行に一列に並んで配置される。第１押圧部５１ａ及び第２押圧部５１ｄは、接合部３１ａ～３１ｄと共に一列に並んで配置され、接合部３１ａ～３１ｄと共になす配列の両端に位置する。第１押圧部５１ａ及び第２押圧部５１ｄの各接触部と、接合部３１ａ～３１ｄは、鏡像対称性を有するように配置されるのが好ましい。この鏡像対称の鏡映面（対称面）は、回路基板１０の長手方向の中心を通り、回路基板１０の長手方向に直交する平面を選べばよい。
第１押圧部５１ａ及び第２押圧部５１ｄは、それぞれ第１回路パターン層１２ａ及び第４回路パターン層１２ｄに直接接触する。この状態で、各接合部３１ａ～３１ｄの下の溶融接合部２２ａ～２２ｄは、それぞれ予め決定された厚さＴを有する。
＜半導体装置の製造方法＞
次に、図５～図１０を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。
先ず、図５及び図６に示すように、Ａｌ等からなる矩形平板状の金属板１３の上面に、液晶ポリマー等の熱可塑性樹脂又はエポキシ樹脂等の熱硬化性樹脂からなる絶縁板１１を形成する。そして、絶縁板１１の上面に回路パターン層群（１２ａ～１２ｄ）をパターン形成する。例えば以上のような工程により回路基板１０が用意される。或いは、絶縁板１１の材料はセラミックスであってもよい。この場合、回路基板１０としてＤＣＢ基板又はＡＭＢ基板を採用してもよい。
次に、図７及び図８に示すように、ディスペンサ等により、回路パターン層群（１２ａ～１２ｄ）の上面に、ペースト状の溶融接合部２１ａ～２１ｆ，２２ａ～２２ｄ（溶融接合材ペースト）を塗布する。溶融接合部２１ａ～２１ｃは、第１回路パターン層１２ａの上面の、第１半導体素子１５ａ～第６半導体素子１５ｃ（図１参照）を搭載予定の各領域に選択的に塗布される。溶融接合部２１ｄは、第２回路パターン層１２ｂの上面の、第４半導体素子１５ｄを搭載予定の領域に選択的に塗布される。溶融接合部２１ｅは、第３回路パターン層１２ｃの上面の、第５半導体素子１５ｅを搭載予定の領域に選択的に塗布される。溶融接合部２１ｆは、第４回路パターン層１２ｄの上面の、第６半導体素子１５ｆを搭載予定の領域に選択的に塗布される。溶融接合部２１ａ～２１ｆは、回路パターン層群（１２ａ～１２ｄ）の各上面において回路基板１０の長手方向に一列に並ぶように塗布される。
溶融接合部２２ａは、第１回路パターン層１２ａの上面の、第１接合リード３ａの接合部３１ａ（図１参照）を接合予定の領域に選択的に塗布される。溶融接合部２２ｂは、第２回路パターン層１２ｂの上面の、第２接合リード３ｂの接合部３１ｂを接合予定の領域に選択的に塗布される。溶融接合部２２ｃは、第３回路パターン層１２ｃの上面の、第３接合リード３ｃの接合部３１ｃを接合予定の領域に選択的に塗布される。溶融接合部２２ｄは、第４回路パターン層１２ｄの上面の、第４接合リード３ｄの接合部３１ｄを接合予定の領域に選択的に塗布される。溶融接合部２２ａ～２２ｄは、回路パターン層群（１２ａ～１２ｄ）の各上面において溶融接合部２１ａ～２１ｆに平行に一列に並ぶように塗布される。
次に、図９に示すように、回路基板１０は、その下面が搬送治具７内の底部に接する状態で、水平に収容され、搬送治具７に対して固定される。また、第１半導体素子１５ａが、溶融接合部２１ａ上に載置される。図９において図示を省略しているが、他の第２半導体素子１５ｂ～第６半導体素子１５ｆも同様に、溶融接合部２１ｂ～２１ｆ上にそれぞれ載置される。そして、溶融接合部２２ａ上に第１接合リード３ａの接合部３１ａが配置されるように、リードフレーム４０が搬送治具７に載置される。図９において図示を省略しているが、このとき、他の接合部３１ｂ～３１ｄに関しても同様に、溶融接合部２２ｂ～２２ｄ上にそれぞれ配置される。リードフレーム４０は、回路基板１０に対して平行に載置される。
図１０に示すように、リードフレーム４０は、電力用端子群４０１及び信号用端子群４０２を有する。リードフレーム４０は更に、電力用端子群４０１を支持する第１タイバー４４と、信号用端子群４０２を支持する第２タイバー４５と、第１タイバー４４及び第２タイバー４５を支持するフレーム部４６とを有する。リードフレーム４０は、打抜きやエッチングによりリード等のパターンを形成し、リードの先端を選択的に曲げ加工されたテープ状の金属板からなる。曲げ加工により形成されたリードの先端は、接合部３１ａ～３１ｄ、第１押圧部５１ａ及び第２押圧部５１ｄを構成する。
図９に示すように、第１半導体素子１５ａ～第６半導体素子１５ｆを載置した回路基板１０とリードフレーム４０が搬送治具７に固定された状態で、搬送治具７が図示を省略したリフロー炉に搬送される。回路基板１０上に塗布された溶融接合部２１ａ～２１ｆ，２２ａ～２２ｄは、リフロー炉において加熱されることにより溶融する。
図９に示す状態で、溶融接合部２１ａ～２１ｆ，２２ａ～２２ｄが溶融するとき、リードフレーム４０の第１押圧部５１ａ及び第２押圧部５１ｄが、回路基板１０の上面に定義された接触領域に接する。第１押圧部５１ａと第２押圧部５１ｄが、回路基板１０の接触領域に接して押圧することにより、回路基板１０の下面の全面が搬送治具７の底部に密着した状態が実現できる。同時に、接合リード群（３ａ～３ｄ）の各接合部３１ａ～３１ｄは、回路パターン層群（１２ａ～１２ｄ）の上面と隙間（ギャップ）を有して平行に対向する。これらのギャップは、溶融接合部２２ａ～２２ｄの厚さＴに等しい（図４参照）。
第１押圧部５１ａと第２押圧部５１ｄによって押圧しないときは、溶融した溶融接合部２２ａ～２２ｄの表面張力により、回路基板１０はリードフレーム４０側に引き上げられてしまう可能性がある。これに対して、第１実施形態に係る半導体装置では、第１押圧部５１ａ及び第２押圧部５１ｄが、リフロープロセス時に回路基板１０を搬送治具７の底部に向かい押圧し、密着状態を維持できる。よって、リフロープロセス時に溶融接合部２２ａ～２２ｄが溶融しても、回路基板１０が第１押圧部５１ａ及び第２押圧部５１ｄに抑えられるため浮き上がることがない。
その後、第１半導体素子１５ａ～第６半導体素子１５ｆ及び電力用端子群４０１の間を、第１電力用ワイヤ２５ａ～第６電力用ワイヤ２５ｆ（図１参照）を用いて電気的に接続する。また、ダイパッド４３に制御回路を接合し、信号用リード４２と制御回路及び第１半導体素子１５ａ～第６半導体素子１５ｆの制御電極等の間を、制御ワイヤを用いて電気的に接続する。なお、制御ワイヤは第１電力用ワイヤ２５ａ～第６電力用ワイヤ２５ｆに比べて流れる電流が小さいため、第１電力用ワイヤ２５ａ～第６電力用ワイヤ２５ｆに比べて直径が小さい。例えば第１電力用ワイヤ２５ａの直径は、制御ワイヤの約１０倍である。
溶融接合部２１ａ～２１ｆ，２２ａ～２２ｄ等が凝固した後、互いに接合された回路基板１０及びリードフレーム４０を含む構造体を、トランスファ成形用の図示を省略した金型に収容する。金型は、図１、図２に示すように、封止樹脂６が例えば直方体状に形成され、回路基板１０の下面及び接続端子群（４０１，４０２）の各アウターリードが封止樹脂６から露出されるように設けられている。更に、金型は、キャビティ内に材料を注入するゲートが電力用端子群４０１側（図２における左側）に位置するように設けられている。これにより、細い制御ワイヤが樹脂材料の流入により過度に変位してしまうことを防止することができる。
次に、加熱されたエポキシ樹脂等の熱硬化性樹脂を、減圧された金型のキャビティ内に移送させる。回路基板１０は、その上面が第１押圧部５１ａ及び第２押圧部５１ｄに接し、且つその下面がキャビティ内の底面に接した状態でキャビティ内に収容される。よって、樹脂材料が回路基板１０の下に入り込むことがなく、封止樹脂６の下面にばり（フラッシュ）が発生することを抑制可能である。樹脂材料が冷却され、リードフレーム４０の不要な第１タイバー４４、第２タイバー４５及びフレーム部４６が除去されることにより、図１及び図２に示す第１実施形態に係る半導体装置１００が得られる。
第１実施形態に係る半導体装置１００によれば、第１押圧部５１ａ及び第２押圧部５１ｄを備えることにより、リフロープロセス時において回路基板１０が浮き上がることを抑制可能である。これにより、接合リード群（３ａ～３ｄ）と回路パターン層群（１２ａ～１２ｄ）との間の溶融接合部２２ａ～２２ｄの厚さＴを確保することができる。よって、第１実施形態に係る半導体装置１００は、熱応力に対する耐性を向上することができる。
また、第１実施形態に係る半導体装置１００によれば、第１押圧部５１ａ及び第２押圧部５１ｄを備えることにより、リフロープロセス時において回路基板１０が傾くことを抑制可能である。これにより、トランスファ成形時において回路基板１０の下に樹脂材料が入り込むことが抑制され、封止樹脂６にばり（フラッシュ）が発生することが抑制される。よって、第１実施形態に係る半導体装置１００及びこの製造方法は、歩留まりや良品率を向上させ、信頼性を高め製品寿命を長くすることができる。
また、第１実施形態に係る半導体装置１００によれば、第１接合リード３ａから分岐する第１押圧部５１ａが、第１接合リード３ａに接合される第１回路パターン層１２ａに接触する。第１押圧部５１ａは、第１接合リード３ａの接合対象と同電位に接続されるため、回路設計上の問題が生じない。
なお、引き上げられようとする回路基板１０を、第１押圧部５１ａ及び第２押圧部５１ｄの代わりに、例えばピン状の治具により、回路基板１０の４つの角部近傍を抑えることが考えられる。しかしながら、この場合、製造コストが増加すると共に、回路基板１０内に余計な応力が残存してしまう。これに対して、第１実施形態にかかる半導体装置によれば、従来のリードフレームと同様のコストで製造可能なリードフレーム４０により、簡単に回路基板１０の浮き上がりを抑制することができる。このため、第１実施形態に係る半導体装置は、製造コストを低減できると共に、回路基板１０を過度に押圧することがないため、回路基板１０の応力も低減される。
（第２実施形態）
図１１及び図１２に示すように、本発明の第２実施形態に係る半導体装置２００は、接触リード群（５１ａ，５１ｄ）の代わりに、１つの押圧部５１ｂを備える点で第１実施形態と異なる。第２実施形態において説明しない他の構成、作用及び効果は第１実施形態と同様である。なお、以下の平面図において、電力用端子群４０１Ａ及び第１半導体素子１５ａ～第６半導体素子１５ｆの間を適宜接続する複数の電力用ワイヤ２５（図１２等参照）の表示を省略する。
図１１に示すように、第２実施形態における電力用端子群４０１Ａは、それぞれ接触リードに連結されていない第１接合リード３Ａａ及び第４接合リード３Ａｄを有する。そして、押圧部５１ｂが第２接合リード３ｂの連結部に連結されている。押圧部５１ｂの接触部は、接合部３１ａ～３１ｄと共に、回路基板１０の長手方向に平行に一列に並んで配置される。押圧部５１ｂの接触部は、上方から見た平面パターンにおいて、配列方向における接合部３１ａ～３１ｄの中央、且つ、回路基板１０の長手方向における中央に位置する。押圧部５１ｂの接触部と、接合部３１ａ～３１ｄとは、回路基板１０の長手方向の中心を通り、回路基板１０の長手方向に直交する鏡映面（対称面）に関して鏡像対称性を有するように配置される。図１１及び１２に示すように、押圧部５１ｂは、第２接合リード３ｂが溶融接合部２２ｂを介して電気的に接続する第２回路パターン層１２ｂの上面に接触する。
以上のような構成によれば、溶融した溶融接合部２２ａ～２２ｄの表面張力により回路基板１０が浮き上がる方向の力を、押圧部５１ｂが抑えることができる。このため、接合リード群（３Ａａ～３Ａｄ）と回路パターン層群（１２ａ～１２ｄ）との間の溶融接合部２２ａ～２２ｄの厚さＴを確保することができる。また、リフロープロセス時において、溶融接合部２２ａ～２２ｄの表面張力により、回路基板１０が傾くことを簡単に抑制することができる。
（第３実施形態）
図１３及び図１４に示すように、本発明の第３実施形態に係る半導体装置３００は、接合リード群（３Ｂａ，３ｂ，３ｃ，３Ｂｄ）から分離された第１押圧部５１Ｂａ及び第２押圧部５１Ｂｄ備える点で第１実施形態と異なる。第３実施形態において説明しない他の構成、作用及び効果は第１実施形態と同様である。
図１３に示すように、第３実施形態における電力用端子群４０１Ｂは、それぞれ他と独立した第１接触リード５ａ及び第２接触リード５ｄを有する。図１４の断面図において、水平方向に延在する第１接触リード５ａは、先端部において右下方向に傾斜する第１押圧部５１Ｂａを有する。同様に、水平方向に延在する第２接触リード５ｄは、先端に向かう程下方に向かうように延伸する第２押圧部５１Ｂｄを先端部に有する。第１押圧部５１Ｂａ及び第２押圧部５１Ｂｄは、接合部３１ａ～３１ｄと共に、回路基板１０の長手方向に平行に一列に並んで配置される。第１押圧部５１Ｂａ及び第２押圧部５１Ｂｄは、上方から見た平面パターンにおいて、接合部３１ａ～３１ｄと共になす配列の両端に位置する。第１接触リード５ａ及び第２接触リード５ｄの各接触部は、接合部３１ａ～３１ｄと鏡像対称性を有するように配置されることが望ましい。この鏡像対称性は、回路基板１０の長手方向の中心を通り、回路基板１０の長手方向に直交する面を鏡映面（対称面）に選ぶことができる。
第３実施形態に係る半導体装置３００では、第１接触リード５ａ及び第２接触リード５ｄが他のリードと物理的に分離されている。このため、回路基板１０上の電位の互いに異なる箇所を短絡しなければ、第１接触リード５ａ及び第２接触リード５ｄは、他の回路パターン層群（１２ａ～１２ｄ）の上面に接触してもよい。或いは、第１接触リード５ａ及び第２接触リード５ｄは絶縁板１１の上面に接触するようにしてもよい。
第３実施形態に係る半導体装置３００によれば、第１押圧部５１Ｂａ及び第２押圧部５１Ｂｄを備えることにより、リフロープロセス時において回路基板１０が浮き上がって傾くことを抑制可能である。これにより、溶融接合部２２ａ～２２ｄの厚さＴを確保することができ、熱応力に対する耐性を向上することができる。また、トランスファ成形時において回路基板１０の下に樹脂材料が入り込むことが抑制され、封止樹脂６にばり（フラッシュ）が発生することが抑制される。よって、第３実施形態に係る半導体装置３００及びこの製造方法は、歩留まりや良品率を向上させ、信頼性を高め製品寿命を長くすることができる。
（第４実施形態）
図１５及び図１６に示すように、本発明の第４実施形態に係る半導体装置４００は、第１接触パターン層１７ａ及び第２接触パターン層１７ｄを備える点で第１実施形態と異なる。ここで、「第１接触パターン層１７ａ」は、第１押圧部５１ａが接触する接触領域であり、「第２接触パターン層１７ｄ」は、第２押圧部５１ｄが接触する接触領域である。第４実施形態において説明しない他の構成、作用及び効果は第１実施形態と同様である。
第１接触パターン層１７ａ及び第２接触パターン層１７ｄは、例えば、回路パターン層群（１２ａ～１２ｄ）と同様の材料から同様の厚さを有するように形成された金属パターン層を採用することができる。第１押圧部５１ａの接触部は、第１接触パターン層１７ａの上面に定義された接触領域に直接接触する。第１接触パターン層１７ａは、例えば上方から見た平面パターンにおいて第１押圧部５１ａの接触部より広い矩形状に形成される。第１接触パターン層１７ａは、第１回路パターン層１２ａと離間して絶縁板１１の上面に形成される。このため、第１回路パターン層１２ａは、第１接触パターン層１７ａを避けるように一部が切り欠かれたパターンを有する。
同様に、第２押圧部５１ｄの接触部は、第２接触パターン層１７ｄの上面に定義された接触領域に直接接触する。第２接触パターン層１７ｄは、例えば上方から見た平面パターンにおいて第２押圧部５１ｄの接触部より広い矩形状に形成される。第２接触パターン層１７ｄは、第４回路パターン層１２ｄと離間して絶縁板１１の上面に形成される。このため、第４回路パターン層１２ｄは、第２接触パターン層１７ｄを避けるように一部が切り欠かれたパターンを有する。
第４実施形態に係る半導体装置４００によれば、第１押圧部５１ａ及び第２押圧部５１ｄを備えることにより、リフロープロセス時において回路基板１０が浮き上がって傾くことを抑制可能である。これにより、溶融接合部２２ａ～２２ｄの厚さＴを確保することができ、熱応力に対する耐性を向上することができる。また、トランスファ成形時において回路基板１０の下に樹脂材料が入り込むことが抑制され、封止樹脂６にばり（フラッシュ）が発生することが抑制される。よって、第４実施形態に係る半導体装置４００及びこの製造方法は、歩留まりや良品率を向上させ、信頼性を高め製品寿命を長くすることができる。
（第５実施形態）
図１７及び図１８に示すように、本発明の第５実施形態に係る半導体装置５００は、第１押圧部５１ａ及び第２押圧部５１ｄが接触する接触領域が絶縁板１１の上面に定義される点で第４実施形態と異なる。第５実施形態において説明しない他の構成、作用及び効果は第４実施形態と同様である。
図１９に示すように、第１押圧部５１ａの接触部５１０は、絶縁板１１の上面に定義された接触領域に直接接触する。第５実施形態において、第１接合リード３ａ及び第１押圧部５１ａは、接触部５１０が絶縁板１１の上面に接触した状態において、第１回路パターン層１２ａの上面と対向面３１０との間の距離が厚さＴになるように設計される。即ち第５実施形態では、対向面３１０に一致する平面を基準とする接触部５１０までの距離は、厚さＴと第１回路パターン層１２ａの厚さとの和である。第４接合リード３ｄ及び第２押圧部５１ｄの関係についても同様である。第１接合リード３ａにおいて、第１押圧部５１ａは、接触部５１０が絶縁板１１にダメージを与えず、絶縁板１１の絶縁性能に影響を与えないよう設けられることが好ましい。さらに第１接合リード３ａにおいて、第１押圧部５１ａは、絶縁板１１の上面と第１押圧部５１ａの下面がなす角が鋭角であるよう設けられてよく、接触部５１０は、その角が角面あるいは丸面に面取り加工されていてよい。
第５実施形態に係る半導体装置５００によれば、第１押圧部５１ａ及び第２押圧部５１ｄを備えることにより、リフロープロセス時において回路基板１０が浮き上がって傾くことを抑制可能である。これにより、溶融接合部２２ａ～２２ｄの厚さＴを確保することができ、熱応力に対する耐性を向上することができる。また、トランスファ成形時において回路基板１０の下に樹脂材料が入り込むことが抑制され、封止樹脂６にばり（フラッシュ）が発生することが抑制される。よって、第５実施形態に係る半導体装置５００及びこの製造方法は、は、歩留まりや良品率を向上させ、信頼性を高め製品寿命を長くすることができる。
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１～第５実施形態において、第１押圧部５１ａ等の各接触部は、面状に設けられてもよい。即ち、接触リードは、例えば第１接合リード３の接合部３１ａのように、先端部において水平に維持される箇所を有していてもよい。これにより接触リードは、回路基板１０の接触領域に面接触することができ、回路基板１０を安定して押圧することができる。
また、第５実施形態において、絶縁板１１の材料としてセラミックスを採用することにより、接触リードによる絶縁板１１の上面における傷の発生を抑制することができる。或いは、接触領域にポリイミド等の硬質材料を用いて保護膜をもうけるようにしてもよく、絶縁板１１の上面に硬度を増加させる表面処理を行うようにしてもよい。
その他、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
３ａ～３ｄ，３Ｂａ，３Ｂｄ 接合リード
５１ａ，５１ｂ，５１ｄ，５１Ｂａ，５１Ｂｄ 押圧部
５ａ，５ｄ 接触リード
６ 封止樹脂
７ 搬送治具
１０ 回路基板
１１ 絶縁板
１２ａ～１２ｄ，１２Ｃａ，１２Ｃｄ 回路パターン層
１３ 金属板
１５ａ～１５ｆ 半導体素子
２１ａ～２１ｆ，２２ａ～２２ｄ 溶融接合部
２５，２５ａ～２５ｆ 電力用ワイヤ
３１ａ～３１ｄ 接合部
３２ 降下部
３４ 第１延伸部
３３ 連結部
３５ 幅広部
３６ 第２延伸部
３７ アウターリード
４０ リードフレーム
４２ 信号用リード
４３ ダイパッド
４４ 第１タイバー
４５ 第２タイバー
４６ フレーム部
１００、２００、３００、４００、５００ 半導体装置
４０１，４０１Ａ，４０１Ｂ 接続端子群（電力用端子群）
４０２ 信号用端子群
３１０ 対向面
５１０ 接触部

Claims (6)

  1. 回路パターン層を有する回路基板と、
    前記回路パターン層上に積層して搭載された半導体素子と、
    前記回路パターン層の上面の一部に配置された溶融接合材と、
    前記溶融接合材を介して前記回路パターン層に電気的に接続する接合部、並びに前記接合部及び前記溶融接合材から離れた位置に設けられ、前記回路基板の上面に機械的に且つ直接的に接触する押圧部を含む複数のリードから構成された接続端子群と、
    を備えることを特徴とする半導体装置。
  2. 回路パターン層を有する回路基板と、
    前記回路パターン層上に搭載された半導体素子と、
    前記回路パターン層の上面の一部に配置された溶融接合材と、
    前記溶融接合材を介して前記回路パターン層に電気的に接続する接合部及び前記回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群と、を備え、
    前記接続端子群には、
    前記溶融接合材を介して前記回路パターン層に電気的に接続する接合リードと、
    前記回路基板の上面に機械的に接触する接触リードと
    が含まれ、前記接合部は前記接合リードの先端に設けられ、前記押圧部は、前記接触リードの先端に設けられていることを特徴とする半導体装置。
  3. 回路パターン層を有する回路基板と、
    前記回路パターン層上に搭載された半導体素子と、
    前記回路パターン層の上面の一部に配置された溶融接合材と、
    前記溶融接合材を介して前記回路パターン層に電気的に接続する接合部及び前記回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群と、を備え、
    前記接続端子群には、前記溶融接合材を介して前記回路パターン層に電気的に接続する接合リードが含まれ、
    前記押圧部と前記接合部が、前記接合リードの先端側の一部からそれぞれ分岐していることを特徴とする半導体装置。
  4. 回路パターン層を有する回路基板と、
    前記回路パターン層上に搭載された半導体素子と、
    前記回路パターン層の上面の一部に配置された溶融接合材と、
    前記溶融接合材を介して前記回路パターン層に電気的に接続する接合部及び前記回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群と、を備え、
    前記回路基板は、絶縁板を更に備え、
    前記回路パターン層は、前記絶縁板の上面に配置され、
    前記絶縁板の上面に前記押圧部が直接接触することを特徴とする半導体装置。
  5. 回路パターン層を有する回路基板に接合されるリードフレームであって、
    溶融接合材を介して前記回路パターン層に電気的に接続される接合部、及び前記回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群と、
    前記接続端子群を支持するフレーム部と、
    を備え、前記接続端子群は、前記押圧部が前記回路基板の上面に接触した状態において、前記接合部と前記回路パターン層との間に隙間が存在するように前記複数のリードの形状が調整されていることを特徴とするリードフレーム。
  6. 回路パターン層を有する回路基板を用意する工程と、
    半導体素子を、前記回路基板上に搭載する工程と、
    前記回路パターン層の上面に、溶融接合材を塗布する工程と、
    前記溶融接合材を介して前記回路パターン層に電気的に接続する接合部、及び前記回路基板の上面に機械的に接触する押圧部を含む複数のリードから構成された接続端子群を有するリードフレームを、前記回路基板の上方に配置する工程と、
    前記押圧部によって、前記回路基板を押圧し、前記接合部と前記回路パターン層との間に隙間が存在するように前記リードフレームを配置する工程と、
    前記溶融接合材を溶融する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7145798B2 (ja) * 2019-03-19 2022-10-03 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP7237192B2 (ja) * 2019-11-22 2023-03-10 三菱電機株式会社 半導体装置およびその製造方法ならびに電力変換装置
CN113284871A (zh) * 2020-02-19 2021-08-20 珠海格力电器股份有限公司 一种dbc基板框架结构及其成型治具、成型方法
JP7268637B2 (ja) * 2020-05-11 2023-05-08 三菱電機株式会社 半導体パッケージ
CN114975128A (zh) * 2021-02-25 2022-08-30 珠海零边界集成电路有限公司 一种智能功率模块及其制备方法
JP2022137686A (ja) * 2021-03-09 2022-09-22 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
JPH10242368A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード
JPH11145367A (ja) * 1997-11-05 1999-05-28 Nec Ibaraki Ltd 表面実装部品のリード端子
JP2998726B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 半導体装置及びその製造方法
JP4162758B2 (ja) * 1998-06-01 2008-10-08 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4212255B2 (ja) * 2001-03-30 2009-01-21 株式会社東芝 半導体パッケージ
JP4611579B2 (ja) * 2001-07-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム、半導体装置およびその樹脂封止法
JP2004079760A (ja) * 2002-08-19 2004-03-11 Nec Electronics Corp 半導体装置及びその組立方法
JP4067507B2 (ja) * 2003-03-31 2008-03-26 三洋電機株式会社 半導体モジュールおよびその製造方法
JP5239309B2 (ja) * 2007-11-21 2013-07-17 株式会社村田製作所 半導体装置
US7750444B2 (en) * 2008-05-19 2010-07-06 Powertech Technology Inc. Lead-on-chip semiconductor package and leadframe for the package
JP4634498B2 (ja) * 2008-11-28 2011-02-16 三菱電機株式会社 電力用半導体モジュール
JP6451117B2 (ja) * 2014-04-01 2019-01-16 富士電機株式会社 半導体装置の製造方法および半導体装置
US9337130B2 (en) * 2014-07-28 2016-05-10 Texas Instruments Incorporated Leadframe strip and leadframes
JP6345532B2 (ja) * 2014-08-07 2018-06-20 ルネサスエレクトロニクス株式会社 光結合装置の製造方法、光結合装置、および電力変換システム
DE112014007140B4 (de) * 2014-11-07 2024-05-02 Mitsubishi Electric Corporation Leistungshalbleiteranordnung und Verfahren zum Herstellen derselben
CN107112308B (zh) 2014-11-27 2019-06-14 新电元工业株式会社 引线框、半导体装置、引线框的制造方法、以及半导体装置的制造方法
JP6485235B2 (ja) 2015-06-10 2019-03-20 富士電機株式会社 半導体装置
DE102015115824A1 (de) * 2015-09-18 2017-03-23 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
US9786582B2 (en) * 2016-01-29 2017-10-10 Texas Instruments Incorporated Planar leadframe substrate having a downset below within a die area
JP2016084483A (ja) 2016-02-16 2016-05-19 住鉱潤滑剤株式会社 グリース組成物、並びに等速ジョイント
JP6673012B2 (ja) * 2016-05-26 2020-03-25 三菱電機株式会社 半導体装置およびその製造方法
JP2017212387A (ja) * 2016-05-27 2017-11-30 ソニー株式会社 リードフレームの製造方法、電子装置の製造方法、および電子装置
JP6832094B2 (ja) * 2016-08-05 2021-02-24 ローム株式会社 パワーモジュール及びモータ駆動回路
US10573581B2 (en) * 2016-09-29 2020-02-25 Texas Instruments Incorporated Leadframe
US10650957B1 (en) * 2018-10-31 2020-05-12 Texas Instruments Incorporated Additive deposition low temperature curable magnetic interconnecting layer for power components integration
JP7260224B2 (ja) * 2019-01-18 2023-04-18 ローム株式会社 半導体装置
US10854538B2 (en) * 2019-02-12 2020-12-01 Texas Instruments Incorporated Microelectronic device with floating pads
US10964628B2 (en) * 2019-02-21 2021-03-30 Infineon Technologies Ag Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
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