JPH10242368A - 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード - Google Patents

半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード

Info

Publication number
JPH10242368A
JPH10242368A JP9041263A JP4126397A JPH10242368A JP H10242368 A JPH10242368 A JP H10242368A JP 9041263 A JP9041263 A JP 9041263A JP 4126397 A JP4126397 A JP 4126397A JP H10242368 A JPH10242368 A JP H10242368A
Authority
JP
Japan
Prior art keywords
lead portion
semiconductor device
semiconductor chip
semiconductor
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9041263A
Other languages
English (en)
Inventor
Masachika Masuda
正親 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9041263A priority Critical patent/JPH10242368A/ja
Priority to TW087101324A priority patent/TW409393B/zh
Priority to KR1019980005550A priority patent/KR100679201B1/ko
Priority to US09/030,255 priority patent/US6201297B1/en
Publication of JPH10242368A publication Critical patent/JPH10242368A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/4866—Iron (Fe) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/8546—Iron (Fe) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01043—Technetium [Tc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01065—Terbium [Tb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ＬＯＣ構造のＬＳＩパッケージの薄型化を推
進する。 【解決手段】 パッケージ本体１の内部に封止された半
導体チップ２の周辺には、ＴＳＯＪの外部接続端子を構
成する複数本のリード５のインナーリード部５Ａが配置
されており、半導体チップ２の主面上にはリード５のサ
ポートリード部５Ｃが配置されている。このサポートリ
ード部５Ｃと半導体チップ２は、ベースフィルムを有す
る絶縁テープを介さずに、非導電性の接着剤６のみによ
って接着されている。非導電性の接着剤６の一部は、半
導体チップ２の主面の端部に被着され、サポートリード
部５Ｃと半導体チップ２との短絡を防いでいる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、パッケージ本体に封止された半導体チップの
主面上にリードのインナーリード部を配置したリード・
オン・チップ（LeadOn Chip; 以下、ＬＯＣという）構
造のパッケージを有する半導体装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】表面実装型ＬＳＩパッケージの一つにＬ
ＯＣ構造のパッケージがある。このパッケージは、モー
ルド樹脂に封止された半導体チップの主面（素子形成
面）上に絶縁テープを介してリードのインナーリード部
を配置し、このインナーリード部と半導体チップのボン
ディングパッドをＡｕワイヤで電気的に接続する構造に
なっている。上記絶縁テープは、ポリイミドのような耐
熱性樹脂で構成されたベースフィルムと、その両面に形
成された接着剤とで構成されている。この種のＬＯＣ構
造を有するパッケージについては、特開昭６１−２１８
１３９号公報や特開昭６１−２３６１３０号公報などに
記載がある。
【０００３】他方、近年のエンジニアリングワークステ
ーションやパーソナルコンピュータは、小型で、かつ大
量のデータを高速で処理するために大容量のメモリ（Ｒ
ＡＭ；Random Access Memory）を必要としていることか
ら、メモリモジュールの積層化技術が検討されている。
【０００４】積層型メモリモジュールの具体例として
は、ＴＳＯＰ（Thin Small Outline Package）、ＴＳＯ
Ｊ（Thin Small Outline J-lead package ）などの薄型
ＬＳＩパッケージを何個か積み重ね、上下のパッケージ
のリード同士を半田などで接続、固定したものが知られ
ている。例えば特開平５−１７５４０６号公報には、Ｔ
ＳＯＪのリードの途中を上方に折り曲げ、さらにその一
部を水平方向に延在させた形状とすることによって、上
下のパッケージのリード同士の重ね合わせを容易にした
技術が記載されている。
【０００５】
【発明が解決しようとする課題】前述したＬＯＣ構造の
パッケージは、半導体チップとインナーリード部との間
に介在している絶縁テープのベースフィルムが厚さ５０
μｍ程度の膜厚を有しているため、これがパッケージの
薄型化を妨げる一因となっている。
【０００６】また、このＬＯＣ構造のパッケージを使っ
て積層型メモリモジュールを製造する場合にも、上記ベ
ースフィルムがモジュールを薄型化する際の妨げとな
る。
【０００７】さらに、上記ベースフィルムは、パッケー
ジ中に占める面積が比較的大きいため、このベースフィ
ルムが吸湿することによってモールド樹脂にリフローク
ラックが発生する虞れがある。
【０００８】また、半導体装置の価格低減が望まれてい
るが、前記絶縁テープは一般に高価であり、半導体装置
の価格を上昇させる要因ともなっている。
【０００９】本発明の目的は、ＬＯＣ構造のパッケージ
の薄型化を推進する技術を提供することにある。
【００１０】本発明の他の目的は、ＬＯＣ構造のパッケ
ージの製造コストを低減する技術を提供することにあ
る。
【００１１】本発明の他の目的は、ＬＯＣ構造のパッケ
ージの信頼性および製造歩留まりを向上させる技術を提
供することにある。
【００１２】本発明の他の目的は、ＬＯＣ構造のパッケ
ージを用いた積層型メモリモジュールの薄型化を推進す
る技術を提供することにある。
【００１３】本発明の他の目的は、ＩＣカードにＬＯＣ
構造のパッケージを用いた半導体装置を適用する技術を
提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】（１）本発明の半導体装置は、その主面に
ボンディングパッドが形成された半導体チップと、イン
ナーリード部、アウターリード部およびサポートリード
部からなるリードと、半導体チップ、インナーリード部
およびサポートリード部が封止されたパッケージ本体と
を有し、インナーリード部が半導体チップの外周に配置
されるとともにワイヤを介してボンディングパッドに接
続され、アウターリード部がパッケージ本体の側面から
外方に延在されている半導体装置であって、サポートリ
ード部は、パッケージ本体に封止されるとともに、その
一部が、ベースフィルムを含まない非導電性接着剤を介
して半導体チップの主面上に配置されているものであ
る。
【００１７】このような半導体装置によれば、半導体チ
ップがサポートリード部に被着された構造となっている
ため、タブあるいはアイランド等の半導体チップをマウ
ントするための基体を廃止することができ、このような
基体に占有されていた厚さ分を省略して半導体装置のパ
ッケージを薄型化することができる。
【００１８】また、ベースフィルムを含まない非導電性
接着剤により半導体チップがサポートリード部に被着さ
れている構造となっているため、ベースフィルム分の厚
さを省略し、半導体装置のパッケージを薄型化すること
ができるとともに、ベースフィルムに起因する吸湿を抑
制し、モールド樹脂の耐リフロー性を向上して半導体装
置の信頼性を向上することができる。
【００１９】さらに、高価なベースフィルムを使用しな
いことにより半導体装置の価格を低減することができ
る。
【００２０】また、本発明の半導体装置は、半導体チッ
プの主面側におけるサポートリード部の高さが、ワイヤ
の最大高さを越えないものである。
【００２１】このような半導体装置によれば、半導体チ
ップの主面側のモールド樹脂の必要厚さがワイヤの最大
高さのみで決定されることとなり、サポートリード部の
厚さを考慮する必要がない。
【００２２】さらに、本発明の半導体装置は、インナー
リード部の表面におけるワイヤの接続点が、半導体チッ
プの厚さ方向における半導体チップの主面の高さを越え
ないもの、または少なくとも、ワイヤが接続されるべき
インナーリード部の下面が、半導体チップの主面より下
側に配置されるものである。
【００２３】このような半導体装置によれば、インナー
リード部の表面におけるワイヤの接続点が、半導体チッ
プの厚さ方向における半導体チップの主面の高さを越え
ないため、または、半導体チップの厚さとインナーリー
ド部の厚さの合計よりも低い位置に設定されるため、ワ
イヤの高さを低くすることができる。前記したとおり、
本発明の半導体装置はワイヤの最大高さにより半導体チ
ップ主面側のモールド樹脂の必要厚さが規定されるた
め、ワイヤの高さを低減することにより結局半導体装置
の薄型化を図ることが可能となる。
【００２４】なお、このような構造とすることができる
のは、インナーリード部を半導体チップの周辺に配置す
ることにより実現できるものである。
【００２５】（２）本発明の半導体装置は、その主面に
ボンディングパッドが形成された半導体チップと、イン
ナーリード部、アウターリード部およびサポートリード
部からなるリードと、半導体チップ、インナーリード部
およびサポートリード部が封止されたパッケージ本体と
を有し、インナーリード部が半導体チップの主面上に配
置されるとともにボンディングパッドに接続され、アウ
ターリード部がパッケージ本体の側面から外方に延在さ
れている半導体装置であって、サポートリード部は、パ
ッケージ本体に封止されるとともに、その一部が、ベー
スフィルムを含まない非導電性接着剤を介して半導体チ
ップの主面上に配置されているものである。
【００２６】このような半導体装置は、インナーリード
部が半導体チップの周辺ではなく、主面上に配置されて
いる点で前記（１）記載の半導体装置と異なり、インナ
ーリード部の厚さ分だけ、半導体装置の薄型化には不利
であるが、ボンディングパッドが半導体チップの中央部
に配置されているような場合にも対応が可能となる。
【００２７】また、半導体チップがサポートリード部に
被着された構造となっているため、タブあるいはアイラ
ンド等の半導体チップをマウントするための基体を廃止
することができ、このような基体に占有されていた厚さ
分を省略して半導体装置のパッケージを薄型化すること
ができること、ベースフィルムを含まない非導電性接着
剤により半導体チップがサポートリード部に被着されて
いる構造となっているため、ベースフィルム分の厚さを
省略し、半導体装置のパッケージを薄型化することがで
きるとともに、ベースフィルムに起因する吸湿を抑制
し、モールド樹脂の耐リフロー性を向上して半導体装置
の信頼性を向上することができること、高価なベースフ
ィルムを使用しないことにより半導体装置の価格を低減
することができることは、前記（１）記載の半導体装置
と同様である。
【００２８】なお、本発明の半導体装置では、インナー
リード部とボンディングパッドとは、ワイヤまたはバン
プ電極を介して接続することができる。
【００２９】（３）本発明の半導体装置は、前記（１）
または（２）記載の半導体装置であって、サポートリー
ド部の少なくとも１つは、インナーリード部と電気的に
接続されていない独立のリード部であるもの、あるい
は、サポートリード部の少なくとも１つは、パッケージ
本体内においてインナーリード部から分岐したリード部
であるものである。
【００３０】サポートリード部をインナーリード部と電
気的に接続されていない独立のリード部とする場合に
は、電気的な信号を伝送するインナーリード部をサポー
トリード部から独立させることができるため、そのイン
ナーリード部の浮遊容量を低減することができ、高速な
信号の伝送に使用することが可能となる。また、サポー
トリード部をインナーリード部から分岐したリード部と
する場合には、任意の位置にサポートリード部を設ける
ことができ、リード設計の自由度を増すことができる。
【００３１】（４）本発明の半導体装置は、前記（１）
〜（３）記載の半導体装置であって、非導電性接着剤
は、少なくともその一部が半導体チップの主面の端部に
形成されているものである。
【００３２】このような半導体装置によれば、非導電性
接着剤が半導体チップの主面の端部に形成されているた
め、半導体チップ端部における半導体基板とリードとの
ショート不良を防止することができる。すなわち、半導
体チップの表面には通常パッシベーション等の絶縁性保
護膜が形成されているが、その端部ではスクライブ工程
における半導体チップへの分断時に絶縁性保護膜が損傷
されることを防止するために、絶縁性保護膜が設けられ
ていない。本発明の半導体装置では、サポートリード部
と半導体チップとの間をベースフィルムを有さない絶縁
性接着剤で接合したためその間隔が非常に狭くなってい
るが、このような場合でも半導体チップの主面の端部に
絶縁性接着剤が形成されているため、半導体基板とサポ
ートリード部とがショートすることはない。
【００３３】（５）本発明の半導体装置は、前記（１）
〜（４）記載の半導体装置であって、非導電性接着剤
は、半導体チップの主面とサポートリード部との間の領
域に、所定の間隔を置いて複数形成されているものであ
る。
【００３４】このような半導体装置によれば、非導電性
接着剤が半導体チップの主面とサポートリード部との間
の領域に一面に一様に形成されているわけではなく、所
定の間隔を置いて複数形成されているため、非導電性接
着剤の使用量を低減し、また、非導電性接着剤の塗布工
程において、工程時間を短縮して工程を合理化すること
ができる。塗布量の低減および塗布時間の合理化は、半
導体装置の製造コストを低減するのみならず、塗布量の
低減による非導電性接着剤の吸湿量の低減を図り、半導
体装置の耐リフロー性および信頼性を向上することがで
きる。
【００３５】（６）本発明の半導体装置は、前記（１）
〜（５）記載の半導体装置であって、アウターリード部
が、面実装可能に折り曲げられており、かつ、その一部
にパッケージ本体の上面または底面と水平な方向に向か
って延在する延長部、または、その一部にパッケージ本
体の斜め上方に向かって延在する延長部を含むものであ
る。
【００３６】また、本発明の半導体装置は、アウターリ
ード部の幅方向の両側面に、パッケージ本体の上面方向
に延在する一対のストッパが設けられているものであ
り、また、アウターリード部の下端部の幅が、斜め上方
に向かって延在する延長部の幅よりも狭いものであり、
さらに、一対のストッパは、リードフレームのアウター
リード部同士を連結するダムを折り曲げて形成されたも
のであるものである。
【００３７】このような半導体装置によれば、アウター
リード部が面実装可能に折り曲げられているため、面実
装できるとともに、半導体装置を積層化してモジュール
を構成することも可能となり、本発明の半導体装置を搭
載した電子回路装置の小形化を図ることができる。
【００３８】また、アウターリード部が折り曲げられて
形成され、その一部に水平方向の延在部あるいは斜め方
向の延在部が設けられているため、アウターリード部の
長さが結果として長くすることができる。そのため、は
んだ付けによる実装後の熱膨張係数の相違による熱スト
レスを延在部を含むアウターリード部の全体で吸収し、
はんだ付け部にかかる応力を低減することができる。そ
の結果、実装後のはんだ付けの寿命を向上し、本発明の
半導体装置を搭載した電子回路装置の信頼性を向上する
ことができる。
【００３９】さらに、アウターリード部の延長部がパッ
ケージ本体の斜め上方に向かって延在しており、また、
アウターリード部の幅方向の両側面にパッケージ本体の
上面方向に延在する一対のストッパが設けられ、さら
に、アウターリード部の下端部の幅が、斜め上方に向か
って延在する延長部の幅よりも狭いため、半導体装置を
積層してモジュールを構成する際に、その組立てをし易
くすることができる。なお、一対のストッパは、リード
フレームのアウターリード部同士を連結するダムを折り
曲げて形成されたものであるため、その製造を簡便に行
うことが可能となる。
【００４０】（７）本発明の半導体モジュールは、前記
した半導体装置をプリント配線基板の上下方向に複数個
積層して実装したマルチチップ・モジュール構造を有す
るものである。
【００４１】このような半導体モジュールによれば、薄
型化された半導体装置を積層して構成するため、モジュ
ール全体を薄型化することができ、半導体モジュールを
搭載する電子回路装置の実装密度を向上することができ
る。
【００４２】（８）本発明のＩＣカードは、プリント配
線基板と枠体とバックフィルムとを有し、プリント配線
基板とバックフィルムとの間の実装空間の厚さが0.５６
ｍｍ以下のＩＣカードであって、実装空間に前記した半
導体装置を実装するものである。
【００４３】このようなＩＣカードによれば、前記した
半導体装置を用いるため、ＩＣカードの実装空間にこれ
を搭載することができる。半導体装置は、ベアチップ等
モールドされていないものでなく、パッケージによりモ
ールドされたものであるため、汚染の防止、耐α線性に
優れたＩＣカードとすることができる。
【００４４】（９）本発明の半導体装置の製造方法は、
前記（２）記載の半導体装置の製造方法であって、イン
ナーリード部を治具を用いて半導体チップの主面上に押
さえつけ、インナーリード部とボンディングパッドとを
ワイヤボンディングにより接続し、その後治具を取り除
くことによってインナーリード部のワイヤ接続部を浮上
させるもの、あるいは、半導体チップをチップサポート
台を用いて押し上げることにより、半導体チップの主面
とインナーリード部の底面とを接触または近接させ、イ
ンナーリード部とボンディングパッドとをワイヤボンデ
ィングにより接続し、その後チップサポート台を取り除
くことによってインナーリード部の底面と半導体チップ
の主面とを離間させるものである。
【００４５】このような半導体装置の製造方法によれ
ば、インナーリード部を治具を用いて半導体チップの主
面上に押さえつけ、ワイヤを接続した後、治具を取り除
くことによってインナーリード部のワイヤ接続部を浮上
させるため、あるいは、チップサポート台を用いて半導
体チップを押し上げ、ワイヤを接続した後、チップサポ
ート台を取り除くことによってインナーリード部と半導
体チップとを離間させるため、ワイヤの最高点を低くし
て、半導体装置の薄型化を図ることができる。
【００４６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００４７】（実施の形態１）図１は、本実施の形態１
の半導体装置の平面図、図２（ａ）は、図１のIIa −II
a 線に沿った断面図、図２（ｂ）は、図１のIIb −IIb
線に沿った断面図である。なお、図１は、パッケージの
内部構造を見易くするために、パッケージ本体の一部の
図示を省略してある。
【００４８】本実施の形態の半導体装置は、表面実装型
ＬＳＩパッケージの一種のＴＳＯＪ（Thin Small Outli
ne J-lead package ）である。
【００４９】トランスファ・モールド法より成形された
エポキシ系樹脂からなるパッケージ本体１の内部には、
ＤＲＡＭ（Dynamic Random Access Memory）などのメモ
リＬＳＩを形成した単結晶シリコンの半導体チップ２が
封止されている。半導体チップ２の周辺には、ＴＳＯＪ
の外部接続端子を構成する複数本のリード５のインナー
リード部５Ａが配置されており、Ａｕワイヤ７を介して
半導体チップ２の主面の周辺部に形成されたボンディン
グパッド８と電気的に接続されている。また、半導体チ
ップ２の主面上には複数本のリード５のサポートリード
部５Ｃが配置されている。リード５は、ＣｕあるいはＦ
ｅ系合金などからなる。
【００５０】サポートリード部５Ｃは、インナーリード
部５Ａから分岐されるもの（５Ｃ−１）と、インナーリ
ード部５Ａとは独立に設けられるもの（５Ｃ−２）とが
ある。インナーリード部５Ａから分岐されるサポートリ
ード部５Ｃ−１は、インナーリード部５Ａの配置に合わ
せて任意の位置に配置できるという設計の自由度がある
が、インナーリード部５Ａとは独立に設けられるサポー
トリード部５Ｃ−２は大型のリードとすることができ半
導体チップ２の保持特性を良好にすることができる。一
方、インナーリード部５Ａから分岐されるサポートリー
ド部５Ｃ−１を設けるとサポートリード部５Ｃ−１によ
る浮遊容量がインナーリード部５Ａに付加されるため、
高速の信号を伝送する端子に設けることは好ましくな
い。インナーリード部５Ａとは独立に設けられるサポー
トリード部５Ｃ−２にはこのような不利な点はない。な
お、本実施の形態１では、上記サポートリード部５Ｃ−
１，５Ｃ−２の両方を設けた例を示しているが、何れか
一方のサポートリード部５Ｃのみを設けたものであって
もよい。サポートリード部５Ｃ−１を含む断面図を図２
（ａ）に、サポートリード部５Ｃ−２を含む断面図を図
２（ｂ）にそれぞれ示す。
【００５１】図２（ａ）および（ｂ）に示すように、リ
ード５のサポートリード部５Ｃと半導体チップ２とは、
非導電性の接着剤６によって接着されている。すなわ
ち、このＴＳＯＪは、サポートリード部５Ｃと半導体チ
ップ２との間にベースフィルムを有するような厚い絶縁
テープを設けずに、接着剤６のみによって両者を接着し
ている。接着剤６は、例えば熱可塑性のポリイミド樹脂
からなる。
【００５２】上記リード５のアウターリード部５Ｂは、
パッケージ本体１の長辺方向の両側面から外方に延在し
ている。図２（ａ）に示すように、アウターリード部５
Ｂは、パッケージ本体１の厚さ方向（上下方向）のほぼ
中間部から水平方向に延在する部分（５Ｂ−ａ）と、斜
め上方に向かって延在する延長部（５Ｂ−ｂ）と、垂直
方向に延在する部分（５Ｂ−ｃ）と、半円状に湾曲した
先端部分（５Ｂ−ｄ）とで構成され、全体としていわゆ
るＪベンド状に成形されている。従って、アウターリー
ド部５Ｂは、斜め上方に向かって延在する延長部（５Ｂ
−ｂ）を設けた分、通常のＴＳＯＪのアウターリード部
に比べて全長が長くなっている。
【００５３】上記ＴＳＯＪの厚さ方向に沿った各部の寸
法の一例を図３（ａ）に示すと、パッケージ本体１の下
面から半導体チップ２の下面までの樹脂の厚さ（ΔＴ
ａ）は0.１mm、半導体チップ２の厚さ（ΔＴｃ）は0.２
mm、半導体チップ２の上面からパッケージ本体１の上面
までの樹脂の厚さ（ΔＴｂ）は0.２mmである。従って、
パッケージ本体１の厚さは0.５mmとなる。また、リード
５の板厚は0.０７〜0.１２５mm、接着剤６の膜厚は0.０
１mm、パッケージ本体１の下面とアウターリード部５Ｂ
の下端部とのスペース（Δｓ）は0.０３mmである。
【００５４】このようにパッケージ本体１の厚さを0.５
mmと薄くできるのは、サポートリード部５Ｃの高さは、
Ａｕワイヤ７の最大高さよりも偏差Δｄ１だけ低くなっ
ているためであり、さらに、インナーリード部５ＡにＡ
ｕワイヤ７が接続されている部分の位置つまりインナー
リード部５Ａの上面は、半導体チップ２の主面よりも偏
差Δｄ２だけ低くなっているためである。つまり、Ａｕ
ワイヤ７の最大高さにより半導体チップ２の上面からパ
ッケージ本体１の上面までの樹脂の厚さ（ΔＴｂ）が決
定され、Ａｕワイヤ７の最大高さは、サポートリード部
５Ｃの高さを半導体チップ２の主面の位置よりも低くす
ることにより、低くできるためである。
【００５５】なお、インナーリード部５ＡへのＡｕワイ
ヤ７のボンディングはステッチボンディングであるた
め、ボンディング条件を選択することによりＡｕワイヤ
７の高さを低くできる場合もある。したがって、本実施
の形態１では、インナーリード部５Ａの表面を半導体チ
ップ２の主面よりも低く設けた例を示したが、これに拘
束されるわけではなく、図３（ｂ）に示すように、イン
ナーリード部５Ａの表面が半導体チップ２の主面よりも
高くなってもよい。
【００５６】本実施の形態１のＴＳＯＪを組み立てるに
は、まず、図４に示すようなリードフレームＬＦを用意
する。実際のリードフレームＬＦは、パッケージ５、６
個分程度の多連構造になっているが、図にはパッケージ
１個分の領域を示す。
【００５７】次に、このリードフレームＬＦのサポート
リード部５Ｃの裏面にディスペンサなどを使って接着剤
６を塗布する。接着剤６は、図５に示すように、各サポ
ートリード部５Ｃの裏面の半導体チップ２に接着される
領域の全体に塗布してもよいが、本実施の形態１では、
接着剤６の使用量および塗布時間を削減するために、図
６に示すように、各サポートリード部５Ｃの２、３箇所
にスポット状に塗布する。また、ディスペンサを使って
接着剤６を塗布する手段に代えて、あらかじめ微細な寸
法に裁断したシート状接着剤をサポートリード部５Ｃの
上に置くようにしてもよい。
【００５８】次に、図７および図８に示すように、半導
体チップ２の主面上にサポートリード部５Ｃを位置決め
し、接着剤６で両者を接着した後、図９および図１０に
示すように、半導体チップ２のボンディングパッド８と
インナーリード部５Ａとの間にＡｕワイヤ７をボンディ
ングして両者を電気的に接続する。
【００５９】次に、図１１および図１２に示すように、
トランスファ・モールド法でパッケージ本体１を成形し
て半導体チップ２を封止する。その後、パッケージ本体
１の外部に露出しているリードフレームＬＦのアウター
リード部５Ｂ以外の部分を切断・除去し、次いでアウタ
ーリード部５Ｂを成形することにより、前記図１および
図２に示すＴＳＯＪが完成する。
【００６０】図１３は、本実施の形態１のＴＳＯＪをプ
リント配線基板９に実装した状態を示す断面図である。
このＴＳＯＪをプリント配線基板９に実装するには、あ
らかじめ半田メッキを施したアウターリード部５Ｂをプ
リント配線基板９の電極１０上に位置決めする。電極１
０の表面にはあらかじめ半田ぺーストを印刷しておき、
その粘着力でアウターリード部５Ｂを電極１０上に仮止
めする。あるいは、電極１０上にアウターリード部５Ｂ
を位置決めした後、予備加熱を行ってアウターリード部
５Ｂの表面の半田メッキを僅かに溶かすことによって仮
止めを行ってもよい。また、ＴＳＯＪをプリント配線基
板９の裏面（下面）に実装する場合には、プリント配線
基板９の裏面とＴＳＯＪの裏面とに仮止め用樹脂を塗布
し、この仮止め用樹脂をベークすることによってＴＳＯ
Ｊの位置決め、固定を行う。その後、この状態で半田メ
ッキをリフローする。なお、本実施の形態のＴＳＯＪ
は、図１４に示すように、アウターリード部５Ｂの形状
を変えなくとも、パッケージ本体１の上下面を反転させ
て実装することが可能である。
【００６１】本実施の形態１のＴＳＯＪによれば、リー
ド５のサポートリード部５Ｃと半導体チップ２との間に
ベーステープを介さず、接着剤６のみによって両者を接
着しているので、ベーステープの膜厚に相当する分、パ
ッケージ本体１を薄型化することができる。また、パッ
ケージ本体１の薄型化は、サポートリード部５Ｃの高さ
をＡｕワイヤ７の最大高さを超えないようにすることに
よっても、あるいは、インナーリード部５Ａの表面を半
導体チップ２の主面より低くすることによっても実現す
ることができる。
【００６２】本実施の形態のＴＳＯＪによれば、絶縁テ
ープを使用したＴＳＯＪに比べて部品点数が少なくなる
ため、製造コストを低減することができる。
【００６３】本実施の形態のＴＳＯＪによれば、絶縁テ
ープを使用したＴＳＯＪのように、パッケージ本体１の
内部に比較的吸湿性の高いベースフィルムを封止しない
ので、ＴＳＯＪをプリント配線基板に実装する際などの
熱によるリフロークラックが生じ難い。また、前記図６
に示すように、接着剤６をスポット状に塗布した場合に
は、接着剤６による吸湿量も低減できるため、リフロー
クラック耐性がさらに向上する。
【００６４】本実施の形態のＴＳＯＪによれば、アウタ
ーリード部５Ｂに斜め上方に向かって延在する延長部を
設けてその全長を長くしたことにより、アウターリード
部５Ｂに弾力性を持たせることができる。これにより、
アウターリード部５Ｂの弾力性によって基板実装時の半
田付けなどの温度サイクルによる応力が吸収されるの
で、プリント配線基板９の電極１０とアウターリード部
５Ｂとの接続部に半田クラックなどが発生する不具合を
防止することができる。
【００６５】（実施の形態２）図１５は、本実施の形態
２の半導体装置の断面図、図１６は、図１５の一部を拡
大して示す断面図である。
【００６６】本実施の形態２のＴＳＯＪは、リード５の
サポートリード部５Ｃと半導体チップ２とを接着する前
記接着剤６の一部を半導体チップ２の主面の端部に配置
している。
【００６７】図１６に拡大して示すように、半導体チッ
プ２の主面は、通常、集積回路を保護するファイナルパ
ッシベーション膜１１やポリイミド膜１２で覆われてい
るが、ウエハプロセス完了後にウエハをダイシングして
半導体チップ２を形成する際に窒化シリコン膜などで構
成されたファイナルパッシベーション膜１１やα線遮蔽
用のポリイミド膜１２にクラックが生じるのを防ぐため
に、半導体チップ２の主面の端部にはこれらの膜は形成
されない。
【００６８】そのため、接着剤６の膜厚を薄くすると、
サポートリード部５Ｃの下面と半導体チップ２の主面の
端部とが接触して短絡不良を引き起こす虞れがある。ま
た、半導体チップ２の側面にはＳｉ基板面が露出してい
るため、サポートリード部５Ｃの変形やパッケージ内の
導電性異物の存在によって、サポートリード部５Ｃと半
導体チップ２とが短絡不良を引き起こす虞れもある。
【００６９】そこで、本実施の形態のように、半導体チ
ップ２の主面の端部を非導電性の接着剤６で覆っておく
ことにより、接着剤６の膜厚を薄くした場合でもサポー
トリード部５Ｃと半導体チップ２とが短絡する不良を確
実に防止することが可能となる。
【００７０】（実施の形態３）図１７は、本実施の形態
３の半導体装置の斜視図、図１８は、この半導体装置の
断面図である。
【００７１】本実施の形態のＴＳＯＪは、リード５のア
ウターリード部５Ｂの斜め上方に向かって延在する延長
部に、アウターリード部５Ｂの幅方向の両側面から上方
に向かって延在する一対のストッパ３、３を設けてい
る。このストッパ３は、リード５とは別の材料で構成す
ることもできるが、本実施の形態ではリード５と同一の
材料で構成している。具体的には、図１９（ａ）に示す
ように、パッケージ本体１をモールドした後のリードフ
レームの切断工程で、アウターリード部５Ｂ同士を連結
しているダム３Ａを図示のような形状に切断し、次に同
図（ｂ）に示すように、これを上方に折り曲げてストッ
パ３を形成する。
【００７２】図２０は、例えば２段に積層した本実施の
形態のＴＳＯＪをプリント配線基板９上に２列に並べて
実装した積層型メモリモジュールの斜視図である。
【００７３】この積層型メモリモジュールを組み立てる
には、図２１に示すように、前記実施の形態１で説明し
たプロセスに従って、プリント配線基板９の電極１０上
に第１のＴＳＯＪを実装した後、その上に第２のＴＳＯ
Ｊを重ね合わせ、第２のＴＳＯＪのアウターリード部５
Ｂの下端を第１のＴＳＯＪのアウターリード部５Ｂの上
に位置決めする。このとき、あらかじめ第２のＴＳＯＪ
のアウターリード部５Ｂの下端に半田ぺーストを塗布し
ておき、その粘着力で上下のアウターリード部５Ｂ同士
を仮付けしてもよい。
【００７４】本実施の形態３のＴＳＯＪは、アウターリ
ード部５Ｂの幅方向の両側面に前述した一対のストッパ
３、３が設けてあるので、このストッパ３、３をガイド
として利用することにより、第２のＴＳＯＪのアウター
リード部５Ｂの下端を第１のＴＳＯＪのアウターリード
部５Ｂの上に正確、かつ速やかに位置決めすることがで
きる。このとき、図２２に示すように、各アウターリー
ド部５Ｂの下端すなわち半円状に湾曲した部分の幅（Ｗ
ｄ）を、斜め上方に向かって延在する部分の幅（Ｗｂ）
よりも狭く（Ｗｄ＜Ｗｂ）加工しておくことにより、ア
ウターリード部５Ｂが多少変形しているような場合で
も、ストッパ３、３の間にアウターリード部５Ｂの下端
を速やかに挿入することができる。
【００７５】その後、プリント配線基板９をトレイに乗
せてリフロー炉に搬送し、ＴＳＯＪのアウターリード部
５Ｂの表面に被着した半田メッキを溶融させることによ
り、プリント配線基板９の電極１０と第１のＴＳＯＪの
アウターリード部５Ｂ、および上下のＴＳＯＪのアウタ
ーリード部５Ｂ同士をそれぞれ接続、固定する。
【００７６】上記第２のＴＳＯＪの各アウターリード部
５Ｂは、第１のＴＳＯＪのアウターリード部５Ｂに設け
られたストッパ３、３の間に挿入されるので、プリント
配線基板９を乗せたトレイをリフロー炉に搬送する途中
の振動などによって、アウターリード部５Ｂがその幅方
向（パッケージ本体１の長辺方向）に沿ってずれること
はない。また、第２のＴＳＯＪのアウターリード部５Ｂ
の下端は、第１のＴＳＯＪのアウターリード部５Ｂの斜
め上方に向かって延在する部分の上に位置しているた
め、アウターリード部５Ｂが延在する方向（パッケージ
本体１の短辺方向）に沿ったずれも防止される。なお、
ストッパ３は、パッケージ本体１から外方に延在する全
てのアウターリード部５Ｂに設ける必要はなく、一部の
アウターリード部５Ｂのみに設けてもよい。
【００７７】このように、本実施の形態３によれば、プ
リント配線基板９上に複数個のＴＳＯＪを積層してメモ
リモジュールを組み立てる際、上下のＴＳＯＪのアウタ
ーリード部５Ｂ同士を高精度、かつ迅速に接続すること
ができるので、このメモリモジュールの製造歩留りおよ
びスループットを向上させることができる。
【００７８】また、本実施の形態３によれば、薄型のＴ
ＳＯＪを使用することにより、積層型メモリモジュール
の薄型化を推進することができる。
【００７９】本実施の形態３のＴＳＯＪは、３層または
それ以上重ねて実装できることは勿論である。例えば図
２３は、プリント配線基板９上に複数個のＴＳＯＪを積
層し、その両側面に配置した一対のプリント配線基板１
３でＴＳＯＪ同士を電気的に接続した積層型メモリモジ
ュールの一例である。
【００８０】（実施の形態４）図２４は、本実施の形態
４の半導体装置の平面図、図２５は、この半導体装置の
断面図である。
【００８１】本実施の形態４のＴＳＯＪは、半導体チッ
プ２の主面上にリード５のインナーリード部５Ａが配置
され、半導体チップ２の中央部に配置したボンディング
パッド８とＡｕワイヤ７を介して電気的に接続されてい
る。また、リード５のサポートリード部５Ｃと半導体チ
ップ２とは、非導電性の接着剤６によって接着されてい
る。
【００８２】本実施の形態４のＴＳＯＪは、前記実施の
形態１〜３のＴＳＯＪと異なりインナーリード部５Ａが
半導体チップ２の主面上に配置されているため、パッケ
ージ本体１の厚さを薄くする点においてはやや劣る。し
かし、本実施の形態４では、半導体チップ２の中央部に
ボンディングパッド８が配置された構成のものも対応す
ることが可能である。なお、半導体チップ２の主面とイ
ンナーリード部５Ａの底面とのスペースは約0.１ｍｍと
することができる。その他の構成は実施の形態１と同様
である。
【００８３】本実施の形態４のＴＳＯＪの製造方法は、
実施の形態１におけるリードフレームＬＦへの半導体チ
ップ２の接着工程（図７、図８）までは同様であるが、
Ａｕワイヤ７のボンディングの際に図２６に示すよう
に、治具１７ａによりインナーリード部５Ａを押さえつ
け、この状態で、Ａｕワイヤ７のボンディングを行うこ
とができる。このようにしてボンディングを行うと、イ
ンナーリード部５Ａが押さえつけられることにより、図
示するようにその先端が下方に下がり、Ａｕワイヤ７の
行路を短くすることができる。Ａｕワイヤ７のボンディ
ングが行われた後に、治具１７ａを取り除けば、インナ
ーリード部５Ａのスプリングバックによりその先端部は
元の高さに戻り、半導体チップ２の主面から離間した位
置に設置されることとなる。
【００８４】このような方法でワイヤボンディングを行
えば、短い行路でＡｕワイヤ７が架けられるため、スプ
リングバック後のＡｕワイヤ７の高さを低くすることが
できる。この結果、パッケージ本体１の厚さを低減する
ことが可能となる。
【００８５】また、本実施の形態４のＴＳＯＪの製造方
法として、以下の方法も例示できる。すなわち、図２７
（ａ）に示すようにチップサポート台１７ｂで半導体チ
ップ２をサポートリード部５Ｃとともに押し上げ、この
状態でＡｕワイヤ７のボンディングを行うことができ
る。このときサポートリード部５Ｃおよびアウターリー
ド部５Ｂの一部は変形する。このようにしてボンディン
グを行うと、インナーリード部５Ａの下面と半導体チッ
プ２の主面とは平行な状態のまま接触あるいは近接し、
半導体チップ２の表面を傷つけることがない。また、Ａ
ｕワイヤ７の行路が短くなることは前記の方法と同様で
ある。Ａｕワイヤ７のボンディングが行われた後に、チ
ップサポート台１７ｂを下げれば、図２７（ｂ）に示す
ようにサポートリード部５Ｃおよびアウターリード部５
Ｂの変形は元に戻り、インナーリード部５Ａは半導体チ
ップ２の主面から離間した位置に設置されることとな
る。
【００８６】このような方法でワイヤボンディングを行
えば、短い行路でＡｕワイヤ７が架けられるため、Ａｕ
ワイヤ７の高さを低くすることができるとともに、半導
体チップ２の表面の損傷を防止することができる。
【００８７】これらの場合も、前記実施の形態２のよう
に、半導体チップ２の主面の端部を接着剤６で覆ってお
くことにより、接着剤６の膜厚を薄くした場合でもサポ
ートリード部５Ｃと半導体チップ２とが短絡する不良を
確実に防止することが可能となる。また、前記実施の形
態３のように、アウターリード部５Ｂの延長部にストッ
パ３、３を設けることにより、積層型メモリモジュール
の製造歩留りおよびスループットを向上させることがで
きる。
【００８８】（実施の形態５）図２８は、本実施の形態
５の半導体装置の断面図である。
【００８９】本実施の形態のＴＳＯＪは、半導体チップ
２の主面上に形成したＡｕのバンプ電極１５上にリード
５のインナーリード部５Ａが電気的に接続されている。
また、リード５のサポートリード部５Ｃと半導体チップ
２とは、非導電性の接着剤６によって接着されている。
【００９０】本実施の形態のＴＳＯＪは、Ａｕワイヤ
（７）に代えてバンプ電極１５を使用したことにより、
半導体チップ２の上面からパッケージ本体１の上面まで
の樹脂の厚さを前記実施の形態４のＴＳＯＪに比べて薄
くすることができるので、パッケージ本体１をさらに薄
型化することができる。
【００９１】この場合も、前記実施の形態２のように、
半導体チップ２の主面の端部を接着剤６で覆っておくこ
とにより、接着剤６の膜厚を薄くした場合でもサポート
リード部５Ｃと半導体チップ２とが短絡する不良を確実
に防止することが可能となる。また、前記実施の形態３
のように、アウターリード部５Ｂの延長部にストッパ
３、３を設けることにより、積層型メモリモジュールの
製造歩留りおよびスループットを向上させることができ
る。
【００９２】（実施の形態６）図２９は、本実施の形態
６のＩＣカードの断面図である。
【００９３】本実施の形態６のＩＣカードは、0.１ｍｍ
の厚さを有するプリント配線基板１８と、0.１ｍｍの厚
さを有するバックフィルム１９との間の実装空間に前記
した実施の形態１〜５のＴＳＯＪを実装したものであ
る。プリント配線基板１８とバックフィルム１９とはＰ
ＶＣからなる枠体２０で支えられている。プリント配線
基板１８にはアウターリード部５Ｂが接続される電極２
１が設けられており、電極２１はプリント配線基板１８
の裏面の接触電極２２につながれている。
【００９４】ＩＣカードの実装空間は最大で0.５６ｍｍ
であることから、従来は、ベアチップを実装してワイヤ
ボンディングを行う手段か、あるいは、テープキャリア
による実装を行う手段を採用せざるを得なかったが、本
実施の形態では、前記したＴＳＯＪの厚さが0.５ｍｍで
あるため、0.５６ｍｍという小さな実装空間であっても
搭載することが可能である。これにより、実装時の半導
体装置の取扱いが著しく容易となり、ＩＣカードの組立
工程を簡略化することができるだけでなく、樹脂モール
ドされた半導体装置を用いることが可能なため、汚染あ
るいはα線に対しても高い信頼性が確保でき、ＩＣカー
ドの信頼性を高めることができる。
【００９５】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００９６】例えば図３０に示すように、パッケージ本
体１の表面にアルミニウム箔１６のような光反射層を設
けることにより、パッケージ本体１を超薄型で構成した
場合においても、光によるデータリテンションなどの特
性劣化を防止することができる。また、リード５のアウ
ターリード部５Ｂは、前記実施の形態１〜５の形状に限
定されるものではなく、例えば図３１に示すような形状
など、種々の形状とすることができる。また、図３１の
ような場合にストッパ３を設けても良いことはいうまで
もない。
【００９７】本発明はＴＳＯＪ型のパッケージに限定さ
れるものではなく、ＬＯＣ構造のパッケージに広く適用
することができる。また、リードのインナーリード部上
に半導体チップを配置するチップ・オン・リード（Chip
On Lead）構造のパッケージにも適用することができ
る。さらに、メモリＬＳＩを封止するパッケージのみな
らず、マイコンやロジックＬＳＩを封止するパッケージ
およびそれを用いた積層型マルチチップ・モジュールに
も適用することができる。
【００９８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９９】（１）ＬＯＣ構造のパッケージの薄型化を
推進することができる。
【０１００】（２）ＬＯＣ構造のパッケージの製造コス
トを低減することができる。
【０１０１】（３）ＬＯＣ構造のパッケージの信頼性お
よび製造歩留まりを向上することができる。
【０１０２】（４）ＬＯＣ構造のパッケージを用いた積
層型メモリモジュールの薄型化を推進することができ
る。
【０１０３】（５）ＩＣカードにＬＯＣ構造のパッケー
ジを用いた半導体装置を適用することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の一例
を示した平面図である。
【図２】（ａ）は、図１のIIa −IIa 線に沿った断面
図、（ｂ）は、図１のIIb −IIb線に沿った断面図であ
る。
【図３】（ａ）は、実施の形態１の半導体装置の寸法を
示す説明図、（ｂ）は、実施の形態１の半導体装置の他
の例を示した説明図である。
【図４】本発明の実施の形態１である半導体装置の製造
方法を示す平面図である。
【図５】本発明の実施の形態１である半導体装置の製造
方法を示す平面図である。
【図６】本発明の実施の形態１である半導体装置の製造
方法を示す平面図である。
【図７】本発明の実施の形態１である半導体装置の製造
方法を示す平面図である。
【図８】本発明の実施の形態１である半導体装置の製造
方法を示す断面図である。
【図９】本発明の実施の形態１である半導体装置の製造
方法を示す平面図である。
【図１０】本発明の実施の形態１である半導体装置の製
造方法を示す断面図である。
【図１１】本発明の実施の形態１である半導体装置の製
造方法を示す平面図である。
【図１２】本発明の実施の形態１である半導体装置の製
造方法を示す断面図である。
【図１３】本発明の実施の形態１である半導体装置をプ
リント配線基板に実装した状態を示す断面図である。
【図１４】本発明の実施の形態１である半導体装置をプ
リント配線基板に実装した状態を示す断面図である。
【図１５】本発明の実施の形態２である半導体装置の断
面図である。
【図１６】本発明の実施の形態２である半導体装置の要
部拡大断面図である。
【図１７】本発明の実施の形態３である半導体装置の斜
視図である。
【図１８】本発明の実施の形態３である半導体装置の断
面図である。
【図１９】（ａ）および（ｂ）は、本発明の実施の形態
３である半導体装置の製造方法を示す平面図である。
【図２０】本発明の実施の形態３である半導体装置を用
いた積層型メモリモジュールの一例を示す斜視図であ
る。
【図２１】本発明の実施の形態３である半導体装置を用
いた積層型メモリモジュールの製造方法を示す説明図で
ある。
【図２２】本発明の実施の形態３である半導体装置を用
いた積層型メモリモジュールの製造方法を示す説明図で
ある。
【図２３】本発明の実施の形態３である半導体装置を用
いた積層型メモリモジュールの他の例を示す斜視図であ
る。
【図２４】本発明の実施の形態４である半導体装置の平
面図である。
【図２５】本発明の実施の形態４である半導体装置の断
面図である。
【図２６】本発明の実施の形態４である半導体装置の製
造方法を示す断面図である。
【図２７】本発明の実施の形態４である半導体装置の製
造方法の他の例を示す断面図である。
【図２８】本発明の実施の形態５である半導体装置の断
面図である。
【図２９】本発明の実施の形態５である半導体装置の断
面図である。
【図３０】本発明の他の実施の形態である半導体装置の
断面図である。
【図３１】本発明の他の実施の形態である半導体装置の
断面図である。
【符号の説明】
１ パッケージ本体 ２ 半導体チップ ３ ストッパ ３Ａ ダム ５ リード ５Ａ インナーリード部 ５Ｂ アウターリード部 ５Ｃ サポートリード部 ５Ｃ−１ サポートリード部 ５Ｃ−２ サポートリード部 ６ 接着剤 ７ Ａｕワイヤ ８ ボンディングパッド ９ プリント配線基板 １０ 電極 １１ ファイナルパッシベーション膜 １２ ポリイミド膜 １３ プリント配線基板 １５ バンプ電極 １６ アルミニウム箔 １７ａ 治具 １７ｂ チップサポート台 １８ プリント配線基板 １９ バックフィルム ２０ 枠体 ２１ 電極 ２２ 接触電極 ＬＦ リードフレーム

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 その主面にボンディングパッドが形成さ
    れた半導体チップと、インナーリード部、アウターリー
    ド部およびサポートリード部からなるリードと、前記半
    導体チップ、インナーリード部およびサポートリード部
    が封止されたパッケージ本体とを有し、前記インナーリ
    ード部が前記半導体チップの外周に配置されるとともに
    ワイヤを介して前記ボンディングパッドに接続され、前
    記アウターリード部が前記パッケージ本体の側面から外
    方に延在されている半導体装置であって、 前記サポートリード部は、前記パッケージ本体に封止さ
    れるとともに、その一部が、ベースフィルムを含まない
    非導電性接着剤を介して前記半導体チップの主面上に配
    置されていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記半導体チップの主面側における前記サポートリード
    部の高さは、前記ワイヤの最大高さを越えないことを特
    徴とする半導体装置。
  3. 【請求項３】 請求項１または２記載の半導体装置であ
    って、 前記インナーリード部の表面における前記ワイヤの接続
    点は、前記半導体チップの厚さ方向における前記半導体
    チップの主面の高さを越えないもの、 または、少なくとも前記ワイヤが接続されるべきインナ
    ーリード部の下面は、前記半導体チップの主面より下側
    に配置されるもの、 であることを特徴とする半導体装置。
  4. 【請求項４】 その主面にボンディングパッドが形成さ
    れた半導体チップと、インナーリード部、アウターリー
    ド部およびサポートリード部からなるリードと、前記半
    導体チップ、インナーリード部およびサポートリード部
    が封止されたパッケージ本体とを有し、前記インナーリ
    ード部が前記半導体チップの主面上に配置されるととも
    に前記ボンディングパッドに接続され、前記アウターリ
    ード部が前記パッケージ本体の側面から外方に延在され
    ている半導体装置であって、 前記サポートリード部は、前記パッケージ本体に封止さ
    れるとともに、その一部が、ベースフィルムを含まない
    非導電性接着剤を介して前記半導体チップの主面上に配
    置されていることを特徴とする半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置であって、 前記インナーリード部と前記ボンディングパッドとは、
    ワイヤまたはバンプ電極を介して接続されていることを
    特徴とする半導体装置。
  6. 【請求項６】 請求項１、２、３、４または５記載の半
    導体装置であって、 前記サポートリード部の少なくとも１つは、前記インナ
    ーリード部と電気的に接続されていない独立のリード部
    であることを特徴とする半導体装置。
  7. 【請求項７】 請求項１、２、３、４または５記載の半
    導体装置であって、 前記サポートリード部の少なくとも１つは、前記パッケ
    ージ本体内において前記インナーリード部から分岐した
    リード部であることを特徴とする半導体装置。
  8. 【請求項８】 請求項１、２、３、４、５、６または７
    記載の半導体装置であって、 前記非導電性接着剤は、少なくともその一部が前記半導
    体チップの主面の端部に形成されていることを特徴とす
    る半導体装置。
  9. 【請求項９】 請求項１、２、３、４、５、６または７
    記載の半導体装置であって、 前記非導電性接着剤は、前記半導体チップの主面と前記
    サポートリード部との間の領域に、所定の間隔を置いて
    複数形成されていることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１、２、３、４、５、６、７、
    ８または９記載の半導体装置であって、 前記アウターリード部は、面実装可能に折り曲げられて
    おり、かつ、その一部に前記パッケージ本体の上面また
    は底面と水平な方向に向かって延在する延長部を含むこ
    とを特徴とする半導体装置。
  11. 【請求項１１】 請求項１、２、３、４、５、６、７、
    ８または９記載の半導体装置であって、 前記アウターリード部は、面実装可能に折り曲げられて
    おり、かつ、その一部に前記パッケージ本体の斜め上方
    に向かって延在する延長部を含むことを特徴とする半導
    体装置。
  12. 【請求項１２】 請求項１０または１１記載の半導体装
    置であって、 前記アウターリード部の幅方向の両側面には、前記パッ
    ケージ本体の上面方向に延在する一対のストッパが設け
    られていることを特徴とする半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置であっ
    て、 前記アウターリード部の下端部の幅は、前記斜め上方に
    向かって延在する延長部の幅よりも狭いことを特徴とす
    る半導体装置。
  14. 【請求項１４】 請求項１２または１３記載の半導体装
    置であって、 前記一対のストッパは、リードフレームのアウターリー
    ド部同士を連結するダムを折り曲げて形成されたもので
    あることを特徴とする半導体装置。
  15. 【請求項１５】 請求項１〜１４記載の半導体装置をプ
    リント配線基板の上下方向に複数個積層して実装したこ
    とを特徴とするマルチチップ・モジュール構造の半導体
    モジュール。
  16. 【請求項１６】 プリント配線基板と枠体とバックフィ
    ルムとを有し、前記プリント配線基板と前記バックフィ
    ルムとの間の実装空間の厚さが0.５６ｍｍ以下のＩＣカ
    ードであって、 前記実装空間に請求項１〜１４記載の半導体装置を実装
    したことを特徴とするＩＣカード。
  17. 【請求項１７】 請求項４記載の半導体装置の製造方法
    であって、 前記インナーリード部を治具を用いて前記半導体チップ
    の主面上に押さえつけ、前記インナーリード部と前記ボ
    ンディングパッドとをワイヤボンディングにより接続
    し、その後前記治具を取り除くことによって前記インナ
    ーリード部のワイヤ接続部を浮上させることを特徴とす
    る半導体装置の製造方法。
  18. 【請求項１８】 請求項４記載の半導体装置の製造方法
    であって、 前記半導体チップをチップサポート台を用いて押し上げ
    ることにより、前記半導体チップの主面と前記インナー
    リード部の底面とを接触または近接させ、前記インナー
    リード部と前記ボンディングパッドとをワイヤボンディ
    ングにより接続し、その後前記チップサポート台を取り
    除くことによって前記インナーリード部の底面と前記半
    導体チップの主面とを離間させることを特徴とする半導
    体装置の製造方法。
JP9041263A 1997-02-25 1997-02-25 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード Pending JPH10242368A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9041263A JPH10242368A (ja) 1997-02-25 1997-02-25 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード
TW087101324A TW409393B (en) 1997-02-25 1998-02-03 Semiconductor device and the manufacture method thereof
KR1019980005550A KR100679201B1 (ko) 1997-02-25 1998-02-23 반도체장치및그제조방법
US09/030,255 US6201297B1 (en) 1997-02-25 1998-02-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9041263A JPH10242368A (ja) 1997-02-25 1997-02-25 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード

Publications (1)

Publication Number Publication Date
JPH10242368A true JPH10242368A (ja) 1998-09-11

Family

ID=12603574

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9041263A Pending JPH10242368A (ja) 1997-02-25 1997-02-25 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード

Country Status (4)

Country Link
US (1) US6201297B1 (ja)
JP (1) JPH10242368A (ja)
KR (1) KR100679201B1 (ja)
TW (1) TW409393B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003006601A (ja) * 2001-06-22 2003-01-10 Toppan Forms Co Ltd 絶縁性接着剤を用いたｒｆ−ｉｄメディアの形成方法
WO2019142257A1 (ja) * 2018-01-17 2019-07-25 新電元工業株式会社 電子モジュール

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124150A (en) * 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
TW468258B (en) * 1998-10-21 2001-12-11 Hitachi Ltd Semiconductor device and method of manufacturing the same
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
DE10158770B4 (de) * 2001-11-29 2006-08-03 Infineon Technologies Ag Leiterrahmen und Bauelement mit einem Leiterrahmen
KR20050100656A (ko) * 2003-02-04 2005-10-19 어드밴스드 인터커넥트 테크놀로지스 리미티드 박막 다중 반도체 다이 패키지
DE102014100110A1 (de) * 2014-01-07 2015-07-09 Infineon Technologies Ag Package mit Anschlusspins mit lateralem Umkehrpunkt und lateral freigelegtem freien Ende
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
DE102016212886A1 (de) * 2016-07-14 2018-01-18 Zf Friedrichshafen Ag Anordnung und Verfahren zur Verbesserung der Lötverbindung zwischen einem Bauteil und einem Substrat
GB2567746B (en) * 2017-08-24 2022-03-16 Shindengen Electric Mfg Semiconductor device
JP7238277B2 (ja) * 2018-06-14 2023-03-14 富士電機株式会社 半導体装置、リードフレーム及び半導体装置の製造方法
US11069600B2 (en) * 2019-05-24 2021-07-20 Infineon Technologies Ag Semiconductor package with space efficient lead and die pad design

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234866A (en) 1985-03-25 1993-08-10 Hitachi, Ltd. Semiconductor device and process for producing the same, and lead frame used in said process
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP3075617B2 (ja) 1991-12-25 2000-08-14 株式会社日立製作所 半導体集積回路装置
JPH05190750A (ja) * 1992-01-13 1993-07-30 Toshiba Corp 半導体装置
US5446313A (en) * 1992-05-25 1995-08-29 Hitachi, Ltd. Thin type semiconductor device and module structure using the device
JP2934119B2 (ja) * 1992-05-25 1999-08-16 株式会社日立製作所 半導体装置、積層体及びモジュール構造体
JPH08125118A (ja) * 1994-10-21 1996-05-17 Hitachi Ltd 半導体集積回路装置
JPH10199912A (ja) * 1997-01-16 1998-07-31 Hitachi Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003006601A (ja) * 2001-06-22 2003-01-10 Toppan Forms Co Ltd 絶縁性接着剤を用いたｒｆ−ｉｄメディアの形成方法
WO2019142257A1 (ja) * 2018-01-17 2019-07-25 新電元工業株式会社 電子モジュール
JP6594556B1 (ja) * 2018-01-17 2019-10-23 新電元工業株式会社 電子モジュール
US11309250B2 (en) 2018-01-17 2022-04-19 Shindengen Electric Manufacturing Co., Ltd. Electronic module

Also Published As

Publication number Publication date
US6201297B1 (en) 2001-03-13
KR100679201B1 (ko) 2007-08-16
KR19980071599A (ko) 1998-10-26
TW409393B (en) 2000-10-21

Similar Documents

Publication Publication Date Title
KR0179803B1 (ko) 리드노출형 반도체 패키지
EP0594395B1 (en) Semiconductor power module
TW497376B (en) Dual-die semiconductor package using lead as die pad
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US7795741B2 (en) Semiconductor device
US6153922A (en) Semiconductor device
JP2002222889A (ja) 半導体装置及びその製造方法
US20060264022A1 (en) Semiconductor device
JPH10242368A (ja) 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード
US6097081A (en) Semiconductor device having adhesive between lead and chip
US5757068A (en) Carrier film with peripheral slits
KR100600690B1 (ko) 반도체장치및그제조방법
KR0157857B1 (ko) 반도체 패키지
JPH11214448A (ja) 半導体装置および半導体装置の製造方法
JPH0558657B2 (ja)
JP4038021B2 (ja) 半導体装置の製造方法
KR950014120B1 (ko) 반도체 패키지의 제조방법
KR19980025890A (ko) 리드 프레임을 이용한 멀티 칩 패키지
JPH08125118A (ja) 半導体集積回路装置
KR20080084075A (ko) 적층 반도체 패키지
JP3288973B2 (ja) 半導体装置、積層体及びモジュール構造体
KR100709695B1 (ko) 반도체 패키지
KR100328181B1 (ko) 플립칩이 스택된 패키지 및 그 제조방법
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자
JPH10270625A (ja) 半導体装置およびその製造方法