KR100679201B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

반도체장치 및 그 제조방법에 관한 것으로서, 초박형이고 고신뢰도의 표면실장형 패키지를 제공하기 위해, 그의 주면에 본딩패드가 형성된 반도체칩, 각각이 내부리이드와 외부라이드를 갖는 여러개의 리이드, 칩서포트리이드, 내부리이드의 선단부와 본딩패드를 접속하는 본딩와이어 및 반도체칩, 내부리이드, 본딩와이어 및 칩서포트리이드를 봉지하는 수지봉지체를 갖고, 내부리이드의 선단부는 반도체칩의 외주에 배치되고 또한 반도체칩의 두께방향에 있어서 반도체칩의 두께내에 위치하고, 외부리이드가 수지봉지체의 측면에서 바깥쪽으로 연장되고, 칩서포트리이드의 일부가 반도체칩의 주면상에 배치되고 또한 접착제를 거쳐 반도체칩의 주면에 접착되는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, LOC박형화를 추진하여 제조비용을 저감할 수 있음과 동시에 패키지의 신뢰성 및 제조효율을 향상시킬 수 있고, 또한 LOC 구조의 패키지를 사용한 적층형 메모리모듈의 박형화를 추진하여 IC카드에 LOC구조의 패키지를 사용한 반도체장치를 적용할 수 있다는 효과가 얻어진다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 표면실장형 패키지의 박형화에 유효한 기술에 관한 것이다.
근래의 엔지니어링 워크스테이션이나 퍼스널 컴퓨터는 소형이고, 또한 대량의 데이타를 고속으로 처리하기 위해 대용량의 메모리를 필요로 하고 있으므로 표면실장형 패키지의 적층화기술이 검토되고 있다.
이와 같은 적층화에는 개개의 표면실장형 패키지의 박형화가 필수이므로 다양한 박형패키지가 개발되고 있다.
예를 들면, 일본국 특허공개공보 평성5-175406호에는 리이드프레임의 칩탑재부(다이패드)상에 배치된 반도체칩, 상기 반도체칩의 주위에 배치된 여러개의 리이드, 상기 반도체칩과 상기 여러개의 리이드의 내부리이드부를 봉지하는 수지봉지체를 갖는 TSOP(Thin Small Outline Package), TSOJ(Thin Small Outline J-lead package) 등의 박형패키지가 기재되어 있다.
또, 표면실장형 패키지의 하나로서 LOC(Lead On Chip)구조의 패키지가 있다. 이 패키지는 반도체칩의 주면(소자형성면)상에 절연테이프를 거쳐 내부리이드의 일부를 배치하고, 이 내부리이드의 선단부와 반도체칩의 본딩패드를 본딩와이어에 의해 전기적으로 접속하고, 상기 반도체칩, 내부리이드부, 절연테이프 및 본딩와이어를 수지에 의해 봉지하는 구조로 되어 있다. 상기 절연테이프는 폴리이미드와 같은 내열성수지로 구성된 베이스필름 및 그 양면에 형성된 접착제로 구성되어 있다. 이러한 종류의 LOC구조를 갖는 패키지는 예를 들면 미국특허공보 5,234,866호에 기재되어 있다.
본 발명자들이 상기 표면실장형 패키지의 초박형화, 고신뢰성에 대해 검토한 결과를 다음에 기술한다.
상기 TSOP 등의 박형패키지는 와이어흐름에 의한 본딩와이어간의 단락, 반도체칩의 위치어긋남에 의한 외관불량 등을 방지하기 위해 수지봉지공정 등의 제조공정에 있어서, 상기 반도체칩을 소정의 위치에 지지 또는 고정시키기 위한 지지리이드 및 상기 지지리이드와 일체로 형성된 칩탑재부(다이패드)를 갖고 있다. 이 칩탑재부는 반도체칩의 이면측에 배치되므로, 상기 칩탑재부의 두께에 상당하는 분만큼 표면실장형 패키지가 두껍게 되어 버린다.
따라서, 고 신뢰도이고 동시에 박형화된 표면실장형 패키지의 공급은 곤란한다.
또, 상술한 LOC구조의 패키지는 상기 TSOP와 같은 칩탑재부는 없지만, 그 구조상 리이드가 반도체칩의 주면상에 중첩되므로 상기 리이드의 두께에 상당하는 분만큼 표면실장형 패키지가 두껍게 되어 버린다. 또, 상기 반도체칩과 내부리이드부 사이에 개재되어 있는 절연테이프의 베이스필름이 예를 들면 두께50㎛정도의 막두께를 갖고 있으므로 이것이 패키지의 박형화를 방해하는 하나의 원인으로 되고 있다.
또, 상기 절연테이프의 두께에 본딩와이어의 루프높이가 가산되므로 표면실장형 패키지가 두껍게 되어 버렸다.
또, 이 LOC구조의 패키지를 사용해서 적층형 메모리모듈을 제조하는 경우에도 상기와 마찬가지 이유에 의해 메모리모듈을 박형화할 때의 방해로 된다.
또, 상기 베이스필름은 패키지내에서 차지하는 면적이 비교적 크므로 이 베이스필름이 봉지수지내의 수분을 흡습하는 것에 의해 봉지수지에 리플로크랙(reflow crack)이 발생할 우려가 있다.
또, 반도체장치의 가격저감이 요구되고 있지만 상기 절연테이프는 일반적으로 고가이며 반도체장치의 가격을 상승시키는 원인으로도 되고 있다.
본 발명의 목적은 표면실장형 패키지의 박형화를 추진하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 표면실장형 패키지의 제조비용을 저감하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 표면실장형 패키지의 신뢰성 및 제조양품률을 향상시키는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 표면실장형 패키지를 사용한 적층형 메모리모듈의 박형화를 추진하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 표면실장형 패키지가 탑재된 IC카드의 박형화를 추진하는 기술을 제공하는 것이다.
본 발명의 대표적인 개요는 다음과 같다.
본 발명의 반도체장치는 그의 주면에 본딩패드가 형성된 반도체칩, 각각이 내부리이드와 외부리이드를 갖는 여러개의 리이드, 칩서포트리이드, 상기 내부리이드의 선단부와 상기 본딩패드를 접속하는 본딩와이어 및 상기 반도체칩, 상기 내부리이드, 상기 본딩와이어 및 상기 칩서포트리이드를 봉지하는 수지봉지체를 갖고, 상기 내부리이드의 선단부는 상기 반도체칩의 외주에 배치되고 또한 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 두께내에 위치하고, 상기 외부리이드부가 상기 수지봉지체의 측면에서 바깥쪽으로 연장되고, 상기 칩서포트리이드의 일부가 상기 반도체칩의 주면상에 배치되고 또한 접착제를 거쳐 상기 반도체칩의 주면에 접착되어 있다.
또, 본 발명의 반도체장치는 여러개의 배선이 형성된 실장기판, 상기 실장기판상에 배치된 제1 표면실장형 패키지, 상기 제1 표면실장형 패키지상에 적층된 제2 표면실장형 패키지를 갖고, 상기 제1 및 제2 표면실장형 패키지의 각각은 그의 주면에 본딩패드가 형성된 반도체칩, 각각이 내부리이드와 외부리이드를 갖는 여러개의 리이드, 칩서포트리이드, 상기 내부리이드의 선단부와 상기 본딩패드를 접속하는 본딩와이어, 상기 반도체칩, 상기 내부리이드, 상기 본딩와이어 및 상기 칩서포트리이드를 봉지하는 수지봉지체를 갖고, 상기 내부리이드부의 선단부는 상기 반도체칩의 외주에 배치되고 또한 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 두께내에 위치하고, 상기 외부리이드부가 상기 수지봉지체의 측면에서 바깥쪽으로 연장되고, 상기 칩서포트리이드의 일부가 상기 반도체칩의 주면상에 배치되고 또한 접착제를 거쳐 상기 반도체칩의 주면에 접착되고, 상기 제1 및 제2 표면실장형 패키지의 대응하는 외부리이드가 전기적으로 접속되어 있다.
또, 본 발명의 반도체장치의 제조방법은 a) 그의 주면에 본딩패드가 형성된 반도체칩을 준비하는 공정, b) 외부프레임, 각각이 내부리이드와 외부리이드를 갖는 여러개의 리이드 및 칩서포트리이드를 갖는 리이드프레임으로서, 상기 여러개의 리이드와 상기 칩서포트리이드가 상기 외부프레임과 일체로 형성된 리이드프레임을 준비하는 공정, c) 상기 내부리이드의 선단부를 상기 반도체칩의 외주에 배치하고 또한 상기 내부리이드의 선단부를 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 두께내에 배치하고 또한 상기 칩서포트리이드의 일부를 상기 반도체칩의 주면상에 배치하는 공정, d) 상기 칩서포트리이드의 일부를 접착제를 거쳐 상기 반도체칩의 주면에 접착시키는 공정, e) 상기 내부리이드의 선단부와 상기 본딩패드를 본딩와이어에 의해 접속하는 공정, f) 상기 반도체칩, 상기 내부리이드, 상기 본딩와이어 및 상기 칩서포트리이드의 일부를 수지봉지체에 의해 봉지하는 공정 및 g) 상기 수지봉지체와 상기 리이드프레임의 외부프레임 사이에 있어서 상기 칩서포트리이드를 절단하는 공정을 포함한다.
또, 구체적으로는 [1] 본 발명의 반도체장치는 그의 주면에 본딩패드가 형성된 반도체칩, 내부리이드부, 외부리이드부 및 서포트리이드부로 이루어지는 리이드 와 반도체칩, 내부리이드부 및 서포트리이드부가 봉지된 패키지본체를 갖고, 내부리이드부가 반도체칩의 외주에 배치됨과 동시에 와이어를 거쳐 본딩패드에 접속되고 외부리이드부가 패키지본체의 측면에서 바깥쪽으로 연장되어 있는 반도체장치로서, 서포트리이드부는 패키지본체에 봉지됨과 동시에 그의 일부가 베이스필름을 포함하지 않는 비도전성 접착제를 거쳐 반도체칩의 주면상에 배치되어 있는 것이다.
이와 같은 반도체장치에 의하면, 반도체칩이 서포트리이드부에 피착된 구조로 되어 있으므로, 탭 또는 섬(island) 등의 반도체칩을 탑재하기 위한 기체(기체基體:base member)를 폐지할 수 있고, 이와 같은 기체에 점유되어 있던 두께분만큼을 생략하여 반도체장치의 패키지를 박형화할 수 있다.
또, 베이스필름을 포함하지 않는 비도전성 접착제에 의해 반도체칩이 서포트리이드부에 피착되어 있는 구조로 되어 있으므로, 베이스필름분만큼의 두께를 생략하여 반도체장치의 패키지를 박형화할 수 있음과 동시에 베이스필름에 기인하는 흡습을 억제하고 몰드수지의 내리플로성을 향상시켜 반도체장치의 신뢰성을 향상시킬 수 있다.
또, 고가의 베이스필름을 사용하지 않는 것에 의해 반도체장치의 가격을 저감할 수 있다.
또, 본 발명의 반도체장치는 반도체칩의 주면측에 있어서의 서포트리이드부의 높이가 와이어의 최대높이를 초과하지 않는 것이다.
이와 같은 반도체장치에 의하면, 반도체칩의 주면측의 몰드수지의 필요 두께가 와이어의 최대높이만으로 결정되게 되어 서포트리이드부의 두께를 고려할 필요가 없다.
또, 본 발명의 반도체장치는 내부리이드부의 표면에 있어서의 와이어의 접속점이 반도체칩의 두께방향에 있어서의 반도체칩의 주면의 높이를 초과하지 않는 것 또는 적어도 와이어가 접속될 내부리이드부의 하면이 반도체칩의 주면보다 하측에 배치되는 것이다.
이와 같은 반도체장치에 의하면, 내부리이드부의 표면에 있어서의 와이어의 접속점이 반도체칩의 두께방향에 있어서의 반도체칩의 주면의 높이를 초과하지 않거나 또는 반도체칩의 두께와 내부리이드부의 두께의 합계보다 낮은 위치에 설정되므로 와이어의 높이를 낮게 할 수 있다. 상기한 바와 같이, 본 발명의 반도체장치는 와이어의 최대높이에 의해 반도체칩 주면측의 몰드수지의 필요두께가 규정되므로 와이어의 높이를 저감하는 것에 이해 결국 반도체장치의 박형화를 도모하는 것이 가능하게 된다.
또한, 이와 같은 구조로 할 수 있는 것은 내부리이드부를 반도체칩의 주변에 배치하는 것에 의해 실현할 수 있는 것이다.
[2] 본 발명의 반도체장치는 그의 주면에 본딩패드가 형성된 반도체칩, 내부리이드부, 외부리이드 및 서포트리이드부로 이루어지는 리이드와 반도체칩, 내부리이드부 및 서포트리이드부가 봉지된 패키지본체를 갖고, 내부리이드부가 반도체칩의 주면상에 배치됨과 동시에 본딩패드에 접속되고 외부리이드부가 패키지본체의 측면에서 바깥쪽으로 연장되어 있는 반도체장치로서, 서포트리이드부는 패키지본체에 봉지됨과 동시에 그의 일부가 베이스필름을 포함하지 않는 비도전성 접착제를 거쳐 반도체칩의 주면상에 배치되어 있는 것이다.
이와 같은 반도체장치는 내부리이드부가 반도체칩의 주변이 아니라 주면상에 배치되어 있는 점에서 상기 [1]에 기재된 반도체장치와는 달리 내부리이드부의 두께분만큼 반도체장치의 박형화에는 불리하지만, 본딩패드가 반도체칩의 중앙부에 배치되어 있는 경우에도 대응할 수 있게 된다.
또, 반도체칩이 서포트리이드부에 피착된 구조로 되어 있으므로 탭 또는 섬 등의 반도체칩을 탑재하기 위한 기체를 폐지할 수 있어 이와 같은 기체에 점유되어 있던 두께분만큼을 생략해서 반도체장치의 패키지를 박형화할 수 있는 것, 베이스필름을 포함하지 않는 비도전성 접착제에 의해 반도체칩이 서포트리이드부에 피착되어 있는 구조로 되어 있으므로 베이스필름분만큼의 두께를 생략하고 반도체장치의 패키지를 박형화할 수 있음과 동시에 베이스필름에 기인하는 흡습을 억제하고 몰드수지의 내리플로성을 향상시켜 반도체장치의 신뢰성을 향상시킬 수 있는 것 및 고가의 베이스필름을 사용하지 않는 것에 의해 반도체장치의 가격을 저감할 수 있는 것은 상기 [1]에 기재된 반도체장치와 마찬가지이다.
또한, 본 발명의 반도체장치에서는 내부리이드부와 본딩패드는 와이어 또는 범프전극을 거쳐 접속할 수 있다.
[3] 본 발명의 반도체장치는 상기 [1] 또는 [2]에 기재된 반도체장치로서, 서포트리이드부의 적어도 하나는 내부리이드부와 전기적으로 접속되어 있지 않은 독립된 리이드부인 것 또는 서포트리이드부의 적어도 하나는 패키지본체내에 있어서 내부리이드부에서 분기된 리이드부인 것이다.
서포트리이드부를 내부리이드부와 전기적으로 접속되어 있지 않은 독립된 리이드부로 하는 경우에는 전기적인 신호를 전송하는 내부리이드부를 서포트리이드부에서 독립시킬 수 있으므로, 그 내부리이드부의 부유용량을 저감할 수 있어 고속의 신호의 전송에 사용하는 것이 가능하게 된다. 또, 서포트리이드부를 내부리이드부에서 분기된 리이드부로 하는 경우에는 임의의 위치에 서포트리이드부를 마련할 수 있어 리이드설계의 자유도를 증가시킬 수 있다.
[4] 본 발명의 반도체장치는 상기 [1]∼[3]에 기재된 반도체장치로서, 비도전성 접착제는 적어도 그의 일부가 반도체칩의 주면의 끝부에 형성되어 있는 것이다.
이와 같은 반도체장치에 의하면, 비도전성 접착제가 반도체칩의 주면의 끝부에 형성되어 있으므로, 반도체칩 끝부에 있어서의 반도체기판과 리이드와의 단락불량을 방지할 수 있다. 즉, 반도체칩의 표면에는 통상 비활성화막(passivation) 등의 절연성 보호막이 형성되어 있지만, 그 끝부에서는 스크라이빙(scribing)공정에 있어서의 반도체칩으로의 분단시에 절연성 보호막이 손상되는 것을 방지하기 위해 절연성 보호막이 마련되어 있지 않다. 본 발명의 반도체장치에서는 서포트리이드부와 반도체칩 사이를 베이스필름을 갖지 않은 절연성 접착제에 의해 접합했으므로 그 간격이 매우 좁게 되어 있지만, 이와 같은 경우에도 반도체칩의 주면의 끝부에 절연성 접착제가 형성되어 있으므로 반도체기판과 서포트리이드부가 단락되는 일은 없다.
[5] 본 발명의 반도체장치는 상기 [1]∼[4]에 기재된 반도체장치로서, 비도전성 접착제는 반도체칩의 주면과 서포트리이드부 사이의 영역에 소정의 간격을 두어 여러개 형성되어 있는 것이다.
이와 같은 반도체장치에 의하면, 비도전성 접착제가 반도체칩의 주면과 서포트리이드부 사이의 영역에 있어서 1면에 균일하게 형성되어 있는 것이 아니라 소정의 간격을 두고 여러개 형성되어 있으므로, 비도전성 접착제의 사용량을 저감시키고 또 비도전성 접착제의 도포공정에 이어서 공정시간을 단축해서 공정을 합리화할 수 있다. 도포량의 저감 및 도포시간의 합리화는 반도체장치의 제조비용을 저감시킬 뿐만 아니라 도포량의 저감에 의한 비도전성 접착제의 흡습량의 저감을 도모하고 반도체장치의 내리플로성 및 신뢰성을 향상시킬 수 있다
[6] 본 발명의 반도체장치는 상기 [1]∼[5]에 기재된 반도체장치로서, 외부리이드부가 면실장 가능하게 구부러져 있고, 또한 그의 일부에 패키지 본체의 상면 또는 바닥면과 수평인 방향을 향하여 연장하는 연장부, 또는 그의 일부에 패키지 본체의 경사진 위쪽방향을 향해서 연장하는 연장부를 포함하는 것이다.
또, 본 발명의 반도체장치는 외부리이드부의 폭방향의 양측면에 패키지 본체의 상면방향으로 연장하는 1쌍의 스토퍼가 마련되어 있는 것이고, 또 외부리이드부의 하단부의 폭이 경사진 위쪽방향을 향해서 연장하는 연장부의 폭보다 좁은 것이고, 또 1쌍의 스토퍼는 리이드프레임의 외부리이드부끼리를 연결하는 댐을 구부려 형성된 것인 것이다.
이와 같은 반도체장치에 의하면, 외부리이드부가 면실장 가능하게 구부러져 있으므로 면실장할 수 있음과 동시에 반도체장치를 적층화해서 모듈을 구성하는것도 가능하게 되어 본 발명의 반도체장치를 탑재한 전자회로장치의 소형화를 도모할 수 있다.
또, 외부리이드부가 구부러져 형성되고 그의 일부에 수평방향의 연장부 또는 경사진 방향의 연장부가 마련되어 있으므로 외부리이드부의 길이를 결과로서 길게 할 수 있다. 그 때문에, 납땜에 의한 실장후의 열팽창 계수의 상이에 의한 열응력을 연장부를 포함하는 외부리이드부의 전체에서 흡수하여 납땜부에 걸리는 응력을 저감할 수 있다. 그 결과, 실장후의 납땜의 수명을 향상시키고 본 발명의 반도체장치를 탑재한 전자회로장치의 신뢰성을 향상시킬 수 있다.
또, 외부리이드부의 연장부가 패키지 본체의 경사진 위쪽방향을 향해서 연장하고 있고, 또 외부리이드부의 폭방향의 양측면에 패키지 본체의 상면방향으로 연장하는 1쌍의 스토퍼가 마련되고, 또 외부리이드부의 하단부의 폭이 경사진 위쪽방향을 향해서 연장하는 연장부의 폭보다 좁으므로 반도체장치를 적층해서 모듈을 구성할 때 그 조립을 용이하게 할 수 있다. 또한, 1쌍의 스토퍼는 리이드프레임의 외부리이드부끼리를 연결하는 댐을 구부려 형성된 것이므로 그 제조를 간단하게 실행하는 것이 가능하게 된다.
[7] 본 발명의 반도체모듈은 상기한 반도체장치를 프린트 배선기판의 상하방향으로 여러개 적층해서 실장한 멀티칩 모듈구조를 갖는 것이다.
이와 같은 반도체모듈에 의하면, 박형화된 반도체장치를 적층해서 구성하므로 모듈 전체를 박형화할 수 있어 반도체모듈을 탑재하는 전자회로장치의 실장밀도를 향상시킬 수 있다.
[8] 본 발명의 IC카드는 프린트 배선기판의 프레임과 백필름을 갖고 프린트 배선기판과 백필름 사이의 실장공간의 두께가 0.56mm이하인 IC카드로서 실장공간에 상기한 반도체장치를 실장하는 것이다.
이와 같은 IC카드에 의하면, 상기한 반도체장치를 사용하므로 IC카드의 실장공간에 이것을 탑재할 수 있다. 반도체장치는 베어칩(bare chip) 등 성형되어 있지 않은 것이 아니라 패키지에 의해 성형된 것이므로 오염이 방지, 내α선성이 우수한 IC카드로 할 수 있다.
[9] 본 발명의 반도체장치의 제조방법은 상기 [2]에 기재된 반도체장치의 제조방법으로서, 내부리이드부를 지그를 사용해서 반도체칩의 주면상에 눌러붙이고 내부리이드부와 본딩패드를 와이어본딩에 의해 접속하고 그 후 지그를 제거하는 것에 의해 내부리이드부의 와이어 접속부를 부상시키는 것, 또는 반도체칩을 칩서포트대를 사용해서 밀어올리는 것에 의해 반도체칩의 주면과 내부리이드부의 바닥면을 접촉 또는 근접시키고 내부리이드부와 본딩패드를 와이어본딩에 의해 접속하고 그 후 칩서포트대를 제거하는 것에 의해 내부리이드부의 바닥면과 반도체칩의 주면을 이간시킨 것이다.
이와 같은 반도체장치의 제조방법에 의하면, 내부리이드부를 지그를 사용해서 반도체칩의 주면상에 눌러붙이고 와이어를 접속한 후 지그를 제거하는 것에 의해 내부리이드부의 와이어 접속부를 부상시키거나 또는 칩서포트대를 사용해서 반도체칩을 밀어올리고 와이어를 접속한 후 칩서포트대를 제거하는 것에 의해 내부리이드부와 반도체칩을 이간시키므로 와이어의 최고점을 낮게 해서 반도체장치의 박형화를 도모할 수 있다.
이하, 본 발명의 실시예를 도면에 따라 상세하게 설명한다.
실시예1
도 1은 본 실시예1의 반도체장치의 평면도, 도 2의 (a)는 도 1의 Ⅱa-Ⅱb선에 따른 단면도, 도 2의 (b)는 도 1의 Ⅱb-Ⅱb선에 따른 단면도이다. 또한, 도 1은 패키지의 내부구조를 보기 쉽게 하기 위해 패키지의 본체의 일부의 도시를 생략하고 있다.
본 실시예의 반도체장치는 표면실장형 LSI패키지의 1종인 TSOJ(Thin Small Outline J-lead package)이다.
트랜스퍼 몰드법에 의해 성형된 에폭시계 수지로 이루어지는 패키지본체(1)의 내부에는 DRAM(Dynamic Random Access Memory) 등의 메모리LSI를 형성한 단결정 실리콘의 반도체칩(2)가 봉지되어 있다. 반도체칩(2)의 주변에는 TSOJ의 외부접속단자를 구성하는 여러개의 리이드(5)의 내부리이드부(5A)가 배치되어 있고, Au와이어(7)을 거쳐 반도체칩(2)의 주면의 주변부에 형성된 본딩패드(8)과 전기적으로 접속되어 있다. 또, 반도체칩(2)의 주면상에는 여러개의 리이드(5)의 서포트리이드부(5C)가 배치되어 있따. 리이드(5)는 Cu 또는 Fe계 합금등으로 이루어진다.
서포트리이드부(5C)는 내부리이드부(5A)에서 분기되는 것(5C-1)과는 내부리이드부(5A)는 독립으로 마련되는 것(5C-2)가 있다. 내부리이드부(5A)에서 분기되는 서포트리이드부(5C-1)은 내부리이드부(5A)의 배치에 맞춰 임의의 위치에 배치할 수 있다는 설계의 자유도가 있지만, 내부리이드부(5A)와는 독립으로 마련되는 서포트리이드부(5C-2)는 대형의 리이드로 할 수 있어 반도체칩(2)의 유지특성을 양호하게 할 수 있다. 한편, 내부리이드부(5A)에서 분기되는 서포트리이드부(5C-1)를 마련하면 서포트리이드부(5C-1)에 의한 부유용량이 내부리이드부(5A)에 부가되므로 고속의 신호를 전송하는 단자에 마련하는 것은 바람직하지 않다. 내부리이드부(5A)와는 독립으로 마련되는 서포트 리이드부(5C-2)에는 이와 같은 불리한 점은 없다. 또한, 본 실시예1에서는 상기 서포트리이드부(5C-1), (5C-2)의 양쪽을 마련한 예를 설명하고 있지만, 어느 한쪽의 서포트리이드부(5C)만을 마련한 것이라도 좋다. 서포트리이드부(5C-1)을 포함하는 단면도를 도 2의 (a)에, 서포트리이드부(5C-2)를 포함하는 단면도를 도 2의 (b)에 각각 도시한다.
도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이, 리이드(5)의 서포트리이드부(5C)와 반도체칩(2)는 비도전성의 접착제(6)에 의해 접착되어 있다. 즉, 이 TSOJ는 서포트리이드부(5C)와 반도체칩(2) 사이에 베이스필름을 갖는 두꺼운 절연테이프를 마련하지 않고 접착제(6)만으로 양자를 접착하고 있다. 접착제(6)은 예를 들면 열가소성을 갖는 폴리이미드수지로 이루어진다.
상기 리이드(5)의 외부리이드부(5B)는 패키지본체(1)이 긴변방향의 양측면에서 바깥쪽으로 연장하고 있다. 도 2의 (a)에 도시한 바와 같이, 외부 리이드부(5B)는 패키지본체(1)의 두께방향(상하방향)의 대략 중간부에서 수평방향으로 연장하는 부분(5B-a), 경사진 위쪽방향을 향해서 연장하는 연장부(5B-b), 수직방향으로 연장하는 부분(5B-c) 및 반원형상으로 만곡된 선단부분 (5B-d)로 구성되고, 전체로서 소위 J밴드형상으로 성형되어 있다. 따라서, 외부리이드부(5B)는 경사진 위쪽방향을 향해서 연장하는 연장부(5B-b)를 마련한 분만큼 통상의 TSOJ의 외부리이드부에 비해 전체길이가 길게 되어 있다.
상기 TSOJ의 두께방향을 따른 각 부의 치수의 1예를 도 3의 (a)에 도시하면 패키지본체(1)의 하면에서 반도체칩(2)의 하면까지의 수지의 두께(△Ta)는 0.1mm, 반도체칩(2)의 두께(△Tc)는 0.2mm, 반도체칩(2)의 상면에서 패키지본체(1)의 상면까지의 수지의 두께(△Tb)는 0.2mm이다. 따라서, 패키지본체(1)의 두께는 0.5mm로 된다. 또, 리이드(5)의 판두께는 0.7∼0.125mm, 접착제(6)의 막두께는 0.01mm, 패키지본체(1)의 하면과 외부리이드부(5B)의 하단부와의 공간 (△s)는 0.03mm이다.
이와 같이 패키지본체(1)의 두께를 0.5mm로 얇게 할 수 있는 것은 서포트리이드부(5C)의 높이가 Au와이어(7)의 최대높이보다 편차△d1만큼 낮게 되어 있기 때문이고, 또 내부리이드부(5A)에 Au와이어가 접속되어 있는 부분의 위치 즉 내부리이드부(5A)의 상면이 반도체칩(2)의 주면보다 편차△d2만큼 낮게 되어 있기 때문이다. 즉, Au와이어(7)의 최대높이에 의해 반도체칩(2)의 상면에서 패키지본체(1)의 상면까지의 수지의 두께(△Tb)가 결정되고, Au와이어(7)의 최대높이는 서포트리이드부(5C)의 높이를 반도체칩의 주면이 위치보다 낮게 하는 것에 의해 낮게 할 수 있기 때문이다.
또한, 내부리이드부(5A)로의 Au와이어(7)의 본딩은 스티치본딩(stitch bonding)이므로 본딩조건을 선택하는 것에 의해 Au와이어(7)의 높이를 낮게 할 수 있는 경우도 있다. 따라서, 본 실시예1에서는 내부리이드부(5A)의 표면을 반도체칩(2)의 주면보다 낮게 마련한 예를 도시했지만 이것에 구속되는 것이 아니라, 도 3의 (b)에 도시한 바와 같이 내부리이드부(5A)의 표면이 반도체칩(2)의 주면보다 높게 되어도 좋다.
본 실시예1의 TSOJ를 조립하기 위해서는 우선 도 4에 도시된 바와 같은 리드프레임LF를 마련한다. 실제의 리드프레임LF는 패키지5, 6개분 정도가 연속된 구조로 되어 있지만 도면에는 패키지1개분의 영역을 도시한다.
다음에, 이 리드프레임LF의 서포트리이드부(5C)의 이면에 디스펜서 등을 사용해서 접착제(6)을 도포한다. 접착제(6)은 도 5에 도시한 바와 같이 각 서포트리이드부(5C)의 이면의 반도체칩(2)에 접착되는 영역의 전체에 도포해도 좋지만, 본 실시예1에서는 접착제(6)의 사용량 및 도포시간을 삭감하기 위해 도 6에 도시한 바와 같이 각 서포트리이드부(5C)의 2, 3개소에 스폿형상으로 도포한다. 또, 디스펜서를 사용해서 접착제(6)을 도포하는 수단 대신 미리 미세한 치수로 재단한 시트형상 접착제를 서포트리이드부(5C)상에 배치하도록 해도 좋다.
다음에, 도 7 및 도 8에 도시한 바와 같이 반도체칩(2)의 주면상에 서포트리이드부(5C)를 위치결정하고 접착제(6)에 의해 양자를 접착한 후, 도 9 및 도 10에 도시한 바와 같이 반도체칩(2)의 본딩패드(8)과 내부리이드부(5A) 사이에 Au와이어(7)을 본딩해서 양자를 전기적으로 접속한다.
다음에, 도 11 및 도 12에 도시한 바와 같이 트랜스퍼 몰드법에 의해 패키지본체(1)을 성형해서 반도체칩(2)을 봉지한다. 그 후, 패키지본체(1)와 외부에 노출되어 있는 리이드프레임LF의 외부리이드부(5B) 이외의 부분을 절단 제거하고, 다음에 외부리이드부(5B)를 성형하는 것에 의해 상기 도 1 및 도 2에 도시한 TSOJ가 완성된다.
도 13은 본 실시예1의 TSOJ를 프린트 배선기판(9)에 실장한 상태를 도시한 단면도이다. 이 TSOJ를 프린트 배선기판(9)에 실장하기 위해서는 미리 땜납도금을 실시한 외부리이드부(5B)를 프린트 배선기판(9)의 전극(10)상에 위치결정한다. 전극(10)의 표면에 미리 땜납페이스트를 인쇄해 두고 그 점착력에 의해 외부리이드부(5B)를 위치결정한 후 예비가열을 실행해서 외부리이드부(5B)의 표면의 땜납도금을 약간 녹이는 것에 의해 임시고정을 실행해도 좋다. 또, TSOJ를 프린트 배선기판(9)의 이면(하면)에 실장하는 경우에는 프린트 배선기판(9)의 이면과 TSOJ의 이면에 임시고정용 수지를 도포하고, 이 임시고정용 수지를 베이킹처리하는 것에 의해 TSOJ의 위치결정, 고정을 실행한다. 이 후 이 상태에서 땜납도금을 리플로한다. 또, 본 실시예의 TSOJ는 도 14에 도시한 바와 같이 외부리이드부(5B)의 형상을 변경하지 않아도 패키지본체(1)의 상하면을 반전시켜 실장하는 것이 가능하다.
본 실시예1의 TSOJ에 의하면 리이드(5)의 서포트리이드부(5C)와 반도체칩(2)사이에 베이스테이프를 거치지 않고 접착제(6)만으로 양자를 접착하고 있으므로, 베이스테이프의 막두께에 상당하는 분만큼 패키지본체(1)을 박형화할 수 있다. 또, 패키지본체(1)의 박형화는 서포트리이드부(5C)의 높이를 Au아이어(7)의 최대높이를 초과하지 않도록 하는 것에 의해서도 또는 내부리이드부(5A)의 표면을 반도체칩(2)의 주면보다 낮게 하는 것에 의해서도 실현할 수 있다.
본 실시예의 TSOJ에 의하면, 절연테이프를 사용한 TSOJ에 비해 부품점수가 적어지므로 제조비용을 저감할 수 있다.
본 실시예의 TSOJ에 의하면, 절연테이프를 사용한 TSOJ와 같이 패키지본체(1)의 내부에 비교적 흡습성이 높은 베이스필름을 봉지하지 않으므로, TSOJ를 프린트 배선기판에 실장할 때 등의 열에 의한 리플로크랙이 거의 발생하지 않는다. 또, 상기 도 6에 도시한 바와 같이 접착제(6)을 스폿형상으로 도포한 경우에는 접착제(6)에 의한 흡습량도 저감할 수 있으므로 리플로크랙내성이 더욱 향상한다.
본 실시예의 TSOJ에 의하면, 외부리이드부(5B)에 경사진 위쪽방향을 향해서 연장하는 연장부를 마련해서 그 전체길이를 길게 한 것에 의해 외부리이드부(5B)에 탄력성을 갖게 할 수 있다. 이것에 의해, 외부리이드부(5B)의 탄력성에 의해 기판실장시의 납땜 등의 온도사이클에 의한 응력이 흡수되므로, 프린트 배선기판(9)의 전극(10)과 외부리이드부(5B)의 접속부에 땜납크랙 등이 발생하는 불합리를 방지할 수 있다.
실시예2
도 15는 본 실시예2의 반도체장치의 단면도이고, 도 16은 도 15의 일부를 확대해서 도시한 단면도이다.
본 실시예2의 TSOJ는 리이드(5)의 서포트리이드부(5C)와 반도체칩(2)를 접착하는 상기 접착제(6)의 일부를 반도체칩(2)의 주면의 끝부에 배치하고 있다.
도 16에 확대해서 도시한 바와 같이, 반도체칩(2)의 주면은 통상 집적회로를 보호하는 최종비활성화막(11)이나 폴리이미드막(12)에 의해 피복되어 있지만, 웨이퍼 프로세스 완료후에 웨이퍼를 다이싱(dicing)해서 반도체칩(2)를 형성할 때 질화 실리콘막 등에 의해 구성된 최종비활성화막(11)이나 α선 차폐용 폴리이미드막(12)에 크랙이 발생하는 것을 방지하기 위해 반도체칩(2)의 주면의 끝부에는 이들 막은 형성되지 않는다.
그 때문에, 접착제(6)의 막두께를 얇게 하면 서포트리이드부(5C)의 하면과 반도체칩(2)의 주면의 끝부가 접촉해서 단락불량을 일으킬 우려가 있다. 또, 반도체칩(2)의 측면에는 Si기판면이 노출되어 있으므로, 서포트리이드부(5C)의 변형이나 패키지내의 도전성이물의 존재에 의해 서포트리이드부(5C)와 반도체칩(2)가 단락불량을 일으킬 우려도 있다.
그래서, 본 실시예와 같이 반도체(2)의 주면의 끝부를 비도전성의 접착제(6)에 의해 피복해 두는 것에 의해, 접착제(6)의 막두께를 얇게 한 경우에도 서포트리이드부(5C)와 반도체칩(2)가 단락하는 불량을 확실하게 방지하는 것이 가능하게 된다.
실시예3
도 17은 본 실시예3의 반도체장치의 사시도이고, 도 18은 이 반도체장치의 단면도이다.
본 실시예의 TSOJ는 리이드(5)의 외부리이드부(5B)의 경사진 위쪽방향을 향해서 연장하는 연장부에 외부리이드부(5B)의 폭방향의 양측면에서 위쪽을 향해 여장하는 1쌍의 스토퍼(3), (3)을 마련하고 있다. 이 스토퍼(3)은 리이드(5)와는 다른 재료로 구성할 수 도 있지만 본 실시예에서는 리이드(5)와 동일한 재료로 구성하고 있다. 구체적으로는 도 19의 (a)에 도시한 바와 같이, 패키지본체(1)을 몰드한 후의 리이드프레임의 절단공정에서 외부리이드부(5B)기리를 연결하고 있는 댐(3A)를 도시한 바와 같은 형상으로 절단하고, 다음에 동일 도면 도 19의 (b)에 도시한 바와 같이 이것을 위쪽으로 구부려 스토퍼(3)을 형성한다.
도 20은 예를 들면 2단으로 적층한 본 실시예의 TSOJ를 프린트 배선기판(9)상에 2열로 배열해서 실장한 적층형 메모리모듈의 사시도이다.
이 적층형 메모리모듈을 조립하기 위해서는 도 21에 도시한 바와 같이 상기 실시예1에서 설명한 프로세스에 따라 프린트 배선기판(9)의 전극(10)상에 제1 TSOJ를 실장한 후 그 위에 제2 TSOJ를 중첩시키고, 제2 TSOJ의 외부 리이드부(5B)의 하단을 제1 TSOJ의 외부리이드부(5B)상에 위치결정한다. 이 때, 미리 제2 TSOJ의 외부리이드부(5B)의 하단에 땜납페이스트를 도포해 두고 그 점착력에 의해 상하의 외부리이드부(5B)끼리를 임시로 부착해도 좋다.
본 실시예3의 TSOJ는 외부리이드부(5B)의 폭방향의 양측면에 상술한 1쌍의 스토퍼(3), (3)이 마련되어 있으므로 이 스토퍼(3), (3)을 가이드로서 이용하는 것에 의해, 제2 TSOJ의 외부리이드부(5B)의 하단을 제1 TSOJ의 외부리이드부(5B)상에 정확하고 또한 신속하게 위치결정할 수 있다. 이 때, 도 22에 도시한 바와 같이 각 외부리이드부(5B)의 하단 즉 반원형상으로 만곡된 부분의 폭(Wd)를 경사진 위쪽방향을 향해서 연장하는 부분의 폭(Wb)보다 좁게(Wd<Wb) 가공해 두는 것에 의해, 외부리이드부(5B)가 다소 변형되어 있는 경우에도 스토퍼(3), (3) 사이에 외부리이드부(5B)의 하단을 신속하게 삽입할 수 있다.
그 후, 프린트 배선기판(9)을 트레이에 탑재하여 리플로로 반송하고 TSOJ의 외부리이드부(5B)의 표면에 피착된 납땜도금을 용융시키는 것에 의해, 프린트 배선기판(9)의 전극(10)과 제1 TSOJ의 외부리이드부(5B) 및 상하의 TSOJ의 외부리이드부(5B)끼리를 각각 접속, 고정시킨다.
상기 제2 TSOJ의 각 외부리이드부(5B)는 제1 TSOJ의 외부리이드부(5B)에 마련된 스토퍼(3), (3) 사이에 삽입되므로, 프린트 배선기판(9)를 탑재한 트레이를 리플로로 반송하는 도중의 진동 등에 의해 외부리이드부(5B)가 그 폭방향(패키지본체(1)의 긴변방향)을 따라 어긋나는 일은 없다. 또, 제2 TSOJ의 외부리이드부(5B)의 하단은 제1 TSOJ의 외부리이드부(5B)의 경사진 위쪽방향을 향해서 연장하는 부분상에 위치하고 있으므로, 외부리이드부가 연장하는 방향(패키지본체(1)의 짧은변방향)을 따른 어긋남도 방지된다. 또한, 스토퍼(3)은 패키지본체(1)에서 바깥쪽으로 연장하는 모든 외부리이드부(5B)에 마련할 필요는 없고 일부의 외부리이드부(5B)에만 마련해도 좋다.
이와 같이 본 실시예3에 의하면, 프린트 배선기판(9)상에 여러개의 TSOJ를 적충해서 메모리모듈을 조립할 때 상하의 TSOJ의 외부리이드부(5B)끼리를 고정밀도로 신속하게 접속할 수 있으므로 이 메모리모듈의 제조양품률 및 스루풋을 향상시킬 수 있다.
또, 본 실시예3에 의하면 박형의 TSOJ를 사용하는 것에 의해 적층형 메모리모듈의 박형화를 추진할 수 있다.
본 실시예3의 TSOJ는 3층 또는 그 이상 중첩해서 실장할 수 있는 것은 물론이다. 예를 들면, 도 23은 프린트 배선기판(9)상에 여러개의 TSOJ를 적충하고 그 양측면에 배치된 1쌍의 프린트 배선기판(13)에 의해 TSOJ끼리를 전기적으로접속한 적층형 메모리모듈의 1예이다.
실시예4
도 24는 본 실시예4의 반도체장치의 평면도이고, 도 25는 이 반도체장치의 단면도이다.
본 실시예4의 TSOJ는 반도체칩(2)의 주면상에 리이드(5)의 내부리이드부(5A)가 배치되고, 반도체칩(2)의 중앙부에 배치한 본딩패드(8)과 Au와이어(7)을 거쳐 전기적으로 접속되어 있다. 리이드(5)의 서포트리이드부(5C)와 반도체칩(2)는 비도전성 접착제(6)에 의해 접착되어 있다.
본 실시예4의 TSOJ는 상기 실시예1∼3의 TSOJ와 달리 내부리이드부(5A)가 반도체칩(2)의 주면상에 배치되어 있으므로, 패키지본체(1)의 두께를 얇게 하는 점에 있어서는 약간 뒤떨어진다. 그러나, 본 실시예4에서는 반도체칩(2)의 중앙부에 본딩패드(8)이 배치된 구성의 것도 대응할 수 있다. 또한, 반도체칩(2)의 주면과 내부리이드부(5A)의 바닥면의 공간은 약 0.1mm으로 할 수 있다. 그 밖의 구성은 실시예1과 마찬가지이다.
본 실시예4의 TSOJ의 제조방법은 실시예1에 있어서의 리이드프레임LF로의 반도체칩(2)의 접착공정(도 7, 도 8)까지는 마찬가지이지만, Au와이어(7)의 본딩시에 도 26에 도시한 바와 같이 지그(17a)에 의해 내부리이드부(5A)를 눌러붙이고 이 상태에서 Au와이어(7)의 본딩을 실행할 수 있다. 이와 같이 해서 본딩을 실행하면 내부리이드부(5A)가 눌러붙혀지는 것에 의해 도시하는 바와 같이 그의 선단이 아래쪽으로 내려가서 Au와이어(7)의 행로를 짧게 할 수 있다. Au와이어(7)의 본딩이 실행된 후 지그(17a)를 제거하면 내부리이드부(5A)의 스프링백에 의해 그의 선단부는 원래의 높이로 되돌아가고 반도체칩(2)의 주면에서 이간한 위치에 설치되게 된다.
이와 같은 방법에 의해 와이어본딩을 실행하면 짧은 행로로 Au와이어(7)이 본딩되므로 스프링백후의 Au와이어(7)의 높이를 낮게 할 수 있다. 이 결과, 패키지본체(1)의 두께를 저감하는 것이 가능하게 된다.
또, 본 실시예4의 TSOJ의 제조방법으로서 이하의 방법도 예시할 수 있다. 즉, 도 27a에 도시한 바와 같이 칩서포트대(17b)에 의해 반도체칩(2)를 서포트리이드부(5C)와 함께 밀어올리고 이 상태에서 Au와이어(7)의 본딩을 실행할 수 있다. 이 때, 서포트리이드부(5C) 및 외부리이드부(5B)의 일부는 변형된다. 이와 같이 해서 본딩을 실행하면 내부리이드부(5A)의 하면과 반도체칩(2)의 주면은 평행한 상태로 접촉 또는 근접하여 반도체칩(2)의 표면을 손상시키는 일이 없다. 또, Au와이어(7)의 행로가 짧아지는 것은 상기의 방법과 마찬가지이다. Au와이어(7)의 본딩이 실행된 후에 칩서포트대(17b)를 내리면, 도 27b에 도시한 바와 같이 서포트리이드부(5C) 및 외부리이드부(5B)의 변형은 원래대로 되돌아가고 내부리이드부(5A)는 반도체칩(2)의 주면에서 이간된 위치에 설치되게 된다.
이와 같은 방법에 의해 와이어본딩을 실행하면 짧은 행로로 Au와이어(7)이 본딩되므로 Au와이어(7)의 높이를 낮게 할 수 있음과 동시에 반도체칩(2)의 표면의 손상을 방지할 수 있다.
이들 경우도 상기 실시예2와 같이 반도체칩(2)의 주면의 끝부를 접착제(6)에 의해 피복해 두는 것에 의해, 접착제(6)의 막두께를 얇게 한 경우에도 서포트리이드부(5C)와 반도체칩(2)가 단락하는 불량을 확실하게 방지하는 것이 가능하게 된다. 또, 상기 실시예3과 같이 외부리이드부(5B)의 연장부에 스토퍼(3), (3)을 마련하는 것에 의해 적층형 메모리모듈의 제조양품률 및 스루풋을 향상시킬 수 있다.
실시예5
도 28은 본 실시예5의 반도체장치의 단면도이다.
본 실시예의 TSOJ는 반도체칩(2)의 주면상에 형성된 Au의 범프전극(15)상에 리이드(5)의 내부리이드부(5A)가 전기적으로 접속되어 있다. 또, 리이드(5)의 서포트리이드부(5C)와 반도체칩(2)는 비도전성의 접착제(6)에 의해 접착되어 있다.
본 실시예의 TSOJ Au와이어(7) 대신 범프전극(15)를 사용한 것에 의해 반도체칩(2)의 상면에서 패키지본체(1)의 상면까지의 수지의 두께를 상기 실시예4의 TSOJ에 비해 얇게 할 수 있으므로 패키지본체(1)을 더욱 박형화하 수 있다.
이 경우도 상기 실시예2와 같이 반도체칩(2)의 주면의 끝부를 접착제(6)에 의해 피복해 두는 것에 의해, 접착제(6)의 막두께를 얇게 한 경우에도 서포트리이드부(5C)와 반도체칩(2)가 단락하는 불량을 확실하게 방지하는 것이 가능하게 된다. 또, 상기 실시예3과 같이 외부리이드부(5B)의 연장부에 스토퍼(3), (3)을 마련하는 것에 의해 적층형 메모리모듈의 제조양품률 및 스루풋을 향상시킬 수 있다.
실시예6
도 29는 본 실시예6의 IC카드의 단면도이다.
본 실시예6의 IC카드는 0.1mm의 두께를 갖는 프린트 배서기판(18)과 0.1mm의 두께를 갖는 백필름(19) 사이의 실장공간에 상기한 실시예1∼5의 TSOJ를 실장한 것이다. 프린트 배선기판(18)과 백필름(19)는 PVC로 이루어지는 프레임(20)으로 지지되어 있다. 프린트 배선기판(18)에는 외부리이드부(5B)가 접속되는 전극(21)이 마련되어 있고 전극(21)은 프린트 배선기판(18)의 이면의 접촉전극(22)에 연결되어 있다.
IC카드의 실장공간은 최대 0.56mm이므로 종래에는 베어칩을 실장해서 와이어본딩을 실행하는 수단이나 또는 테이프캐리어에 의해 실장을 실행하는 수단을 채용하지 않을 수 없었지만, 본 실시예에서는 상기한 TSOJ의 두께가 0.5mm이므로 0.56mm라는 작은 실장공간이라도 탑재하는 것이 가능하다. 이것에 의해 실장시의 반도체장치의 취급이 현저하게 용이하게 되어 IC카드의 조립공정을 간략화할 수 있을 뿐만 아니라 수지몰드된 반도체장치를 사용하는 것이 가능하므로, 오염 또는 α선에 대해서도 높은 신뢰성을 확보할 수 있어 IC카드의 신뢰성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 도 30에 도시한 바와 같이 패키지본체(1)의 표면에 알루미늄박(16)과 같은 광반사층을 마련하는 것에 의해 패키지본체(1)을 초박형으로 구성한 경우에 있어서도 광에 의한 데이타 유지(retention) 등의 특성열화를 방지할 수 있다. 또, 리이드(5)의 외부리이드부(5B)는 상기 실시예1∼5의 형상에 한정되는 것은 아니고, 예를 들면 도 31에 도시한 바와 같은 형상 등 여러가지의 형상으로 할 수 있다. 또, 도 31과 같은 경우에 스토퍼(3)을 마련해도 좋다는 것은 물론이다.
본 발명은 TSOJ형의 패키지의 한정되는 것은 아니고 LOC구조의 패키지에 널리 적용할 수 있다. 또, 리이드의 내부리이드부상에 반도체칩을 배치하는 칩 온 리이드(chip on lead)구조의 패키지에도 적용할 수 있다. 메모리LSI를 봉지하는 패키지뿐만 아니라 마이컴이나 논리LSI를 봉지하는 패키지 및 그것을 사용한 적층형 멀티칩 모듈에도 적용할 수 있다.
이상 기술한 바와 같이 본 발명에 의하면, LOC박형화를 추진할 수 있고 제조비용을 저감할 수 있음과 동시에 패키지의 신뢰성 및 제조양품률을 향상시킬 수 있다. 또한, LOC구조의 패키지를 사용한 적층형 메모리모듈의 박형화를 추진할 수 있고 또한 IC카드에 LOC구조의 패키지를 사용한 반도체장치를 적용할 수 있다는 효과를 얻을 수 있다.
도 1은 본 발명의 실시예1인 반도체장치의 1예를 도시한 평면도,
도 2의 (a)는 도 1의 Ⅱa-Ⅱa선에 따른 단면도,
도 2의 (b)는 도 1의 Ⅱb-Ⅱb선에 따른 단면도,
도 3의 (a)는 실시예1의 반도체장치의 치수를 도시한 설명도,
도 3의 (b)는 실시예1의 반도체장치의 다른 예를 도시한 설명도,
도 4는 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 평면도,
도 5는 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 평면도,
도 6은 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 평면도,
도 7은 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 평면도,
도 8은 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 단면도,
도 9은 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 평면도,
도 10은 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 단면도,
도 11은 본 발명의 실시예1인 반도체장치의 제조방법을 도시한 평면도,
도 12는 본 말병의 실시예1인 반도체장치의 제조방법을 도시한 단면도,
도 13은 본 발명의 실시예1인 반도체장치를 프린트 배선기판에 실장한 상태를 도시한 단면도,
도 14는 본 발명의 실시예1인 반도체장치를 프린트 배선기판에 실장한 상태를 도시한 단면도,
도 15는 본 발명의 실시예2인 반도체장치의 단면도,
도 16은 본 발명의 실시예2인 반도체장치의 주요부 확대단면도,
도 17은 본 발명의 실시예3인 반도체장치의 사시도,
도 18은 본 발명의 실시예3인 반도체장치의 단면도,
도 19의 (a) 및 도 19의 (b)는 본 발명의 실시예3인 반도체장치의 제조방법을 도시한 평면도,
도 20은 본 발명의 실시예3인 반도체장치를 사용한 적층형 메모리모듈의 1예를 도시한 사시도,
도 21은 본 발명의 실시예3인 반도체장치를 사용한 적층형 메모리모듈의 제조방법을 도시한 설명도,
도 22는 본 발명의 실시예3인 반도체장치를 사용한 적층형 메모리모듈의 제조방법을 도시한 설명도,
도 23은 본 발명의 실시예3인 반도체장치를 사용한 적층형 메모리모듈의 다른 예를 도시한 사시도,
도 24는 본 발명의 실시예4인 반도체장치의 평면도,
도 25는 본 발명의 실시예4인 반도체장치의 단면도,
도 26은 본 발명의 실시예4인 반도체장치의 제조방법을 도시한 단면도,
도 27은 본 발명의 실시예4인 반도체장치의 제조방법이 다른 예를 도시한 단면도,
도 28은 본 발명의 실시예5인 반도체장치의 단면도,
도 29는 본 발명의 실시예5인 반도체장치의 단면도,
도 30은 본 발명의 다른 실시예인 반도체장치의 단면도,
도 31은 본 발명의 다른 실시예인 반도체장치의 단면도.

Claims (26)

  1. 그의 주면에 본딩패드가 형성된 반도체칩,
    각각이 내부리이드와 외부리이드를 갖는 여러개의 리이드,
    칩서포트리이드,
    상기 내부리이드의 선단부와 상기본딩패드를 접속하는 본딩와이어 및
    상기 반도체칩, 상기 내부리이드, 상기 본딩와이어 및 상기 칩서포트리이드를 봉지하는 수지봉지체를 갖고,
    상기 내부리이드의 선단부는 상기 반도체칩의 외주에 배치되고 또한 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 두께내에 위치하고,
    상기 외부리이드부가 상기 수지봉지체의 측면에서 바깥쪽으로 연장되고,
    상기 칩서포트리이드의 일부가 상기 반도체칩의 주면상에 배치되고 또한 접착제를 거쳐 상기 반도체칩의 주면에 접착되어 있고,
    상기 반도체칩의 두께방향에 있어서의 상기 칩서포트리이드부의 두께는 상기 본딩와이어의 루프의 피크높이를 초과하지 않는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 칩서포트리이드는 상기 본딩와이어와 전기적으로 접속되어 있지 않은 리이드인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 칩서포트리이드는 상기 수지봉지체내에 있어서 상기 내부리이드에서 분기된 리이드부인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서,
    상기 접착제는 적어도 그의 일부가 상기 반도체칩의 주면의 끝부에 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서,
    상기 접착제는 상기 반도체칩의 주면과 상기 칩서포트리이드 사이에 있어서 소정의 간격을 두고 여러개의 영역에 있는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서,
    상기 외부리이드부는 면실장 가능하게 구부러져 있고, 또한 그의 일부에 상기 수지봉지체의 상면 또는 바닥면과 수평인 방향을 향하여 연장하는 연장부를 포함하는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서,
    상기 외부리이드부는 면실장 가능하게 구부러져 있고, 또한 그의 일부에 상기 수지봉지체의 경사진 위쪽방향을 향하여 연장하는 연장부를 포함하는 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서,
    상기 외부리이드부의 폭방향의 양측면에는 상기 수지봉지체의 상면방향으로 연장하는 1쌍의 스토퍼가 마련되어 있는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서,
    상기 외부리이드부의 하단부의 폭은 상기 경사진 위쪽방향을 향해서 연장하는 연장부의 폭보다 좁은 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서,
    상기 1쌍의 스토퍼는 리이드프레임의 외부리이드 사이를 연결하는 댐을 구부려 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 여러개의 배선이 형성된 실장기판,
    상기 실장기판상에 배치된 제1 표면실장형 패키지 및
    상기 제1 표면실장형 패키지상에 적층된 제2 표면실장형 패키지를갖고,
    상기 제1 및 제2 표면실장형 패키지의 각각은
    그의 주면에 본딩패드가 형성된 반도체칩,
    각각이 내부리이드와 외부리이드를 갖는 여러개의 리이드,
    칩서포트리이드,
    상기 내부리이드의 선단부와 상기 본딩패드를 접속하는 본딩와이어 및
    상기 반도체칩, 상기 내부리이드, 상기 본딩와이어 및 상기 칩서포트리이드를 봉지하는 수지봉지체를 갖고,
    상기 내부리이드부의 선단부는 상기 반도체칩의 외주에 배치되고 또한 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 두께내에 위치하고,
    상기 외부리이드부가 상기 수지봉지체의 측면에서 바깥쪽으로 연장되고,
    상기 칩서포트리이드의 일부가 상기 반도체칩의 주면상에 배치되고 또한 접착제를 거쳐 상기 반도체칩의 주면에 접착되고,
    상기 제1 및 제2 표면실장형 패키지의 대응하는 외부리이드가 전기적으로 접속되어 있고,
    상기 반도체칩의 두께방향에 있어서의 상기 칩서포트리이드부의 두께는 상기 본딩와이어의 루프의 피크높이를 초과하지 않는 것을 특징으로 하는 반도체장치.
  12. (a) 그의 주면에 본딩패드가 형성된 반도체칩을 준비하는 공정,
    (b) 외부프레임, 각각이 내부리이드와 외부리이드를 갖는 여러개의 리이드 및 칩서포트리이드를 갖는 리이드프레임으로서, 상기 여러개의 리이드와 상기 칩서포트리이드가 상기 외부프레임과 일체로 형성된 리이드프레임을 준비하는 공정,
    (c) 사이 내부리이드의 선단부를 상기 반도체칩의 외주에 배치하고 또한 상기 내부리이드의 선단부를 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 두께내에 배치하고 또한 상기 칩서포트리이드의 일부를 상기 반도체칩의 주면상에 배치하는 공정,
    (d) 상기 칩서포트리이드의 일부를 접착제를 거쳐 상기 반도체칩의 주면에 접착하는 공정,
    (e) 상기 내부리이드의 선단부와 상기 본딩패드를 본딩와이어에 의해 접속하는 공정,
    (f) 상기 반도체칩, 상기 내부리이드, 상기 본딩와이어 및 상기 칩서포트리이드의 일부를 수지봉지체에 의해 봉지하는 공정 및
    (g) 상기 수지봉지체와 상기 리이드프레임의 외부프레임 사이에 있어서 상기 칩서포트리이드를 절단하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 주면, 상기 주면과 대향하는 이면 및 상기 주면에서 상기 이면으로 연장하는 측면을 갖고, 반도체소자와 상기 주면상에 형성된 본딩패드를 갖는 반도체칩;
    내부 리이드부 및 상기 내부 리이드부와 연속된 외부리이드부를 각각 갖는 여러개의 리이드;
    제1 부분 및 상기 제1 부분과 연속된 제2 부분을 갖는 칩서포트 리이드;
    상기 여러개의 리이드의 상기 내부 리이드부의 선단부를 상기 본딩패드에 각각 전기적으로 접속하는 본딩와이어 및;
    상기 반도체칩, 상기 내부 리이드부, 상기 본딩와이어 및 상기 칩서포트 리이드를 봉지하는 수지봉지체를 포함하고,
    상기 내부 리이드부의 선단부는 상기 반도체칩의 측면의 근방에 배치되고,
    상기 칩서포트 리이드의 상기 제1 부분은 상기 주면상에 배치되고, 상기 칩서포트 리이드의 제2 부분은 상기 반도체칩의 바깥쪽이고,
    상기 여러개의 리이드의 외부리이드부는 상기 수지봉지체에서 바깥쪽으로 연장하고,
    상기 내부 리이드부의 선단부는 상기 반도체칩의 두께방향에 있어서 상기 반도체칩의 주면과 이면 사이에 배치되어, 상기 반도체칩의 두께방향에 있어서 상기 주면 아래에 상기 내부 리이드부의 각각의 상면이 위치되고,
    상기 칩서포트 리이드의 상기 제1 부분의 하면은 접착제에 의해 상기 반도체 칩의 주면에 접착되고,
    상기 칩서포트 리이드의 제1 부분의 상면은 상기 본딩와이어의 각각의 정점 아래에 위치되는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서,
    상기 칩서포트 리이드는 상기 본딩와이어에 전기적으로 접속되지 않는 것을 특징으로 하는 반도체장치.
  15. 제13항에 이어서,
    상기 칩서포트 리이드의 제2 부분의 선단부는 상기 수지봉지체의 안쪽과 바깥쪽 사이의 경계에서 종료하는 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서,
    상기 칩서포트 리이드의 제2 부분은 상기 반도체칩의 측면과 상기 수지봉지체의 경계 사이의 단차부를 갖는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서,
    상기 칩서포트 리이드의 제2 부분의 선단부는 상기 반도체칩의 두께방향에 있어서 상기 여러개의 리이드의 내부 리이드부와 실질적으로 동일 레벨에 위치되는 것을 특징으로 하는 반도체장치.
  18. 제13항에 있어서,
    상기 반도체칩의 이면은 상기 수지봉지체와 접촉하는 것을 특징으로 하는 반도체장치.
  19. 제13항에 있어서,
    상기 반도체칩의 주면은 직사각형상을 갖고,
    상기 칩서포트 리이드는 상기 반도체칩의 주면의 짧은 단면중의 하나를 거쳐서 연장하는 것을 특징으로 하는 반도체장치.
  20. 수지봉지체;
    상기 수지봉지체내에 봉지되고, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖고, 반도체소자와 상기 제1 면상에 형성된 본딩패드를 갖는 부재;
    내부 리이드부 및 상기 내부 리이드부와 연속된 외부 리이드부를 각각 갖는 여러개의 리이드;
    상기 부재를 지지하고, 제1 부분 및 상기 제1 부분과 연속된 제2 부분을 갖는 서포트 리이드 및;
    상기 여러개의 리이드의 상기 내부 리이드부의 선단부를 각각 상기 본딩패드에 전기적으로 접속하는 본딩와이어를 포함하고,
    상기 내부 리이드부의 선단부는 상기 부재의 주변에 위치되고,
    상기 서포트 리이드의 제1 부분은 상기 부재의 제1 면상에 배치되고, 상기 서포트 리이드의 제2 부분은 상기 부재의 바깥쪽이고,
    상기 내부 리이드부, 상기 본딩와이어 및 상기 서포트 리이드는 상기 수지봉지체내에 봉지되고,
    상기 여러개의 리이드의 외부리이드부는 상기 수지봉지체에서 바깥쪽으로 연장되고,
    상기 내부 리이드부의 선단부는 상기 부재의 두께방향에 있어서 상기 부재의 제1 면과 제2 면 사이에 배치되어, 상기 부재의 두께방향에 있어서 상기 부재의 제1 면 아래에 상기 내부 리이드부의 각각의 상면이 위치되고, 상기 부재의 두께방향에 있어서 상기 제2 면상에 상기 내부 리이드부의 각각의 하면이 위치되고,
    상기 서포트 리이드의 제1 부분의 하면은 접착제에 의해 상기 부재의 제1 면에 접착되고,
    상기 서포트 리이드의 제1 부분의 상면은 상기 본딩와이어의 각각의 정점 아래에 위치되는 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서,
    상기 서포트 리이드는 상기 본딩와이어와 전기적으로 접속되지 않는 것을 특징으로 하는 반도체장치.
  22. 제20항에 있어서,
    상기 서포트 리이드의 제2 부분의 선단부는 상기 수지봉지체의 안쪽과 바깥쪽 사이의 경계에서 종료하는 것을 특징으로 하는 반도체장치.
  23. 제22항에 있어서,
    상기 서포트 리이드의 제2 부분은 상기 부재의 측면과 상기 수지봉지체의 경계 사이의 단차부를 갖는 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서,
    상기 서포트 리이드의 제2 부분의 선단부는 상기 부재의 두께방향에 있어서 여러개의 리이드의 상기 내부 리이드부와 실질적으로 동일 레벨에 위치되는 것을 특징으로 하는 반도체장치.
  25. 제20항에 있어서,
    상기 반도체칩의 제2 면은 상기 수지봉지체와 접촉하는 것을 특징으로 하는 반도체장치.
  26. 제20항에 있어서,
    상기 부재의 제1 면은 직사각형상이고,
    상기 서포트 리이드는 상기 부재의 상기 제1 면의 짧은 단면중의 하나를 거쳐서 연장하는 것을 특징으로 하는 반도체장치.
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