JPH08125118A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08125118A JPH08125118A JP6256539A JP25653994A JPH08125118A JP H08125118 A JPH08125118 A JP H08125118A JP 6256539 A JP6256539 A JP 6256539A JP 25653994 A JP25653994 A JP 25653994A JP H08125118 A JPH08125118 A JP H08125118A
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- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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Abstract
(57)【要約】
【目的】 ＬＳＩパッケージを積み重ねてマルチチップ
・モジュールを組み立てる際、上下のパッケージのリー
ド同士の接続を容易にする。 【構成】 リードのアウターリード部５Ｂの幅方向の両
側面に、上方に向かって延在する一対のストッパ９を設
けることにより、下段のＴＳＯＪ１のアウターリード部
５Ｂとその上に積層した上段のＴＳＯＪ１のアウターリ
ード部５Ｂの相互の位置ずれを防止する。
・モジュールを組み立てる際、上下のパッケージのリー
ド同士の接続を容易にする。 【構成】 リードのアウターリード部５Ｂの幅方向の両
側面に、上方に向かって延在する一対のストッパ９を設
けることにより、下段のＴＳＯＪ１のアウターリード部
５Ｂとその上に積層した上段のＴＳＯＪ１のアウターリ
ード部５Ｂの相互の位置ずれを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、複数個のＬＳＩパッケージを積層して構成
されるマルチチップ・モジュールに適用して有効な技術
に関するものである。
関し、特に、複数個のＬＳＩパッケージを積層して構成
されるマルチチップ・モジュールに適用して有効な技術
に関するものである。
【０００２】
【従来の技術】ＳＩＭＭ(Single In-line Memory Modul
e)に代表されるメモリモジュールは、エンジニアリング
・ワークステーション（ＥＷＳ）やコンピュータなどに
搭載する半導体メモリとして広く利用されている。
e)に代表されるメモリモジュールは、エンジニアリング
・ワークステーション（ＥＷＳ）やコンピュータなどに
搭載する半導体メモリとして広く利用されている。
【０００３】ＳＩＭＭは、通常、ＤＲＡＭ(Dynamic Ran
dom Access Memory)やＳＲＡＭ(Static Random Access
Memory) などのメモリＬＳＩを形成した半導体チップを
ＳＯＪ(Small Out-line J-leaded Package) などのＬＳ
Ｉパッケージに封止し、このＬＳＩパッケージをプリン
ト配線基板の片面または両面に複数個実装した構成とな
っている。
dom Access Memory)やＳＲＡＭ(Static Random Access
Memory) などのメモリＬＳＩを形成した半導体チップを
ＳＯＪ(Small Out-line J-leaded Package) などのＬＳ
Ｉパッケージに封止し、このＬＳＩパッケージをプリン
ト配線基板の片面または両面に複数個実装した構成とな
っている。
【０００４】ところが、近年のＥＷＳや並列処理コンピ
ュータは、大量のデータを高速で処理するために大容量
のメモリ（ＲＡＭ）を必要としていることから、メモリ
モジュールの三次元化技術が検討されている。
ュータは、大量のデータを高速で処理するために大容量
のメモリ（ＲＡＭ）を必要としていることから、メモリ
モジュールの三次元化技術が検討されている。
【０００５】これは、従来のＳＩＭＭのように、プリン
ト配線基板上に平面的（二次元的）にＬＳＩパッケージ
を実装する方式では、メモリ容量の増加につれてプリン
ト配線基板のサイズが著しく大型化してしまうからであ
る。これに対し、メモリモジュールを三次元化した場合
は、同一面積のプリント配線基板上により多くのＬＳＩ
パッケージを実装できるので、小型で大容量のメモリモ
ジュールを実現することができる。また、プリント配線
基板上に平面的にＬＳＩパッケージを実装する場合に比
べてパッケージ間を接続する配線長を短くすることがで
きるので、高速化の面からも利点が大きい。
ト配線基板上に平面的（二次元的）にＬＳＩパッケージ
を実装する方式では、メモリ容量の増加につれてプリン
ト配線基板のサイズが著しく大型化してしまうからであ
る。これに対し、メモリモジュールを三次元化した場合
は、同一面積のプリント配線基板上により多くのＬＳＩ
パッケージを実装できるので、小型で大容量のメモリモ
ジュールを実現することができる。また、プリント配線
基板上に平面的にＬＳＩパッケージを実装する場合に比
べてパッケージ間を接続する配線長を短くすることがで
きるので、高速化の面からも利点が大きい。
【０００６】三次元メモリモジュールの具体例として
は、ＴＳＯＰ(Thin Small Outline Package)、ＴＳＯＪ
(Thin Small Outline J-lead package) などの超薄型Ｌ
ＳＩパッケージを何個か積み重ね、上下のパッケージの
リード同士を半田などで接続、固定したものが知られて
いる。例えば特開平５−１７５４０６号公報には、ＴＳ
ＯＪのリードの途中を上方に折り曲げ、さらにその一部
を水平方向に延在させた形状とすることによって、上下
のパッケージのリード同士の重ね合わせを容易にした技
術が記載されている。
は、ＴＳＯＰ(Thin Small Outline Package)、ＴＳＯＪ
(Thin Small Outline J-lead package) などの超薄型Ｌ
ＳＩパッケージを何個か積み重ね、上下のパッケージの
リード同士を半田などで接続、固定したものが知られて
いる。例えば特開平５−１７５４０６号公報には、ＴＳ
ＯＪのリードの途中を上方に折り曲げ、さらにその一部
を水平方向に延在させた形状とすることによって、上下
のパッケージのリード同士の重ね合わせを容易にした技
術が記載されている。
【０００７】
【発明が解決しようとする課題】ところが、ＴＳＯＰ、
ＴＳＯＪなどのＬＳＩパッケージを上下に積み重ねる従
来構造の三次元メモリモジュールは、上下のパッケージ
のリード同士を確実に接続することが困難であることか
ら、製造歩留りおよびスループットが低いという問題が
ある。
ＴＳＯＪなどのＬＳＩパッケージを上下に積み重ねる従
来構造の三次元メモリモジュールは、上下のパッケージ
のリード同士を確実に接続することが困難であることか
ら、製造歩留りおよびスループットが低いという問題が
ある。
【０００８】すなわち、上下のパッケージのリード同士
を接続するには、通常、リード同士を半田ペーストなど
で仮固定してリフロー炉に搬送して半田付けを行うが、
ＬＳＩパッケージのリードはその幅が極めて狭いので、
上下のリード同士を高精度に重ね合わせることが難し
い。また、たとえ上下のリード同士を高精度に重ね合わ
せて仮固定することができたとしても、リフロー炉に搬
送する途中の振動などによって合わせずれが生じてしま
う。
を接続するには、通常、リード同士を半田ペーストなど
で仮固定してリフロー炉に搬送して半田付けを行うが、
ＬＳＩパッケージのリードはその幅が極めて狭いので、
上下のリード同士を高精度に重ね合わせることが難し
い。また、たとえ上下のリード同士を高精度に重ね合わ
せて仮固定することができたとしても、リフロー炉に搬
送する途中の振動などによって合わせずれが生じてしま
う。
【０００９】本発明の目的は、ＬＳＩパッケージを積み
重ねてマルチチップ・モジュールを組み立てる際に、上
下のパッケージのリード同士を確実に接続することので
きる技術を提供することにある。
重ねてマルチチップ・モジュールを組み立てる際に、上
下のパッケージのリード同士を確実に接続することので
きる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置は、半導体チ
ップを封止したパッケージ本体の側面から外方に延在す
るリードのアウターリード部を面実装可能に折り曲げ、
前記アウターリード部の幅方向の両側面に、前記パッケ
ージ本体の上面の上方に向かって延在する一対のストッ
パを設けたものである。
ップを封止したパッケージ本体の側面から外方に延在す
るリードのアウターリード部を面実装可能に折り曲げ、
前記アウターリード部の幅方向の両側面に、前記パッケ
ージ本体の上面の上方に向かって延在する一対のストッ
パを設けたものである。
【００１３】本発明の半導体集積回路装置は、前記アウ
ターリード部の一部に、斜め上方に向かって延在する部
分を設けてアウターリード部の全長を長くしたものであ
る。
ターリード部の一部に、斜め上方に向かって延在する部
分を設けてアウターリード部の全長を長くしたものであ
る。
【００１４】本発明の半導体集積回路装置は、前記一対
のストッパを、前記アウターリード部の前記斜め上方に
向かって延在する部分に設けたものである。
のストッパを、前記アウターリード部の前記斜め上方に
向かって延在する部分に設けたものである。
【００１５】本発明の半導体集積回路装置は、前記アウ
ターリード部の下端部の幅を、前記斜め上方に向かって
延在する部分の幅よりも狭くしたものである。
ターリード部の下端部の幅を、前記斜め上方に向かって
延在する部分の幅よりも狭くしたものである。
【００１６】本発明の半導体集積回路装置は、前記パッ
ケージ本体に封止された半導体チップの主面を実装面と
対向させて配置したものである。
ケージ本体に封止された半導体チップの主面を実装面と
対向させて配置したものである。
【００１７】本発明の半導体集積回路装置は、前記パッ
ケージ本体の上面に光反射層を設けたものである。
ケージ本体の上面に光反射層を設けたものである。
【００１８】
【作用】上記した手段によれば、リードのアウターリー
ド部の幅方向の両側面に、上方に向かって延在する一対
のストッパを設けることにより、この一対のストッパを
ガイドとして利用し、第１のパッケージ本体のアウター
リード部の上に第２のパッケージ本体のアウターリード
部を正確、かつ速やかに位置決めすることができる。ま
た、アウターリード部がその幅方向に沿ってずれるのを
防止することができる。
ド部の幅方向の両側面に、上方に向かって延在する一対
のストッパを設けることにより、この一対のストッパを
ガイドとして利用し、第１のパッケージ本体のアウター
リード部の上に第２のパッケージ本体のアウターリード
部を正確、かつ速やかに位置決めすることができる。ま
た、アウターリード部がその幅方向に沿ってずれるのを
防止することができる。
【００１９】上記した手段によれば、アウターリードの
全長を長くすることにより、アウターリード部に弾力性
を持たせることができるので、基板実装時の半田付けな
どの温度サイクルによる応力をアウターリード部の弾力
性によって吸収することができる。
全長を長くすることにより、アウターリード部に弾力性
を持たせることができるので、基板実装時の半田付けな
どの温度サイクルによる応力をアウターリード部の弾力
性によって吸収することができる。
【００２０】上記した手段によれば、一対のストッパを
アウターリード部の斜め上方に向かって延在する部分に
設けることにより、アウターリード部がその延在する方
向に沿ってずれるのを防止することができる。
アウターリード部の斜め上方に向かって延在する部分に
設けることにより、アウターリード部がその延在する方
向に沿ってずれるのを防止することができる。
【００２１】上記した手段によれば、パッケージ本体の
表面に光反射層を設けたり、あるいはパッケージ本体２
の半導体チップの主面を下向きに配置したりすることに
より、半導体チップの主面への光入射を遮断することが
できるので、パッケージ本体を超薄型で構成した場合に
おいても、光によるデータリテンションなどの特性劣化
を防止することができる。
表面に光反射層を設けたり、あるいはパッケージ本体２
の半導体チップの主面を下向きに配置したりすることに
より、半導体チップの主面への光入射を遮断することが
できるので、パッケージ本体を超薄型で構成した場合に
おいても、光によるデータリテンションなどの特性劣化
を防止することができる。
【００２２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２３】図１は、本発明の一実施例である半導体集
積回路装置の概略平面図、図２は、図１のII−II' 線に
沿った断面図、図３は、この半導体集積回路装置の斜視
図である。
積回路装置の概略平面図、図２は、図１のII−II' 線に
沿った断面図、図３は、この半導体集積回路装置の斜視
図である。
【００２４】本実施例の半導体集積回路装置は、表面実
装型ＬＳＩパッケージの一種のＴＳＯＪ１であり、トラ
ンスファ・モールド法より成形されたエポキシ系樹脂の
パッケージ本体２には、ＤＲＡＭなどのメモリＬＳＩを
形成したシリコン単結晶からなる半導体チップ３が封止
されている。
装型ＬＳＩパッケージの一種のＴＳＯＪ１であり、トラ
ンスファ・モールド法より成形されたエポキシ系樹脂の
パッケージ本体２には、ＤＲＡＭなどのメモリＬＳＩを
形成したシリコン単結晶からなる半導体チップ３が封止
されている。
【００２５】上記半導体チップ３の主面の周辺部には、
半導体チップ３を支持する吊りリード４と、ＴＳＯＪ１
の外部端子を構成する複数本のリード５のインナーリー
ド部５Ａとが配置されている。吊りリード４およびリー
ド５は、４２アロイなどのＦｅ系金属あるいはＣｕなど
で構成され、エポキシ樹脂系あるいはポリイミド樹脂系
の接着剤６によって半導体チップ３の主面上に接合され
ている。また、リード５のインナーリード部５Ａは、Ａ
ｕのワイヤ７を介して、半導体チップ３の主面上のボン
ディングパッド８と電気的に接続されている。このよう
に、本実施例のＴＳＯＪ１は、リード５のインナーリー
ド部５Ａを半導体チップ３の主面上に配置するリード・
オン・チップ(Lead On Chip;ＬＯＣ）構造で構成されて
いる。
半導体チップ３を支持する吊りリード４と、ＴＳＯＪ１
の外部端子を構成する複数本のリード５のインナーリー
ド部５Ａとが配置されている。吊りリード４およびリー
ド５は、４２アロイなどのＦｅ系金属あるいはＣｕなど
で構成され、エポキシ樹脂系あるいはポリイミド樹脂系
の接着剤６によって半導体チップ３の主面上に接合され
ている。また、リード５のインナーリード部５Ａは、Ａ
ｕのワイヤ７を介して、半導体チップ３の主面上のボン
ディングパッド８と電気的に接続されている。このよう
に、本実施例のＴＳＯＪ１は、リード５のインナーリー
ド部５Ａを半導体チップ３の主面上に配置するリード・
オン・チップ(Lead On Chip;ＬＯＣ）構造で構成されて
いる。
【００２６】上記パッケージ本体２の長辺方向に沿った
側面からは、リード５のアウターリード部５Ｂが外方に
延在している。図２に示すように、各リード５のアウタ
ーリード部５Ｂは、パッケージ本体２の厚さ方向（上下
方向）のほぼ中間部から水平方向に延在する部分（５Ｂ
−ａ）と、斜め上方に向かって延在する部分（５Ｂ−
ｂ）と、垂直方向に延在する部分（５Ｂ−ｃ）と、半円
状に湾曲した先端部分（５Ｂ−ｄ）とで構成され、全体
としてＪベンド状に成形されている。従って、このアウ
ターリード部５Ｂは、斜め上方に向かって延在する部分
（５Ｂ−ｂ）を設けた分、通常のＴＳＯＪのアウターリ
ード部に比べて全長が長くなっている。
側面からは、リード５のアウターリード部５Ｂが外方に
延在している。図２に示すように、各リード５のアウタ
ーリード部５Ｂは、パッケージ本体２の厚さ方向（上下
方向）のほぼ中間部から水平方向に延在する部分（５Ｂ
−ａ）と、斜め上方に向かって延在する部分（５Ｂ−
ｂ）と、垂直方向に延在する部分（５Ｂ−ｃ）と、半円
状に湾曲した先端部分（５Ｂ−ｄ）とで構成され、全体
としてＪベンド状に成形されている。従って、このアウ
ターリード部５Ｂは、斜め上方に向かって延在する部分
（５Ｂ−ｂ）を設けた分、通常のＴＳＯＪのアウターリ
ード部に比べて全長が長くなっている。
【００２７】また、上記アウターリード部５Ｂの斜め上
方に向かって延在する部分（５Ｂ−ｂ）には、アウター
リード部５Ｂの幅方向の両側面から上方に向かって延在
する一対のストッパ９，９が設けられている。このスト
ッパ９は、リード５とは別の材料で構成することもでき
るが、本実施例ではリード５と同一の材料で構成してい
る。具体的には、このストッパ９は、パッケージ本体２
をモールドした後のリードフレームの切断工程で、アウ
ターリード部５Ｂ同士を連結しているダムを切断し、こ
れを上方に折り曲げることによって形成する。
方に向かって延在する部分（５Ｂ−ｂ）には、アウター
リード部５Ｂの幅方向の両側面から上方に向かって延在
する一対のストッパ９，９が設けられている。このスト
ッパ９は、リード５とは別の材料で構成することもでき
るが、本実施例ではリード５と同一の材料で構成してい
る。具体的には、このストッパ９は、パッケージ本体２
をモールドした後のリードフレームの切断工程で、アウ
ターリード部５Ｂ同士を連結しているダムを切断し、こ
れを上方に折り曲げることによって形成する。
【００２８】上記のように構成された本実施例のＴＳＯ
Ｊ１の各部の寸法の一例を図４に示す。
Ｊ１の各部の寸法の一例を図４に示す。
【００２９】パッケージ本体２の厚さは0.４８mmであ
り、そのうち、パッケージ本体２の下面から半導体チッ
プ３の下面までの樹脂の厚さ（ΔＴａ）は0.１mm、半導
体チップ３の厚さ（ΔＴｃ）は0.２mm、半導体チップ３
の上面からパッケージ本体２の上面までの樹脂の厚さ
（ΔＴｂ）は0.１８mmである。また、リード５の板厚は
0.１mmである。
り、そのうち、パッケージ本体２の下面から半導体チッ
プ３の下面までの樹脂の厚さ（ΔＴａ）は0.１mm、半導
体チップ３の厚さ（ΔＴｃ）は0.２mm、半導体チップ３
の上面からパッケージ本体２の上面までの樹脂の厚さ
（ΔＴｂ）は0.１８mmである。また、リード５の板厚は
0.１mmである。
【００３０】アウターリード部５Ｂの各部のうち、パッ
ケージ本体２の側面から水平方向に延在する部分（５Ｂ
−ａ）の長さ（ΔＬａ）は0.１５mm、斜め上方に向かっ
て延在する部分（５Ｂ−ｂ）の水平方向の長さ（ΔＬ
ｂ）は0.６５mm、半円状に湾曲した部分（５Ｂ−ｄ）の
下端とパッケージ本体２の下面との隙間（Δｓ）は0.０
５mmである。また、アウターリード部５Ｂの最外端部す
なわち垂直方向に延在する部分（５Ｂ−ｃ）の上端部
は、パッケージ本体２の上面とほぼ同じ高さとなっい
る。なお、図示は省略するが、ストッパ９の表面を含む
アウターリード部５Ｂの表面には、半田メッキ処理が施
される。
ケージ本体２の側面から水平方向に延在する部分（５Ｂ
−ａ）の長さ（ΔＬａ）は0.１５mm、斜め上方に向かっ
て延在する部分（５Ｂ−ｂ）の水平方向の長さ（ΔＬ
ｂ）は0.６５mm、半円状に湾曲した部分（５Ｂ−ｄ）の
下端とパッケージ本体２の下面との隙間（Δｓ）は0.０
５mmである。また、アウターリード部５Ｂの最外端部す
なわち垂直方向に延在する部分（５Ｂ−ｃ）の上端部
は、パッケージ本体２の上面とほぼ同じ高さとなっい
る。なお、図示は省略するが、ストッパ９の表面を含む
アウターリード部５Ｂの表面には、半田メッキ処理が施
される。
【００３１】本実施例のＴＳＯＪ１を組み立てるには、
まず、リードフレームに支持されたリード５のインナー
リード部５Ａおよび吊りリード４のそれぞれの下面に接
着剤６を被着し、このインナーリード部５Ａおよび吊り
リード４を半導体チップ３の主面に接着する。
まず、リードフレームに支持されたリード５のインナー
リード部５Ａおよび吊りリード４のそれぞれの下面に接
着剤６を被着し、このインナーリード部５Ａおよび吊り
リード４を半導体チップ３の主面に接着する。
【００３２】次に、ワイヤボンディング装置を使って半
導体チップ３のボンディングパッド８とリード５のイン
ナーリード部５Ａとの間をワイヤ７で接続する。インナ
ーリード部５Ａのボンディングエリアには、あらかじめ
Ａｇのメッキ層を形成しておく。次に、リードフレーム
をモールド金型に装着し、半導体チップ３をパッケージ
本体２で封止する。
導体チップ３のボンディングパッド８とリード５のイン
ナーリード部５Ａとの間をワイヤ７で接続する。インナ
ーリード部５Ａのボンディングエリアには、あらかじめ
Ａｇのメッキ層を形成しておく。次に、リードフレーム
をモールド金型に装着し、半導体チップ３をパッケージ
本体２で封止する。
【００３３】次に、パッケージ本体２の外部に延在する
アウターリード部５Ｂの全面に半田メッキ処理を施して
膜厚１０〜２０μｍ程度の半田メッキ層を形成した後、
リードフレームを切断加工し、アウターリード部５Ｂ以
外の部分を除去する。このとき、アウターリード部５Ｂ
同士を連結しているダム１０を図５(a) に示すような形
状に切断し、次いで同図(b) に示すように、これを上方
に折り曲げることによってストッパ９を形成する。その
後、アウターリード部５ＢをＪベンド状にフォーミング
することにより、ＴＳＯＪ１の組み立てが完了する。
アウターリード部５Ｂの全面に半田メッキ処理を施して
膜厚１０〜２０μｍ程度の半田メッキ層を形成した後、
リードフレームを切断加工し、アウターリード部５Ｂ以
外の部分を除去する。このとき、アウターリード部５Ｂ
同士を連結しているダム１０を図５(a) に示すような形
状に切断し、次いで同図(b) に示すように、これを上方
に折り曲げることによってストッパ９を形成する。その
後、アウターリード部５ＢをＪベンド状にフォーミング
することにより、ＴＳＯＪ１の組み立てが完了する。
【００３４】次に、本実施例のＴＳＯＪ１を用いた三次
元メモリモジュールの組み立て方法を説明する。
元メモリモジュールの組み立て方法を説明する。
【００３５】まず、図６（パッケージ本体２の短辺方向
に沿った側面図）および図７（パッケージ本体２の長辺
方向に沿った側面図）に示すように、通常の表面実装プ
ロセスに従って、プリント配線基板１２の電極（フット
プリント）１３上に第１層目のＴＳＯＪ１のアウターリ
ード部５Ｂを位置決めする。電極１３の表面にはあらか
じめ半田ぺーストを印刷しておき、その粘着力でアウタ
ーリード部５Ｂを電極１３上に仮付けする。あるいは、
電極１３上にアウターリード部５Ｂを位置決めした後、
予備加熱を行ってアウターリード部５Ｂの表面の半田メ
ッキ層を僅かに溶かすことによって仮付けを行ってもよ
い。
に沿った側面図）および図７（パッケージ本体２の長辺
方向に沿った側面図）に示すように、通常の表面実装プ
ロセスに従って、プリント配線基板１２の電極（フット
プリント）１３上に第１層目のＴＳＯＪ１のアウターリ
ード部５Ｂを位置決めする。電極１３の表面にはあらか
じめ半田ぺーストを印刷しておき、その粘着力でアウタ
ーリード部５Ｂを電極１３上に仮付けする。あるいは、
電極１３上にアウターリード部５Ｂを位置決めした後、
予備加熱を行ってアウターリード部５Ｂの表面の半田メ
ッキ層を僅かに溶かすことによって仮付けを行ってもよ
い。
【００３６】次に、図８および図９に示すように、上記
第１層目のＴＳＯＪ１の上に第２層目のＴＳＯＪ１を重
ね合わせ、第２層目のＴＳＯＪ１のアウターリード部５
Ｂの下端を第１層目のＴＳＯＪ１のアウターリード部５
Ｂの上に正確に位置決めする。このとき、あらかじめ第
２層目のＴＳＯＪ１のアウターリード部５Ｂの下端に半
田ぺーストを塗布しておき、その粘着力で上下のアウタ
ーリード部５Ｂ同士を仮付けしてもよい。
第１層目のＴＳＯＪ１の上に第２層目のＴＳＯＪ１を重
ね合わせ、第２層目のＴＳＯＪ１のアウターリード部５
Ｂの下端を第１層目のＴＳＯＪ１のアウターリード部５
Ｂの上に正確に位置決めする。このとき、あらかじめ第
２層目のＴＳＯＪ１のアウターリード部５Ｂの下端に半
田ぺーストを塗布しておき、その粘着力で上下のアウタ
ーリード部５Ｂ同士を仮付けしてもよい。
【００３７】第１層目のＴＳＯＪ１の各アウターリード
部５Ｂの幅方向の両側面には、一対のストッパ９，９が
設けてあるので、このストッパ９，９をガイドとして利
用することにより、第２層目のＴＳＯＪ１のアウターリ
ード部５Ｂの下端を第１層目のＴＳＯＪ１のアウターリ
ード部５Ｂの上に正確、かつ速やかに位置決めすること
ができる。
部５Ｂの幅方向の両側面には、一対のストッパ９，９が
設けてあるので、このストッパ９，９をガイドとして利
用することにより、第２層目のＴＳＯＪ１のアウターリ
ード部５Ｂの下端を第１層目のＴＳＯＪ１のアウターリ
ード部５Ｂの上に正確、かつ速やかに位置決めすること
ができる。
【００３８】このとき、図８に示すように、各アウター
リード部５Ｂの下端すなわち半円状に湾曲した部分（５
Ｂ−ｄ）の幅（Ｗｄ）を、斜め上方に向かって延在する
部分（５Ｂ−ｂ）の幅（Ｗｂ）よりも狭く（Ｗｄ＜Ｗ
ｂ）加工しておくことにより、アウターリード部５Ｂが
多少変形しているような場合でも、ストッパ９，９の間
にアウターリード部５Ｂの下端を速やかに挿入すること
ができる。
リード部５Ｂの下端すなわち半円状に湾曲した部分（５
Ｂ−ｄ）の幅（Ｗｄ）を、斜め上方に向かって延在する
部分（５Ｂ−ｂ）の幅（Ｗｂ）よりも狭く（Ｗｄ＜Ｗ
ｂ）加工しておくことにより、アウターリード部５Ｂが
多少変形しているような場合でも、ストッパ９，９の間
にアウターリード部５Ｂの下端を速やかに挿入すること
ができる。
【００３９】その後、上述した工程を繰り返し行うこと
により、第２層目のＴＳＯＪ１の上に所望の数のＴＳＯ
Ｊ１を積層する。そして、プリント配線基板１２をトレ
イに乗せてリフロー炉に搬送し、ＴＳＯＪ１のアウター
リード部５Ｂの表面に被着した半田メッキ層を溶融させ
ることにより、プリント配線基板１２の電極１３と第１
層目のＴＳＯＪ１のアウターリード部５Ｂ、および上下
のＴＳＯＪ１のアウターリード部５Ｂ同士をそれぞれ半
田付けにより接続、固定する。
により、第２層目のＴＳＯＪ１の上に所望の数のＴＳＯ
Ｊ１を積層する。そして、プリント配線基板１２をトレ
イに乗せてリフロー炉に搬送し、ＴＳＯＪ１のアウター
リード部５Ｂの表面に被着した半田メッキ層を溶融させ
ることにより、プリント配線基板１２の電極１３と第１
層目のＴＳＯＪ１のアウターリード部５Ｂ、および上下
のＴＳＯＪ１のアウターリード部５Ｂ同士をそれぞれ半
田付けにより接続、固定する。
【００４０】上記第２層目のＴＳＯＪ１およびさらにそ
の上層のＴＳＯＪ１の各アウターリード部５Ｂは、それ
よりも下層のＴＳＯＪ１のアウターリード部５Ｂに設け
られたストッパ９，９の間に挿入されるので、プリント
配線基板１２を乗せたトレイをリフロー炉に搬送する途
中の振動などによって、アウターリード部５Ｂがその幅
方向（パッケージ本体２の長辺方向）に沿ってずれるこ
とはない。
の上層のＴＳＯＪ１の各アウターリード部５Ｂは、それ
よりも下層のＴＳＯＪ１のアウターリード部５Ｂに設け
られたストッパ９，９の間に挿入されるので、プリント
配線基板１２を乗せたトレイをリフロー炉に搬送する途
中の振動などによって、アウターリード部５Ｂがその幅
方向（パッケージ本体２の長辺方向）に沿ってずれるこ
とはない。
【００４１】また、上層のＴＳＯＪ１のアウターリード
部５Ｂの下端は、下層のＴＳＯＪ１のアウターリード部
５Ｂの斜め上方に向かって延在する部分（５Ｂ−ｂ）の
上に位置しているため、アウターリード部５Ｂが延在す
る方向（パッケージ本体２の短辺方向）に沿ったずれも
防止される。
部５Ｂの下端は、下層のＴＳＯＪ１のアウターリード部
５Ｂの斜め上方に向かって延在する部分（５Ｂ−ｂ）の
上に位置しているため、アウターリード部５Ｂが延在す
る方向（パッケージ本体２の短辺方向）に沿ったずれも
防止される。
【００４２】このように、本実施例によれば、プリント
配線基板１２上に複数のＴＳＯＪ１を積層して三次元メ
モリモジュールを組み立てる際、上下のＴＳＯＪ１のア
ウターリード部５Ｂ同士を高精度、かつ迅速に接続する
ことができるので、このメモリモジュールの製造歩留り
およびスループットを向上させることができる。
配線基板１２上に複数のＴＳＯＪ１を積層して三次元メ
モリモジュールを組み立てる際、上下のＴＳＯＪ１のア
ウターリード部５Ｂ同士を高精度、かつ迅速に接続する
ことができるので、このメモリモジュールの製造歩留り
およびスループットを向上させることができる。
【００４３】また、本実施例によれば、ＴＳＯＪ１の各
アウターリード５Ｂに斜め上方に向かって延在する部分
（５Ｂ−ｂ）を設けて全長を長くしたことにより、アウ
ターリード５Ｂに弾力性を持たせることができる。この
構成により、アウターリード５Ｂの弾力性によって基板
実装時の半田付けなどの温度サイクルによる応力が吸収
されるので、プリント配線基板１２の電極１３とアウタ
ーリード部５Ｂ、および上下のＴＳＯＪ１のアウターリ
ード部５Ｂ同士の接続部の半田にクラックなどが発生す
るのを防止することができる。
アウターリード５Ｂに斜め上方に向かって延在する部分
（５Ｂ−ｂ）を設けて全長を長くしたことにより、アウ
ターリード５Ｂに弾力性を持たせることができる。この
構成により、アウターリード５Ｂの弾力性によって基板
実装時の半田付けなどの温度サイクルによる応力が吸収
されるので、プリント配線基板１２の電極１３とアウタ
ーリード部５Ｂ、および上下のＴＳＯＪ１のアウターリ
ード部５Ｂ同士の接続部の半田にクラックなどが発生す
るのを防止することができる。
【００４４】図１０は、例えば２段に積層したＴＳＯＪ
１をプリント配線基板１２上に２列に配置した三次元メ
モリモジュールの構成例である。また、図１１は、プリ
ント配線基板１２上に複数段のＴＳＯＪ１を積層し、そ
の両側面に配置した一対のプリント配線基板１４でＴＳ
ＯＪ１同士を電気的に接続した三次元メモリモジュール
の構成例である。
１をプリント配線基板１２上に２列に配置した三次元メ
モリモジュールの構成例である。また、図１１は、プリ
ント配線基板１２上に複数段のＴＳＯＪ１を積層し、そ
の両側面に配置した一対のプリント配線基板１４でＴＳ
ＯＪ１同士を電気的に接続した三次元メモリモジュール
の構成例である。
【００４５】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
【００４６】前記実施例のＴＳＯＪ１において、例えば
図１２に示すように、パッケージ本体２の表面にアルミ
ニウム箔１６のような光反射層を設けたり、あるいは図
１３に示すように、パッケージ本体２内の半導体チップ
３の主面を下向きにしたりして半導体チップ３の主面へ
の光入射を遮断することにより、パッケージ本体２を超
薄型で構成した場合においても、光によるデータリテン
ションなどの特性劣化を防止することができる。
図１２に示すように、パッケージ本体２の表面にアルミ
ニウム箔１６のような光反射層を設けたり、あるいは図
１３に示すように、パッケージ本体２内の半導体チップ
３の主面を下向きにしたりして半導体チップ３の主面へ
の光入射を遮断することにより、パッケージ本体２を超
薄型で構成した場合においても、光によるデータリテン
ションなどの特性劣化を防止することができる。
【００４７】前記実施例のＴＳＯＪ１は、パッケージ本
体２から外方に延在する全てのアウターリード部５Ｂに
ストッパ９を設けたが、このような態様に限定されるも
のではなく、一部のアウターリード部５Ｂ（例えばパッ
ケージ本体２の四隅に位置するアウターリード部５Ｂ）
のみにストッパ９を設けた態様も本発明に包含されるも
のである。
体２から外方に延在する全てのアウターリード部５Ｂに
ストッパ９を設けたが、このような態様に限定されるも
のではなく、一部のアウターリード部５Ｂ（例えばパッ
ケージ本体２の四隅に位置するアウターリード部５Ｂ）
のみにストッパ９を設けた態様も本発明に包含されるも
のである。
【００４８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４９】本発明によれば、第１のパッケージ本体の
アウターリード部の上に第２のパッケージ本体のアウタ
ーリード部を正確、かつ速やかに位置決めすることがで
きるので、マルチチップ・モジュールの組み立て工程の
スループットが向上する。
アウターリード部の上に第２のパッケージ本体のアウタ
ーリード部を正確、かつ速やかに位置決めすることがで
きるので、マルチチップ・モジュールの組み立て工程の
スループットが向上する。
【００５０】本発明によれば、第１のパッケージ本体の
アウターリード部とその上に積層した第２のパッケージ
本体のアウターリード部とのずれを防止することができ
るので、マルチチップ・モジュールの組み立て工程の信
頼性、歩留りが向上する。
アウターリード部とその上に積層した第２のパッケージ
本体のアウターリード部とのずれを防止することができ
るので、マルチチップ・モジュールの組み立て工程の信
頼性、歩留りが向上する。
【００５１】本発明によれば、基板実装時の半田付けな
どの温度サイクルによる応力をアウターリード部の弾力
性によって吸収することができるので、実装部の半田に
クラツクが発生するのを防止することができ、プリント
配線基板とパッケージ、および上下のパッケージ同士の
接続信頼性が向上する。
どの温度サイクルによる応力をアウターリード部の弾力
性によって吸収することができるので、実装部の半田に
クラツクが発生するのを防止することができ、プリント
配線基板とパッケージ、および上下のパッケージ同士の
接続信頼性が向上する。
【００５２】本発明によれば、パッケージ本体を超薄型
で構成した場合においても、光によるデータリテンショ
ンなどの特性劣化を防止することができるので、マルチ
チップ・モジュールの実装密度および動作信頼性が向上
する。
で構成した場合においても、光によるデータリテンショ
ンなどの特性劣化を防止することができるので、マルチ
チップ・モジュールの実装密度および動作信頼性が向上
する。
【図１】本発明の一実施例である半導体集積回路装置の
概略平面図である。
概略平面図である。
【図２】図１のII−II' 線に沿った断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
斜視図である。
斜視図である。
【図４】本発明の一実施例である半導体集積回路装置の
各部の寸法を示す図である。
各部の寸法を示す図である。
【図５】(a),(b) は、アウターリード部にストッパを形
成する方法を示す要部平面図である。
成する方法を示す要部平面図である。
【図６】本発明の半導体集積回路装置を用いた三次元メ
モリモジュールの組み立て方法を示す側面図である。
モリモジュールの組み立て方法を示す側面図である。
【図７】本発明の半導体集積回路装置を用いた三次元メ
モリモジュールの組み立て方法を示す側面図である。
モリモジュールの組み立て方法を示す側面図である。
【図８】本発明の半導体集積回路装置を用いた三次元メ
モリモジュールの組み立て方法を示す側面図である。
モリモジュールの組み立て方法を示す側面図である。
【図９】本発明の半導体集積回路装置を用いた三次元メ
モリモジュールの組み立て方法を示す側面図である。
モリモジュールの組み立て方法を示す側面図である。
【図１０】本発明の半導体集積回路装置を用いた三次元
メモリモジュールの一例を示す斜視図である。
メモリモジュールの一例を示す斜視図である。
【図１１】本発明の半導体集積回路装置を用いた三次元
メモリモジュールの他の例を示す斜視図である。
メモリモジュールの他の例を示す斜視図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の断面図である。
置の断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の断面図である。
置の断面図である。
１ ＴＳＯＪ ２ パッケージ本体 ３ 半導体チップ ４ 吊りリード ５ リード ５Ａ インナーリード部 ５Ｂ アウターリード部 ６ 接着剤 ７ ワイヤ ８ ボンディングパッド ９ ストッパ １０ ダム １２ プリント配線基板 １３ 電極（フットプリント） １４ プリント配線基板 １６ アルミニウム箔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 道昭 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (10)
- 【請求項１】 半導体チップを封止したパッケージ本体
の側面から外方に延在するリードのアウターリード部を
面実装可能に折り曲げ、前記アウターリード部の幅方向
の両側面に、前記パッケージ本体の上面の上方に向かっ
て延在する一対のストッパを設けたことを特徴とする半
導体集積回路装置。 - 【請求項２】 前記一対のストッパは、アウターリード
部同士を連結するダムを折り曲げて形成したものである
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記パッケージ本体に封止された半導体
チップの主面の周辺部に、前記半導体チップを支持する
吊りリードと前記リードのインナーリード部とを配置
し、前記吊りリードおよび前記インナーリード部を接着
剤を介して前記半導体チップの主面上に接合したことを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記アウターリード部の表面に半田メッ
キ層を被着したことを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項５】 前記アウターリード部の一部に、斜め上
方に向かって延在する部分を設けることによって、前記
アウターリード部の全長を長くしたことを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項６】 前記一対のストッパを、前記アウターリ
ード部の前記斜め上方に向かって延在する部分に設けた
ことを特徴とする請求項５記載の半導体集積回路装置。 - 【請求項７】 前記アウターリード部の下端部の幅を、
前記斜め上方に向かって延在する部分の幅よりも狭くし
たことを特徴とする請求項５記載の半導体集積回路装
置。 - 【請求項８】 前記パッケージ本体に封止された半導体
チップの主面を実装面と対向させて配置したことを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項９】 前記パッケージ本体の上面に光反射層を
設けたことを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項１０】 請求項１記載の半導体集積回路装置を
プリント配線基板の上下方向に複数段積層してなるマル
チチップ・モジュール構造の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256539A JPH08125118A (ja) | 1994-10-21 | 1994-10-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256539A JPH08125118A (ja) | 1994-10-21 | 1994-10-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125118A true JPH08125118A (ja) | 1996-05-17 |
Family
ID=17294039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256539A Withdrawn JPH08125118A (ja) | 1994-10-21 | 1994-10-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538895B2 (en) | 1999-07-15 | 2003-03-25 | Infineon Technologies Ag | TSOP memory chip housing configuration |
| KR100639203B1 (ko) * | 2002-07-08 | 2006-10-30 | 주식회사 하이닉스반도체 | 플라스틱 패키지를 갖는 반도체 장치와 비지에이 패키지를갖는 반도체 장치를 적층하는 방법 |
| KR100679201B1 (ko) * | 1997-02-25 | 2007-08-16 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치및그제조방법 |
-
1994
- 1994-10-21 JP JP6256539A patent/JPH08125118A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100679201B1 (ko) * | 1997-02-25 | 2007-08-16 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치및그제조방법 |
| US6538895B2 (en) | 1999-07-15 | 2003-03-25 | Infineon Technologies Ag | TSOP memory chip housing configuration |
| KR100639203B1 (ko) * | 2002-07-08 | 2006-10-30 | 주식회사 하이닉스반도체 | 플라스틱 패키지를 갖는 반도체 장치와 비지에이 패키지를갖는 반도체 장치를 적층하는 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |