JPH04133464A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPH04133464A JPH04133464A JP2256295A JP25629590A JPH04133464A JP H04133464 A JPH04133464 A JP H04133464A JP 2256295 A JP2256295 A JP 2256295A JP 25629590 A JP25629590 A JP 25629590A JP H04133464 A JPH04133464 A JP H04133464A
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- semiconductor
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、樹脂封止型半導体装置に関し、特に、メモリ
カード等の実装基板上に複数個実装される樹脂封止型半
導体装置に適用して有効な技術に関するものである。
カード等の実装基板上に複数個実装される樹脂封止型半
導体装置に適用して有効な技術に関するものである。
半導体チップを保護するために、例えばＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）で構成された半導体チップをＴ Ｓ ＯＰ （Ｔ１
１ｉｎ Ｓｍａｌｌ ０ｕｔ−１ｉｎｅ Ｐ ａｃｋａ
ｇｅ）型の樹脂パッケージで封止した樹脂封止型半導体
装置がある。このＴＳＯＰ型の樹脂封止型半導体装置は
、１つのメモリシステムとして１例えばメモリカード等
の実装基板上に複数個規則的に実装される。
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）で構成された半導体チップをＴ Ｓ ＯＰ （Ｔ１
１ｉｎ Ｓｍａｌｌ ０ｕｔ−１ｉｎｅ Ｐ ａｃｋａ
ｇｅ）型の樹脂パッケージで封止した樹脂封止型半導体
装置がある。このＴＳＯＰ型の樹脂封止型半導体装置は
、１つのメモリシステムとして１例えばメモリカード等
の実装基板上に複数個規則的に実装される。
前記樹脂封止型半導体装置は、タブ吊りリードで支持さ
れたタブ上に半導体チップを搭載している。半導体チッ
プは例えば平面が長方形状の囃結晶珪素基板で構成され
ている。この半導体チップの主面上には、長方形状の対
向する２辺（例えば短辺）の夫々に沿って複数個の外部
端子（ポンディングパッド）が配列されている。
れたタブ上に半導体チップを搭載している。半導体チッ
プは例えば平面が長方形状の囃結晶珪素基板で構成され
ている。この半導体チップの主面上には、長方形状の対
向する２辺（例えば短辺）の夫々に沿って複数個の外部
端子（ポンディングパッド）が配列されている。
前記半導体チップの外部端子は、ボンディングワイヤを
介してアウターリードに一体に形成されたインナーリー
ドと電気的に接続されている。前記タブ、半導体チップ
、ボンディングワイヤ、インナーリード等は、例えば絶
縁性のエポキシ系樹脂で形成された樹脂パッケージ（Ｔ
ＳＯＰ型）で封止されている。
介してアウターリードに一体に形成されたインナーリー
ドと電気的に接続されている。前記タブ、半導体チップ
、ボンディングワイヤ、インナーリード等は、例えば絶
縁性のエポキシ系樹脂で形成された樹脂パッケージ（Ｔ
ＳＯＰ型）で封止されている。
前記ＴＳＯＰ型の樹脂パッケージは、例えば平面が長方
形状で形成され、対向する２辺（例えば短辺）の夫々に
沿って前記アウターリードを配列している。このアウタ
ーリードは例えばガルウィング形状で成型されている。
形状で形成され、対向する２辺（例えば短辺）の夫々に
沿って前記アウターリードを配列している。このアウタ
ーリードは例えばガルウィング形状で成型されている。
このように構成されたＴＳＯＰ型の樹脂封止型半導体装
置は、Ｓ ＯＪ （Ｓｍａｌｌ ０ｕｔ−１ｉｎｅ Ｊ
−ｂｅｎｄ Ｐ ａｃｋｇｅ）型の樹脂パッケージで
構成された樹脂封止型半導体装置と比べて、薄型に構成
することができ、縦方向（実装基板に対して垂直方向）
の実装密度を向上している。
置は、Ｓ ＯＪ （Ｓｍａｌｌ ０ｕｔ−１ｉｎｅ Ｊ
−ｂｅｎｄ Ｐ ａｃｋｇｅ）型の樹脂パッケージで
構成された樹脂封止型半導体装置と比べて、薄型に構成
することができ、縦方向（実装基板に対して垂直方向）
の実装密度を向上している。
最近、需要が高まるメモリカードにおいては、アウター
リード形状（ガルウィング形状）が通常の成型をなした
正曲げのＴＳＯＰ型の樹脂封止型半導体装置、アウター
リード形状が正曲げと反対方向に成型された逆曲げのＴ
ＳＯＰ型の樹脂封止型半導体装置の２種類を用意し、こ
の２種類の樹脂封止型半導体装置の夫々を実装基板の一
平面上又は表裏面の夫々に規則的に複数個実装する。こ
のメモリカードは、ＴＳＯＰ型の樹脂封止型半導体装置
のアウターリードと他の種類のＴＳＯＰ型の樹脂封止型
半導体装置の同一機能をもつアウターリードとを相互に
近接できるので、実装基板上に延在する配線長（配線の
引回し）を短くして配線の占有面積を縮小し、前記樹脂
封止型半導体装置の搭載個数を高めている（実装密度を
高めている）。
リード形状（ガルウィング形状）が通常の成型をなした
正曲げのＴＳＯＰ型の樹脂封止型半導体装置、アウター
リード形状が正曲げと反対方向に成型された逆曲げのＴ
ＳＯＰ型の樹脂封止型半導体装置の２種類を用意し、こ
の２種類の樹脂封止型半導体装置の夫々を実装基板の一
平面上又は表裏面の夫々に規則的に複数個実装する。こ
のメモリカードは、ＴＳＯＰ型の樹脂封止型半導体装置
のアウターリードと他の種類のＴＳＯＰ型の樹脂封止型
半導体装置の同一機能をもつアウターリードとを相互に
近接できるので、実装基板上に延在する配線長（配線の
引回し）を短くして配線の占有面積を縮小し、前記樹脂
封止型半導体装置の搭載個数を高めている（実装密度を
高めている）。
なお、前記ＴＳＯＰ型の樹脂封止型半導体装置について
は、日経マイクロデバイス、１９９０年６月号、第３４
頁乃至第４５頁に記載されている。
は、日経マイクロデバイス、１９９０年６月号、第３４
頁乃至第４５頁に記載されている。
前記ＴＳＯＰ型の樹脂封止型半導体装置は、メモリカー
ドの実装基板の実装密度を高めるため、アウターリード
形状を正曲げとしたＴＳＯＰ型の樹脂封止型半導体装置
、逆曲げとしたＴＳＯＰ型の樹脂封止型半導体装置の２
種類の生産を必要としている。このため、ＴＳＯＰ型の
樹脂封止型半導体装置の生産ラインにおいて、切断成型
装置、選別装置等の製造装置が２種類必要となり、生産
合理性が低下するという問題があった。
ドの実装基板の実装密度を高めるため、アウターリード
形状を正曲げとしたＴＳＯＰ型の樹脂封止型半導体装置
、逆曲げとしたＴＳＯＰ型の樹脂封止型半導体装置の２
種類の生産を必要としている。このため、ＴＳＯＰ型の
樹脂封止型半導体装置の生産ラインにおいて、切断成型
装置、選別装置等の製造装置が２種類必要となり、生産
合理性が低下するという問題があった。
本発明の目的は、樹脂封止型半導体装置の実装密度を高
めると共に、４！ｌ脂封止型半導体装置の生産における
生産合理性を高めることが可能な技術を提供することに
ある。
めると共に、４！ｌ脂封止型半導体装置の生産における
生産合理性を高めることが可能な技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
平面が方形状で形成された半導体チップの対向する２辺
の夫々に沿って配列された複数の外部端子にリードを接
続する樹脂封止型半導体装置において、第１回路パター
ンを有し、かつ対向する２辺の夫々に沿って互いに短絡
された同一機能の外部端子を配列した第１半導体チップ
を構成し、この第１半導体チップに対してミラー反転さ
れた第２回路パターン及び外部端子の配列を有する第２
半導体チップを構成し、前記第１半導体チップ、第２半
導体チップの夫々の一辺側の同一機能の外部端子間を短
絡すると共に、夫々の他辺側の外部端子をリードに接続
する。前記第１半導体チップ内の同一機能の外部端子間
の短絡、第２半導体チップ内の同一機能の外部端子間の
短絡又は第１半導体チップ、第２半導体チップの夫々の
同一機能の外部端子間の短絡は、外部端子と同一層の配
線又外部端子の下層或は上層の配線で行う。
の夫々に沿って配列された複数の外部端子にリードを接
続する樹脂封止型半導体装置において、第１回路パター
ンを有し、かつ対向する２辺の夫々に沿って互いに短絡
された同一機能の外部端子を配列した第１半導体チップ
を構成し、この第１半導体チップに対してミラー反転さ
れた第２回路パターン及び外部端子の配列を有する第２
半導体チップを構成し、前記第１半導体チップ、第２半
導体チップの夫々の一辺側の同一機能の外部端子間を短
絡すると共に、夫々の他辺側の外部端子をリードに接続
する。前記第１半導体チップ内の同一機能の外部端子間
の短絡、第２半導体チップ内の同一機能の外部端子間の
短絡又は第１半導体チップ、第２半導体チップの夫々の
同一機能の外部端子間の短絡は、外部端子と同一層の配
線又外部端子の下層或は上層の配線で行う。
上述した手段によれば、第１半導体チップ、第２半導体
チップの夫々を１つのパッケージ内に搭載し、この第１
半導体チップ、第２半導体チップの夫々の同一機能の外
部端子をパッケージ内において最短距離で電気的に接続
したので、第１半導体チップ、第２半導体チップの夫々
の間の第１半導体チップ側に接続されるリード、第２半
導体チップ側に接続されるリード等を廃止し、この廃止
に相当する分、パッケージ面積を縮小でき、樹脂封止型
半導体装置の実装密度を高めることができる。これと共
に、第１半導体チップの第１回路パターンに対して第２
半導体チップの第２回路パターンをミラー反転させ、第
１半導体チップの外部端子とそれと同一機能をもつ第２
半導体チップの外部端子とを相互に近接させたので、正
向げのリード形状を有する樹脂封止型半導体装置、逆向
げのリード形状を有する樹脂封止型半導体装置の２種類
のものを構成する必要がなくなり、樹脂封止型半導体装
置の生産において生産合理性を高めることができる。
チップの夫々を１つのパッケージ内に搭載し、この第１
半導体チップ、第２半導体チップの夫々の同一機能の外
部端子をパッケージ内において最短距離で電気的に接続
したので、第１半導体チップ、第２半導体チップの夫々
の間の第１半導体チップ側に接続されるリード、第２半
導体チップ側に接続されるリード等を廃止し、この廃止
に相当する分、パッケージ面積を縮小でき、樹脂封止型
半導体装置の実装密度を高めることができる。これと共
に、第１半導体チップの第１回路パターンに対して第２
半導体チップの第２回路パターンをミラー反転させ、第
１半導体チップの外部端子とそれと同一機能をもつ第２
半導体チップの外部端子とを相互に近接させたので、正
向げのリード形状を有する樹脂封止型半導体装置、逆向
げのリード形状を有する樹脂封止型半導体装置の２種類
のものを構成する必要がなくなり、樹脂封止型半導体装
置の生産において生産合理性を高めることができる。
以下、本発明の構成について、ＴＳＯＰ型の樹脂封止型
半導体装置に本発明を適用した一実施例とともに説明す
る。
半導体装置に本発明を適用した一実施例とともに説明す
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
・本発明の一実施例である樹脂封止型半導体装置の概略
構成を第１図（樹脂封止の上部を除去した状態の平面図
）及び第２図（第１図の■−■切断線で切った断面図）
に示す。
構成を第１図（樹脂封止の上部を除去した状態の平面図
）及び第２図（第１図の■−■切断線で切った断面図）
に示す。
第１図及び第２図に示すように、樹脂封止型半導体装置
はＴ Ｓ ＯＰ （Ｔｈｉｎ Ｓｍａｌｌ○ｕｔ−１ｉ
ｎｅ Ｐａｃｋａｇｅ）型の樹脂パッケージ１で構成さ
れている。
はＴ Ｓ ＯＰ （Ｔｈｉｎ Ｓｍａｌｌ○ｕｔ−１ｉ
ｎｅ Ｐａｃｋａｇｅ）型の樹脂パッケージ１で構成さ
れている。
この樹脂封止型半導体装置は、タブ吊りリード３Ｄで支
持されたタブ３Ｃ上に半導体チップ２Ａ、半導体チップ
２Ｂの夫々を搭載している。前記半導体チップ２Ａ、半
導体チップ２Ｂの夫々は、例えば１ ［Ｍｂｉｔ］ Ｘ
１ ［ｂｉｔ］の容量のＤＲＡＭ （Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成
されている。
持されたタブ３Ｃ上に半導体チップ２Ａ、半導体チップ
２Ｂの夫々を搭載している。前記半導体チップ２Ａ、半
導体チップ２Ｂの夫々は、例えば１ ［Ｍｂｉｔ］ Ｘ
１ ［ｂｉｔ］の容量のＤＲＡＭ （Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成
されている。
前記半導体チップ２Ａは、例えば平面が長方形状の単結
晶珪素基板で構成されている。この半導体チップ２Ａの
主面（素子形成面）上には、長方形状の対向する２辺（
第１図中、右辺、左辺）の夫々に沿って同一機能の外部
端子（ポンディングパッド）２・Ｐが複数個配列されて
いる。同様に、前記半導体チップ２Ｂは、例えば平面が
長方形状の単結晶珪素基板で構成されている。この半導
体チップ２Ｂの主面（素子形成面）上には、長方形状の
対向する２辺（右辺、左辺）の夫々に沿って同一機能の
外部端子（ポンディングパッド）２Ｐが複数個配列され
ている。前記半導体チップ２Ａ、２Ｂの夫々の外部端子
２Ｐは、半導体チップ２Ａ、２Ｂの夫々の回路システム
を形成する内部素子と電気的に接続されている。
晶珪素基板で構成されている。この半導体チップ２Ａの
主面（素子形成面）上には、長方形状の対向する２辺（
第１図中、右辺、左辺）の夫々に沿って同一機能の外部
端子（ポンディングパッド）２・Ｐが複数個配列されて
いる。同様に、前記半導体チップ２Ｂは、例えば平面が
長方形状の単結晶珪素基板で構成されている。この半導
体チップ２Ｂの主面（素子形成面）上には、長方形状の
対向する２辺（右辺、左辺）の夫々に沿って同一機能の
外部端子（ポンディングパッド）２Ｐが複数個配列され
ている。前記半導体チップ２Ａ、２Ｂの夫々の外部端子
２Ｐは、半導体チップ２Ａ、２Ｂの夫々の回路システム
を形成する内部素子と電気的に接続されている。
前記半導体チップ２Ａの一辺側に配列した外部端子２Ｆ
（図中、左側に配列した外部端子Ｐ工）は、ボンディン
グワイヤ４を介して、アウターリード３Ｂに一体に形成
されたインナーリード３Ａと電気的に接続されている。
（図中、左側に配列した外部端子Ｐ工）は、ボンディン
グワイヤ４を介して、アウターリード３Ｂに一体に形成
されたインナーリード３Ａと電気的に接続されている。
同様に、前記半導体チップ２Ｂの一辺側に配列した外部
端子（図中、右側に配列した外部端子Ｐ□）２Ｐは、ボ
ンディングワイヤ４を介して、アウターリード３Ｂに一
体に形成されたインナーリード３Ａと電気的に接続され
ている。
端子（図中、右側に配列した外部端子Ｐ□）２Ｐは、ボ
ンディングワイヤ４を介して、アウターリード３Ｂに一
体に形成されたインナーリード３Ａと電気的に接続され
ている。
前記ボンディングワイヤ４はアルミニウムワイヤを使用
する。また、ボンディングワイヤ４としては、金（Ａｕ
）ワイヤ、銅（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁
性樹脂を被覆した被覆ワイヤ等を使用してもよい。ボン
ディングワイヤ４は熱圧着に超音波振動を併用したボン
ディング法によりボンディングされる。
する。また、ボンディングワイヤ４としては、金（Ａｕ
）ワイヤ、銅（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁
性樹脂を被覆した被覆ワイヤ等を使用してもよい。ボン
ディングワイヤ４は熱圧着に超音波振動を併用したボン
ディング法によりボンディングされる。
前記半導体チップ２Ａ、半導体チップ２Ｂ、インナーリ
ード３Ａ、タブ３Ｃ，タブ吊りリード３Ｄ及びボンディ
ングワイヤ４等は、樹脂ＩＡで封止されている。樹脂Ｉ
Ａは、低応力化を図るために、フェノール系硬化剤、シ
リコーンゴム及びフィラーが添加されたエポキシ系樹脂
を使用してぃる。
ード３Ａ、タブ３Ｃ，タブ吊りリード３Ｄ及びボンディ
ングワイヤ４等は、樹脂ＩＡで封止されている。樹脂Ｉ
Ａは、低応力化を図るために、フェノール系硬化剤、シ
リコーンゴム及びフィラーが添加されたエポキシ系樹脂
を使用してぃる。
前記樹脂パッケージ１は例えば平面が長方形状で形成さ
れ、この対向する２辺（第１図中、右側の短辺、左側の
短辺）の夫々に沿って前記アウターリード３Ｂを配列し
ている。アウターリート３Ｂは、前述のように、半導体
チップ２Ａ、半導体チップ２Ｂ、インナーリード３Ａ、
タブ３Ｃ、タブ吊りリード３Ｄ及びポンディングワイヤ
４等をトランスファーモールド法に基づいて樹脂ＩＡで
封止した後、リードフレーム（図示せず）から切断され
、ガルウィング形状に成型される。前記リードフレーム
は例えばＦｅ−Ｎｉ合金、Ｃｕ等で形成されている。
れ、この対向する２辺（第１図中、右側の短辺、左側の
短辺）の夫々に沿って前記アウターリード３Ｂを配列し
ている。アウターリート３Ｂは、前述のように、半導体
チップ２Ａ、半導体チップ２Ｂ、インナーリード３Ａ、
タブ３Ｃ、タブ吊りリード３Ｄ及びポンディングワイヤ
４等をトランスファーモールド法に基づいて樹脂ＩＡで
封止した後、リードフレーム（図示せず）から切断され
、ガルウィング形状に成型される。前記リードフレーム
は例えばＦｅ−Ｎｉ合金、Ｃｕ等で形成されている。
前記アウターリード（端子）３Ｂは、夫々に印加される
信号が規定されている。第１図中、樹脂パッケージ１の
右辺下側に配置された端子３Ｂ（ＡＯ）〜端子３Ｂ（Ａ
３）はアドレス信号が印加される。端子３Ｂ（Ｖｃｃ）
は電源電圧であり、例えば動作電圧５ ［Ｖ］が印加さ
れる。樹脂パッケージ１の右辺上側に配置された端子３
Ｂ（Ａ４）〜端子３Ｂ（Ａ８）はアドレス信号が印加さ
れる。樹脂パッケージ１の左辺下側に配置された端子３
Ｂ（ＣＥ）はセレクト信号が印加される。端子３Ｂ（Ｒ
ＡＳ）はロウアドレスストローブ信号が印加される。端
子３Ｂ（ＷＥ）はライトイネーブル信号が印加される。
信号が規定されている。第１図中、樹脂パッケージ１の
右辺下側に配置された端子３Ｂ（ＡＯ）〜端子３Ｂ（Ａ
３）はアドレス信号が印加される。端子３Ｂ（Ｖｃｃ）
は電源電圧であり、例えば動作電圧５ ［Ｖ］が印加さ
れる。樹脂パッケージ１の右辺上側に配置された端子３
Ｂ（Ａ４）〜端子３Ｂ（Ａ８）はアドレス信号が印加さ
れる。樹脂パッケージ１の左辺下側に配置された端子３
Ｂ（ＣＥ）はセレクト信号が印加される。端子３Ｂ（Ｒ
ＡＳ）はロウアドレスストローブ信号が印加される。端
子３Ｂ（ＷＥ）はライトイネーブル信号が印加される。
端子３Ｂ（Ｉｌｏｌ）〜端子３Ｂ （ｌ１０２）はデー
タ入出力信号の端子である。樹脂パッケージ１の左辺上
側に配置された端子３Ｂ（Ｖｓｓ）は基準電圧であり、
例えば基準電圧０［Ｖ］が印加される。
タ入出力信号の端子である。樹脂パッケージ１の左辺上
側に配置された端子３Ｂ（Ｖｓｓ）は基準電圧であり、
例えば基準電圧０［Ｖ］が印加される。
端子３Ｂ（ｌ１０３）〜端子３Ｂ（、ｌ１０４）はデー
タ入出力信号の端子である。端子３Ｂ（ＣＡＳ）はカラ
ムアドレスストローブ信号が印加される。
タ入出力信号の端子である。端子３Ｂ（ＣＡＳ）はカラ
ムアドレスストローブ信号が印加される。
端子３Ｂ（ＯＥ）はアウトプットイネーブル信号が印加
される。
される。
前記半導体チップ２Ａは、第１図及び第３図（第１図の
要部拡大平面図）に示すように、スクライブ領域を介在
し、半導体チップ２Ｂと一体に構成されている。半導体
チップ２Ａは第１回路パターン（ＤＲＡＭ）２Ｃ１が構
成され、半導体チップ２Ｂは、前記半導体チップ２Ａの
第１回路パターン２Ｃ□に対して実質的に同一機能であ
るがそれに対してミラー反転で形成された第２回路パタ
ーン（ＤＲＡＭ）２Ｃ２が構成されている。また、半導
体チップ２Ｂの主面上に配列された外部端子２Ｐは、半
導体チップ２Ａの主面上に配列された外部端子２Ｐに対
して配列数、印加される信号等が実質的に同一であるが
それに対してミラー反転パターンで構成されている。
要部拡大平面図）に示すように、スクライブ領域を介在
し、半導体チップ２Ｂと一体に構成されている。半導体
チップ２Ａは第１回路パターン（ＤＲＡＭ）２Ｃ１が構
成され、半導体チップ２Ｂは、前記半導体チップ２Ａの
第１回路パターン２Ｃ□に対して実質的に同一機能であ
るがそれに対してミラー反転で形成された第２回路パタ
ーン（ＤＲＡＭ）２Ｃ２が構成されている。また、半導
体チップ２Ｂの主面上に配列された外部端子２Ｐは、半
導体チップ２Ａの主面上に配列された外部端子２Ｐに対
して配列数、印加される信号等が実質的に同一であるが
それに対してミラー反転パターンで構成されている。
前記半導体チップ２Ａは、前述の信号が印加される外部
端子Ｐ□（図中、左側の外部端子）を−辺側にすべて配
列し、この外部端子Ｐ１と同一機能の外部端子Ｐ２（図
中、右側の外部端子）を他辺側に（例えばミラー反転パ
ターンで）配列している。
端子Ｐ□（図中、左側の外部端子）を−辺側にすべて配
列し、この外部端子Ｐ１と同一機能の外部端子Ｐ２（図
中、右側の外部端子）を他辺側に（例えばミラー反転パ
ターンで）配列している。
同様に、前記半導体チップ２Ｂは、前述の信号が印加さ
れる外部端子Ｐ１（図中、右側の外部端子）を−辺側に
すべて配列し、この外部端子Ｐ１と同一機能の外部端子
Ｐ２（図中、左側の外部端子）を他辺側に（例えばミラ
ー反転パターンで）配列している。
れる外部端子Ｐ１（図中、右側の外部端子）を−辺側に
すべて配列し、この外部端子Ｐ１と同一機能の外部端子
Ｐ２（図中、左側の外部端子）を他辺側に（例えばミラ
ー反転パターンで）配列している。
前記半導体チップ２Ａは、第３図に示すように、−辺側
に配列された外部端子Ｐ１、他辺側に配列された外部端
子Ｐ２の夫々の同一機能同志を配線２Ｌで電気的に接続
（短絡）している。同様に、前記半導体チップ２Ｂは、
−辺側に配列された外部端子Ｐ□、他辺側に配列された
外部端子Ｐ２の夫々の同一機能同志を配線２Ｌで電気的
に接続（短絡）している。また、前記半導体チップ２Ａ
の他辺側に配列された外部端子Ｐ２と前記半導体チップ
２Ｂの他辺側に配列された外部端子Ｐ２とは、夫々の同
一機能同志を配線２Ｌで電気的に接続（短絡）している
。前記外部端子２Ｐ、配線２Ｌの夫々は例えばアルミニ
ウム膜又はアルミニウム合金膜で形成されている。半導
体チップ２Ａ、半導体チップ２Ｂの夫々の外部端子２Ｐ
は夫々の対向する２辺に沿って２列で配列されている。
に配列された外部端子Ｐ１、他辺側に配列された外部端
子Ｐ２の夫々の同一機能同志を配線２Ｌで電気的に接続
（短絡）している。同様に、前記半導体チップ２Ｂは、
−辺側に配列された外部端子Ｐ□、他辺側に配列された
外部端子Ｐ２の夫々の同一機能同志を配線２Ｌで電気的
に接続（短絡）している。また、前記半導体チップ２Ａ
の他辺側に配列された外部端子Ｐ２と前記半導体チップ
２Ｂの他辺側に配列された外部端子Ｐ２とは、夫々の同
一機能同志を配線２Ｌで電気的に接続（短絡）している
。前記外部端子２Ｐ、配線２Ｌの夫々は例えばアルミニ
ウム膜又はアルミニウム合金膜で形成されている。半導
体チップ２Ａ、半導体チップ２Ｂの夫々の外部端子２Ｐ
は夫々の対向する２辺に沿って２列で配列されている。
なお、本発明においては、外部端子２Ｐの配列は、これ
に限定されるものではなく、例えば１辺には１列を配列
してもよい。
に限定されるものではなく、例えば１辺には１列を配列
してもよい。
前記配線２Ｌは、製造プロセスの増加を抑える目的で、
半導体チップ２Ａ、２Ｂの夫々の外部端子２Ｐと同一層
、又外部端子２Ｐの下層であって素子間を結線する配線
と同一層の配線層に構成される。また、配線２Ｌは、外
部端子２Ｐの上層に配線層を追加し、前記外部端子２Ｐ
や配線用の配線に対して独立な配線層で構成してもよい
。
半導体チップ２Ａ、２Ｂの夫々の外部端子２Ｐと同一層
、又外部端子２Ｐの下層であって素子間を結線する配線
と同一層の配線層に構成される。また、配線２Ｌは、外
部端子２Ｐの上層に配線層を追加し、前記外部端子２Ｐ
や配線用の配線に対して独立な配線層で構成してもよい
。
前記半導体チップ２Ａにおいて、外部端子Ｐ１と同一機
能の外部端子Ｐ２とを電気的に接続する配線２Ｌは、こ
の半導体チップ２Ａのメモリセルアレイ領域（図示せず
）や周辺回路領域を避けた領域上つまり、辺（第３図中
、上辺、下辺の夫々）に沿って延在している。同様に、
前記半導体チップ２Ｂにおいて、外部端子Ｐ１と同一機
能の外部端子Ｐ２ とを電気的に接続する配線２Ｌは、
この半導体チップ２Ｂのメモリセルアレイ領域（図示せ
ず）等を避けた領域上に延在している。
能の外部端子Ｐ２とを電気的に接続する配線２Ｌは、こ
の半導体チップ２Ａのメモリセルアレイ領域（図示せず
）や周辺回路領域を避けた領域上つまり、辺（第３図中
、上辺、下辺の夫々）に沿って延在している。同様に、
前記半導体チップ２Ｂにおいて、外部端子Ｐ１と同一機
能の外部端子Ｐ２ とを電気的に接続する配線２Ｌは、
この半導体チップ２Ｂのメモリセルアレイ領域（図示せ
ず）等を避けた領域上に延在している。
この方式に限定はされないが、前記セレクト（ＣＥ）信
号が印加されるアウターリード３Ｂと電気的に接続され
る半導体チップ２Ａ、２Ｂの夫々の外部端子Ｐ１には、
図示していないが、１本のアウターリード３Ｂ（○Ｅ）
で半導体チップ２Ａ、２Ｂの夫々の動作を選択するため
、チップセレクト回路が接続されている。
号が印加されるアウターリード３Ｂと電気的に接続され
る半導体チップ２Ａ、２Ｂの夫々の外部端子Ｐ１には、
図示していないが、１本のアウターリード３Ｂ（○Ｅ）
で半導体チップ２Ａ、２Ｂの夫々の動作を選択するため
、チップセレクト回路が接続されている。
このように、ＴＳＯＰ型の樹脂封止型半導体装置は、一
体に構成された半導体チップ２Ａと半導体チップ２Ｂと
を１つの樹脂パッケージ１内に搭載し、この半導体チッ
プ２Ａ、半導体チップ２Ｂの夫々の同一機能の外部端子
２Ｐを樹脂パッケージ１内において、配線２Ｌにより最
短距離で電気的に接続している。
体に構成された半導体チップ２Ａと半導体チップ２Ｂと
を１つの樹脂パッケージ１内に搭載し、この半導体チッ
プ２Ａ、半導体チップ２Ｂの夫々の同一機能の外部端子
２Ｐを樹脂パッケージ１内において、配線２Ｌにより最
短距離で電気的に接続している。
前記半導体チップ２Ａは、第４図（平面図）に示すよう
に、半導体ウェーハの製造工程（チップ形成プロセス）
において、第１回路パターン２ｃ１を有するマスクを使
用し、このマスクのパターンを半導体ウェーハ１０に転
写することにより構成される。半導体チップ２Ｂは、前
記第１回路パターン２Ｃ工に対してマスクをミラー反転
で形成された第２回路パターン２ｃｚ を有するマスク
を使用し、このマスクのパターンを半導体ウェーハ１０
に転写することにより構成される。具体的には、前者の
マスク、後者のマスクの夫々を一つのマスクとして構成
し、このマスクを用いてステップアンドリピート法など
の描画手法により、半導体ウェーハ１０に半導体チップ
２Ａ及び２Ｂを転写する。
に、半導体ウェーハの製造工程（チップ形成プロセス）
において、第１回路パターン２ｃ１を有するマスクを使
用し、このマスクのパターンを半導体ウェーハ１０に転
写することにより構成される。半導体チップ２Ｂは、前
記第１回路パターン２Ｃ工に対してマスクをミラー反転
で形成された第２回路パターン２ｃｚ を有するマスク
を使用し、このマスクのパターンを半導体ウェーハ１０
に転写することにより構成される。具体的には、前者の
マスク、後者のマスクの夫々を一つのマスクとして構成
し、このマスクを用いてステップアンドリピート法など
の描画手法により、半導体ウェーハ１０に半導体チップ
２Ａ及び２Ｂを転写する。
この時、半導体チップ２Ａと半導体チップ２Ｂとは、夫
々の他辺側の外部端子Ｐ２が互いに対向し近接した状態
で一体に構成され、行方向及び列方向に配置（転写）さ
れる。また、半導体チップ２Ａの一辺側の外部端子Ｐ□
と他辺側の外部端子Ｐ２との同一機能の接続、半導体チ
ップ２Ｂの一辺側の外部端子Ｐ□と他辺側の外部端子Ｐ
２ との同一機能の接続及び半導体チップ２Ａの他辺側
の外部端子Ｐ２ と半導体チップ２Ｂの他辺側の外部端
子Ｐ２ との同一機能の接続を前述の配線２Ｌで行う。
々の他辺側の外部端子Ｐ２が互いに対向し近接した状態
で一体に構成され、行方向及び列方向に配置（転写）さ
れる。また、半導体チップ２Ａの一辺側の外部端子Ｐ□
と他辺側の外部端子Ｐ２との同一機能の接続、半導体チ
ップ２Ｂの一辺側の外部端子Ｐ□と他辺側の外部端子Ｐ
２ との同一機能の接続及び半導体チップ２Ａの他辺側
の外部端子Ｐ２ と半導体チップ２Ｂの他辺側の外部端
子Ｐ２ との同一機能の接続を前述の配線２Ｌで行う。
この後、半導体ウェーハ１０を第４図に示す実線に沿っ
て（半導体チップ２Ａと半導体チップ２Ｂとを一対の状
態で）ダイシングする。このように−体に構成された半
導体チップ２Ａ、半導体チップ２Ｂは、前述のＴＳＯＰ
型の樹脂封止型半導体装置に搭載される。
て（半導体チップ２Ａと半導体チップ２Ｂとを一対の状
態で）ダイシングする。このように−体に構成された半
導体チップ２Ａ、半導体チップ２Ｂは、前述のＴＳＯＰ
型の樹脂封止型半導体装置に搭載される。
また、メモリカードやＰＣＢで形成されるメモリボード
等の実装基板上に複数個のＴＳＯＰ型の樹脂封止型半導
体装置をメモリシステムとして実装する場合、２の倍数
にならない（半導体チップの個数が奇数の）とき、一体
に構成された半導体チップ２Ａ、２Ｂの夫々の間のスク
ライブ領域を第４図に示す点線でダイシングし、第５図
（４１脂封止の上部を除去した状態の平面図）に示すよ
うに、半導体チップ２Ａ又は２ＢのいずれかをＴＳＯＰ
型の樹脂封止型半導体装置に搭載することができる。
等の実装基板上に複数個のＴＳＯＰ型の樹脂封止型半導
体装置をメモリシステムとして実装する場合、２の倍数
にならない（半導体チップの個数が奇数の）とき、一体
に構成された半導体チップ２Ａ、２Ｂの夫々の間のスク
ライブ領域を第４図に示す点線でダイシングし、第５図
（４１脂封止の上部を除去した状態の平面図）に示すよ
うに、半導体チップ２Ａ又は２ＢのいずれかをＴＳＯＰ
型の樹脂封止型半導体装置に搭載することができる。
このように、第１回路パターン２Ｃ１を有し、かつ対向
する２辺の夫々に沿って互いに短絡された同一機能の外
部端子２Ｐを配列した半導体チップ２Ａを構成し、この
半導体チップ２Ａに対してミラー反転された第２回路パ
ターン２Ｃ２及び外部端子２Ｐの配列を有する半導体チ
ップ２Ｂを構成し、前記半導体チップ２Ａ、半導体チッ
プ２Ｂの夫々の一辺側の同一機能の外部端子２Ｐ（Ｐ２
）間を短絡すると共に、夫々の他辺側の外部端子２Ｐ（
Ｐｌ）をアウターリード３Ｂに接続する。前記半導体チ
ップ２Ａ内の同一機能の外部端子２Ｐ間（Ｐ□とＰ２）
の短絡・、半導体チップ２Ｂ内の同一機能の外部端子２
Ｐ間（Ｐ、とＰ２）の短絡又は半導体チップ２Ａ、半導
体チップ２Ｂの夫々の同一機能の外部端子２Ｐ（Ｐ２）
間の短絡は、外部端子２Ｐと同一層の配！１Ｘ２Ｌ又外
部端子２Ｐの下層或は上層の配線２Ｌで行う。この構成
により、半導体チップ２Ａ、半導体チップ２Ｂの夫々を
１つの樹脂パッケージ１内に搭載し、この半導体チップ
２Ａ、半導体チップ２Ｂの夫々の同一機能の外部端子２
Ｐを樹脂パッケージ１内において最短距離で電気的に接
続したので、半導体チップ２Ａ、半導体チップ２Ｂの夫
々の間の半導体チップ２Ａ、２Ｂの夫々に接続されるイ
ンナーリード８Ａ、アウターリード３Ｂ等を廃止し、こ
の廃止した分、樹脂パッケージ１の面積を縮小でき、Ｔ
ＳＯＰ型の樹脂封止型半導体装置の実装密度を高めるこ
とができる。
する２辺の夫々に沿って互いに短絡された同一機能の外
部端子２Ｐを配列した半導体チップ２Ａを構成し、この
半導体チップ２Ａに対してミラー反転された第２回路パ
ターン２Ｃ２及び外部端子２Ｐの配列を有する半導体チ
ップ２Ｂを構成し、前記半導体チップ２Ａ、半導体チッ
プ２Ｂの夫々の一辺側の同一機能の外部端子２Ｐ（Ｐ２
）間を短絡すると共に、夫々の他辺側の外部端子２Ｐ（
Ｐｌ）をアウターリード３Ｂに接続する。前記半導体チ
ップ２Ａ内の同一機能の外部端子２Ｐ間（Ｐ□とＰ２）
の短絡・、半導体チップ２Ｂ内の同一機能の外部端子２
Ｐ間（Ｐ、とＰ２）の短絡又は半導体チップ２Ａ、半導
体チップ２Ｂの夫々の同一機能の外部端子２Ｐ（Ｐ２）
間の短絡は、外部端子２Ｐと同一層の配！１Ｘ２Ｌ又外
部端子２Ｐの下層或は上層の配線２Ｌで行う。この構成
により、半導体チップ２Ａ、半導体チップ２Ｂの夫々を
１つの樹脂パッケージ１内に搭載し、この半導体チップ
２Ａ、半導体チップ２Ｂの夫々の同一機能の外部端子２
Ｐを樹脂パッケージ１内において最短距離で電気的に接
続したので、半導体チップ２Ａ、半導体チップ２Ｂの夫
々の間の半導体チップ２Ａ、２Ｂの夫々に接続されるイ
ンナーリード８Ａ、アウターリード３Ｂ等を廃止し、こ
の廃止した分、樹脂パッケージ１の面積を縮小でき、Ｔ
ＳＯＰ型の樹脂封止型半導体装置の実装密度を高めるこ
とができる。
また、この効果と共に、半導体チップ２Ａの第１回路パ
ターン２Ｃ□に対して、半導体チップ２Ｂの第２回路パ
ターン２Ｃ２をミラー反転させ、半導体チップ２Ａの外
部端子２Ｐとそれと同一機能をもつ半導体チップ２Ｂの
外部端子２Ｐとを相互に近接させたので、正曲げ、逆面
げの夫々のアウターリード形状を有する２種類のＴＳＯ
Ｐ型の樹脂封止型半導体装置を構成する必要がなくなり
、樹脂封止型半導体装置の生産（ペレット付工程、ボン
ディング工程、樹脂封止工程、リードの切断及び成型工
程を含む一連の組立プロセス）における生産合理性を高
めることができる。
ターン２Ｃ□に対して、半導体チップ２Ｂの第２回路パ
ターン２Ｃ２をミラー反転させ、半導体チップ２Ａの外
部端子２Ｐとそれと同一機能をもつ半導体チップ２Ｂの
外部端子２Ｐとを相互に近接させたので、正曲げ、逆面
げの夫々のアウターリード形状を有する２種類のＴＳＯ
Ｐ型の樹脂封止型半導体装置を構成する必要がなくなり
、樹脂封止型半導体装置の生産（ペレット付工程、ボン
ディング工程、樹脂封止工程、リードの切断及び成型工
程を含む一連の組立プロセス）における生産合理性を高
めることができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが０本発明は。
基づき具体的に説明したが０本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。
しない範囲において種々変更可能であることは勿論であ
る。
例えば、本発明は、半導体チップを樹脂で封止するＤ
Ｉ Ｐ（Ｄｕａｌ Ｉｎ １ｉｎｅ Ｐａｃｋａｇｅ）
型、ＳＯＪ（Ｓｍａｌｌ○ｕｔ−１ｉｎｅ Ｊ −ｂｅ
ｎｃｌ Ｐ ａｃｋａｇｅ）型等のいずれの樹脂封止型
半導体装置にも適用することができる。
Ｉ Ｐ（Ｄｕａｌ Ｉｎ １ｉｎｅ Ｐａｃｋａｇｅ）
型、ＳＯＪ（Ｓｍａｌｌ○ｕｔ−１ｉｎｅ Ｊ −ｂｅ
ｎｃｌ Ｐ ａｃｋａｇｅ）型等のいずれの樹脂封止型
半導体装置にも適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
樹脂封止型半導体装置において、実装密度を高められる
と共に、生産における生産合理性を高めることができる
。
と共に、生産における生産合理性を高めることができる
。
第１図は、本発明の一実施例であるＴＳＯＰ型の樹脂封
止型半導体装置の樹脂封止の上部を除去した状態の平面
図、 第２図は、第１図の■−■切断線で切った断面図、 第３図は、第１図の要部拡大平面図、 第４図は、半導体ウェーハの平面図。 第５図は、前記と異なる摘迄のＴＳＯＰ型の樹脂封止型
半導体装置の樹脂封止の上部を除去した状態の平面図で
ある。 図中、１・・・樹脂パッケージ、ＩＡ・・・樹脂、２Ａ
。 ２Ｂ・・半導体チップ、２Ｌ・・配線、２Ｐ・・・外部
端子、２Ｃ・・・回路パターン、３Ａ・・・インナーリ
ード、３Ｂ・・・アウターリード、３Ｃ・・・タブ、３
Ｄ・・・タブ吊りリード、４・・・ボンディングワイヤ
、１０・・・半導体ウェーハである。
止型半導体装置の樹脂封止の上部を除去した状態の平面
図、 第２図は、第１図の■−■切断線で切った断面図、 第３図は、第１図の要部拡大平面図、 第４図は、半導体ウェーハの平面図。 第５図は、前記と異なる摘迄のＴＳＯＰ型の樹脂封止型
半導体装置の樹脂封止の上部を除去した状態の平面図で
ある。 図中、１・・・樹脂パッケージ、ＩＡ・・・樹脂、２Ａ
。 ２Ｂ・・半導体チップ、２Ｌ・・配線、２Ｐ・・・外部
端子、２Ｃ・・・回路パターン、３Ａ・・・インナーリ
ード、３Ｂ・・・アウターリード、３Ｃ・・・タブ、３
Ｄ・・・タブ吊りリード、４・・・ボンディングワイヤ
、１０・・・半導体ウェーハである。
Claims (1)
- 【特許請求の範囲】 １、平面が方形状で形成された半導体チップの対向する
２辺の夫々に沿って配列された複数の外部端子にリード
を接続する樹脂封止型半導体装置において、第１回路パ
ターンを有し、かつ対向する２辺の夫々に沿って互いに
短絡された同一機能の外部端子を配列した第１半導体チ
ップを構成し、この第１半導体チップに対してミラー反
転された第２回路パターン及び外部端子の配列を有する
第２半導体チップを構成し、前記第１半導体チップ、第
２半導体チップの夫々の一辺側の同一機能の外部端子間
を短絡すると共に、夫々の他辺側の外部端子をリードに
接続したことを特徴とする樹脂封止型半導体装置。 ２、前記第１半導体チップ内の外部端子間の短絡、第２
半導体チップ内の外部端子間の短絡又は第１半導体チッ
プ、第２半導体チップの夫々の外部端子間の短絡は、外
部端子と同一層の配線又外部端子の下層或は上層の配線
で行われることを特徴とする請求項１に記載の樹脂封止
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256295A JPH04133464A (ja) | 1990-09-26 | 1990-09-26 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256295A JPH04133464A (ja) | 1990-09-26 | 1990-09-26 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133464A true JPH04133464A (ja) | 1992-05-07 |
Family
ID=17290675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256295A Pending JPH04133464A (ja) | 1990-09-26 | 1990-09-26 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674153B2 (en) * | 2001-12-14 | 2004-01-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device utilizing pad to pad wire interconnection for improving detection of failed region on the device |
| US6998655B2 (en) * | 2001-09-21 | 2006-02-14 | Mitsubishi Electric System Lsi Design Corporation | Semiconductor device comprising memories on the inside and outside of bonding pad |
-
1990
- 1990-09-26 JP JP2256295A patent/JPH04133464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998655B2 (en) * | 2001-09-21 | 2006-02-14 | Mitsubishi Electric System Lsi Design Corporation | Semiconductor device comprising memories on the inside and outside of bonding pad |
| US6674153B2 (en) * | 2001-12-14 | 2004-01-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device utilizing pad to pad wire interconnection for improving detection of failed region on the device |
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