JPH047867A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH047867A
JPH047867A JP2108621A JP10862190A JPH047867A JP H047867 A JPH047867 A JP H047867A JP 2108621 A JP2108621 A JP 2108621A JP 10862190 A JP10862190 A JP 10862190A JP H047867 A JPH047867 A JP H047867A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、最も適切な設計による所定の機能を有する半
導体装置を複数の半導体チップに分割し、良品のみ組み
合せて一つのパッケージに実装する半導体装置に関し、
特に、前記分割された半導体チップが重ね合せられた積
層構造になっている高集積半導体装置に適用して有効な
技術に関するものである。
〔従来技術〕
従来、複数の半導体チップを一つのパッケージに実装す
るものとしては、例えば、特開昭６１−２８４９５１号
公報に記載されるように、第１の半導体チップの主表面
上に前記半導体チップと異なる第２の半導体チップを相
互に表面が対向するように接合し、これらを一体的にパ
ッケージングした半導体装置がある。
また、特開昭６２−２８３６３４号公報に記載されるよ
うに、基板上に複数個の半導体チップを積み重ねて実装
し、前記半導体チップと基板上のメタライズ部分をリー
ドで接続し、さらに前記チップをモールドで保護した半
導体装置がある。
〔発明が解決しようとする課題〕
しかしながら、前記従来技術は、いずれも２個の半導体
チップを積み重ねて実装し、実装密度を向上させるだけ
のためのものであり、高集積半導体装置の最適な設計を
するためのものではなく、何ら設計上の技術として考慮
されておらず、かつ、製造歩留が悪いという問題があっ
た。
例えば、６４メガビツト（Ｍｂｉｔ）　Ｄ　ＲＡ　Ｍ　
（旦ｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）以上の半導体記憶装置のようにメモリセルの
数が膨大になってくると、高速化が難しく、かつ製造歩
留が極めて悪くなるという問題があった。
本発明は、前記問題点を解決するためになされたもので
あり、その課題は、最も適切な設計による半導体装置が
容易に得られる技術を提供することにある。
本発明の他の課題は、半導体チップの数を増しても平面
的には大きくならない高集積半導体装置が得られる技術
を提供することにある。
本発明の他の課題は、半導体チップが重ね合せられた構
造の半導体装置において、電気的特性を向上させること
が可能な技術を提供することにある。
本発明の他の課題は、最も適切な設計による半導体装置
の製造歩留を向上することが可能な技術を提供すること
にある。
本発明の前記ならびにその他の課題と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
（１）最も適切な設計による所定の機能を有する半導体
装置が複数の半導体素子又は回路群に分割され、該分割
された半導体素子又は回路を有する複数個の半導体チッ
プが前記分割前の最も適切な設計による所定の機能を有
する半導体装置を再構成するように電気的に接続されて
いる半導体装置。
（２）前記複数個の半導体チップ間の電気的接続は、配
線基板等を介することなく直接ボンディングパッド、ワ
イヤ、リード等により接続されている。
（３）前記複数個の半導体チップは、重ね合せられた積
層構造になっている。
（４）前記半導体チップの回路形成面のＸ方向又はＹ方
向の中心線部にボンディングパッドが設けられ、ボンデ
ィングパッドとリードの電気的接続が標準配置に対して
逆にワイヤボンディングされた半導体チップと、前記ボ
ンディングパッドとリードの電気的接続が標準配置にワ
イヤボンディングされた半導体チップとが、それぞれの
同一機能のリード同志を接着して重ね合せられた積層構
造になっている。
（５）前記分割された各半導体チップは、それぞれ同じ
半導体素子又は回路群からなる。
（６）前記分割された各半導体チップは、それぞれ異な
る半導体素子又は回路群からなる。
（７）最も適切な設計による所定の機能を有する半導体
装置を２分割した同じ半導体素子又は回路を有する２個
の半導体チップが、リードの上に絶縁フィルムを介して
ペレット付けされ、各リードと対応するボンディングパ
ッドとがワイヤボンディングされ、各リードが背合せに
なるように所定位置で折り曲げられて２個の半導体チッ
プの背面が絶縁フィルムを介して接合されている。
（８）最も適切な設計による所定の機能を有する半導体
装置が複数の半導体素子又は回路群に分割され、該分割
された各半導体素子又は回路が形成された複数個の半導
体チップがそれぞれ配線基板に搭載され、これらの配線
基板を重ね合せられ、それぞれが前記分割前の最も適切
な設計による所定の機能を有する半導体装置を再構成す
るように電気的に接続されている。
（９）前記分割された各半導体チップは、それぞれ同じ
プロセス又は異なるプロセスで製造され、その後最も適
切な設計による所定の機能を有する半導体装置に組み合
せられ、一つのパッケージに実装される。
〔作用〕
前述の手段によれば、以下の作用効果を奏する。
（１）及び（２）の手段によれば、最も適切な設計によ
る所定の機能を有する半導体装置が複数の半導体素子又
は回路群に分割され、該分割された半導体素子又は回路
を有する複数個の半導体チップが前記分割前の最も適切
な設計による所定の機能を有する半導体装置を再構成す
るように、配線基板等を介することなく、直接ボンディ
ングパッド、ワイヤ、リード等により電気的に接続され
ているので、最も適切な設計による半導体装置を容易に
得ることができる。
また、最も適切な設計による半導体装置の製造歩留を向
上することができる。
また、分割により１個のバッファ回路の配置面積が小さ
くなるため、その分散配置が容易となる。
また、分割により配線長が短くなることにより。
配線の寄生負荷（抵抗、容量）を低減できるので、信号
伝達の高速化がはかれる。
（３）の手段によれば、前記複数個の半導体チップを重
ね合せて積層構造にするので、従来のパッケージの外形
と同じ寸法で実装密度を向上することができる。
（４）の手段によれば、ボンディングパッドとリードの
電気的接続が標準配置に対して逆にワイヤボンディング
された半導体チップと、前記ボンディングパッドとリー
ドの電気的接続が標準配置にワイヤボンディングされた
半導体チップとが、それぞれの同一機能のリード同志を
接着して重ね合せられた積層構造にすることにより、内
部配線を短縮することができるので７信号伝送速度を速
くすることができる。
（５）の手段によれば、前記分割された各半導体チップ
は、それぞれ同じ半導体素子又は回路からなることによ
り、積層してパッケージ内配線を使用することができる
ので、多ビツト構成が容易に実現できる。
また、良品部分だけを組み合せ、小規模のオーバヘッド
を各半導体チップに持たせ必要部分だけをパッケージ内
配線で接続するので、製造の歩留を向上させることがで
きる。
（６）によれば、前記分割された各半導体チップは、そ
れぞれ異なる半導体素子又は回路で構成されていること
により、多種類のシステムを構成することができる。
（７）の手段によれば、最も適切な設計による所定の機
能を有する半導体装置を２分割した同じ半導体素子又は
回路を有する２個の半導体チップが、リードの上にＭＡ
縁フィルムを介してペレツト付けされ、各リードと対応
するボンディングパッドとがワイヤボンディングされ、
各リードが背合せになるように所定位置で折り曲げられ
て２個の半導体チップの背面が絶縁フィルムを介して接
合されているので、外形の小さな高集積半導体装置を低
コストで実現することができる。
（８）の手段によれば、最も適切な設計による所定の機
能を有する半導体装置が複数の半導体素子又は回路群に
分割され、該分割された各半導体素子又は回路が形成さ
れた複数個の半導体チップがそれぞれ配線基板に搭載さ
れ、これらの配線基板を重ね合せられ、それぞれが前記
分割前の最も適切な設計による所定の機能を有する半導
体装置を再構成するように電気的に接続されているので
、高集積半導体装置を容易に得ることができる。
（９）の手段によれば、前記分割された各半導体チップ
は、それぞれ同じプロセス又は異なるプロセスで製造さ
れ、その後置も適切な設計による所定の機能を有する半
導体装置に組み合せられ、一つのパッケージに実装され
るので、製造歩留を向上することができると共に、コス
トの最適化がはかれる。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
なお、実施例を説明するための全図において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
第１図は、本発明の一実施例である６４メガビツト［Ｍ
ｂｉｔ］　ＤＲＡＭ　（半導体チップ）を封止する樹脂
封止型半導体装置の概略構成を示す部分断面斜視図、 第２図は、第１図の平面図、 第３図は、第２図の（イ）−（イ）線で切った断面図で
ある。
第１図、第２図及び第３図に示すように、６４Ｍｂｉｔ
　Ｄ　ＲＡ　Ｍ　（半導体チップ）１は、５ＯＪ（Ｓ＋
ｎａ１１０　ｕｔ−１ｉｎｅ　Ｊ−ｂｅｎｄ）型の樹脂
封止型パッケージ２で封止されている。
前記ＤＲＡＭＩは、６４メガビツト［Ｍｂｉｔ］　Ｘ１
ビツト［ｂｉｔｌの大容量で構成され、３００　［ｍｉ
ｌコｘ　８５０　［ｍｉｌ、］の樹脂封止型パッケージ
２に封止される。
また、第４図（ＤＲＡＭＩの最適設計のレイアウト平面
図）に示すように、ＤＲＡＭｌは、ウェーハ上に最も適
切な設計により形成され、スクライブエリアＩＣで分離
され、２個の３２ＭｂｉｔＤＲＡＭサブチップＩＡとＩ
Ｂに分割される。ＤＲＡＭサブチップＩＡとＩＢのそれ
ぞれの４個の工１０（８個のＩ　１０）バッファ回路を
組み合せてそれぞれ８個のＩｌｏ　（１６ｌ１０）バッ
ファ回路が構成される。また、ＤＲＡＭサブチップＩＡ
とＩＢのそれぞれの８個のＩ１０バッファ回路を配置し
、ＸＩ（ｂｉｔ）、Ｘ　４　　（ｂｉｔ）、ｘｓ（ｂｉ
ｔ）、Ｘ　１６　（ｂｉｔ）まで配線の組み替えにより
実現することができる。
前記ＤＲＡＭサブチップＩＡとＩＢの回路形成面（以下
、主面という）には、主にメモリセルアレイ及び周辺回
路が配置されている。メモリセルアレイは、後に詳述す
るが、１　［ｂｉｔ］の情報を記憶するメモリセル（記
憶素子）を行列状に複数配置している。前記周辺回路は
、直接周辺回路及び間接周辺回路で構成されている。直
接周辺回路は、メモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路は、ロ
ウアドレスデコーダ回路、カラムアドレスデコーダ回路
、センスアンプ回路等を含む。間接周辺回路は、前記直
接周辺回路の動作を間接的に制御する回路である。間接
周辺回路は、タロツク信号発生回路、バッファ回路等を
含む。
第４図において、■はアドレスバッファ回路、■はクロ
ック回路、■はメインアンプ回路、■は入出力（Ｉｌｏ
）バッファ回路、■はｖｂｂ発生回路、■はワード電圧
発生回路、■はカラムデコーダ、■はローデコーダ、■
はセンスアンプ回路、［相］はメモリアレイ（５１２Ｋ
ｂｉｔアレイ）、ＩＢＰはボンディングパッドである。
ここで、最適設計の例について説明する。
（１）１６ＭｂｉｔＤＲＡＭを４個使用して６４Ｍｂｉ
ｔＤＲＡＭを設計する場合は次のようになる。
１６　ＭｂｉｔＤ　ＲＡＭの 同時動作ビット数　　　　　　４０９６ｂｉｔ４０９６
回 １２アドレス １６ビット同時 読み出し した６４ＭｂｉｔＤＲＡＭ ６ｋｂｉｔ ４０９６回 リフレッシュアドレス リフレッシュ回数 テストモード １６ＭｂｉｔＤＲＡＭを４ 同時動作ビット数 リフレッシュ回数 リフレッシュアドレス　　　　１２アドレステストモー
ド　　　　　　　　６４ビット同時読み出し く２）６４ＭｂｉｔＤＲＡＭを考えて１６　ＭｂｉｔＤ
　ＲＡＭを最適設計すると、 １６　ＭｂｉｔＤ　Ｒ人並例１盗 同時動作ビット数　　　　　　２０４８ｂｉｔリフレッ
シュ回数　　　　　　８」９２回リフレッシュアドレス
　　　　１３アドレステストモード　　　　　　　　８
ビット同時読み出し １６　ＭｂｉｔＤ　ＲＡ　Ｍを４　　　した６４Ｍｂｉ
ｔＤＲＡＭ同時動作ビット数　　　　　　８ｋｂｉｔリ
フレッシュ回数　　　　　　８１９２回リフレッシュア
ドレス　　　　１３アドレステストモード　　　　　　
　　３２ビット同時読み出し ＤＲＡＭの消費電力は動作ビット数が多いほど増加する
ため前記（１）の場合の設計では消費電力が（２）の場
合よりも大きくなる。また、リフレッシュアドレスも（
１）の場合では通常のＤＲＡＭと異なってしまい、通常
のＤＲＡＭとのコンパチビリティがなくなってしまう。
つまり１本発明は、前記（２）の場合に着目したもので
ある。
前記ＤＲＡＭサブチップＩＡ及びＩＢのそれぞれの主面
、つまり前記メモリアレイ［相］及び周辺回路を配置し
た表面上には、インナーリード３Ａを配置している。Ｄ
ＲＡＭサブチップＩＡ及びＩＢとインナーリード３Ａと
の間には、絶縁性フィルム４を介在している。絶縁性フ
ィルム４は、例えばポリイミド系樹脂膜で形成されてい
る。この絶縁性フィルム４のＤＲＡＭサブチップＩＡ及
びＩＢ側、インナーリード３Ａ側の夫々の表面には、接
着層（図示しない）が設けられている。接着層としては
、例えばポリエーテルアミドイミド系樹脂やエポキシ系
樹脂を使用する。
前記ＤＲＡＭサブチップＩＡ及びＩＢは、第４図に示す
ように、それぞれの回路形成面の長手方向（Ｙ方向）の
中心線部にボンディングパッド（外部端子）ＩＢＰが設
けられている。ＤＲＡＭサブチップＩＡは、第５Ａ図に
示すように、前記ボンディングパッドＩＢＰとインナー
リード３Ａの電気的接続が標準配置にボンディングワイ
ヤ５でワイヤボンディングされている。また、ＤＲＡＭ
サブチップＩＢは、第５Ｂ図に示すように、前記ボンデ
ィングパッドＩＢＰとインナーリード３Ａの電気的接続
が標準配置に対して逆にボンディングワイヤ５でワイヤ
ボンディングされている。
また、第３図に示すように、前記ＤＲＡＭサブチップＩ
Ａ及びＩＢのそれぞれの同一機能のリード同志を接着し
て重ね合せられた積層構造になっている。
この種の樹脂封止型パッケージ２は、ＤＲＡＭサブチッ
プＩＡ及びＩＢのそれぞれの上にインナーリード３Ａを
配置したＬ　ＯＧ　（Ｌｅａｄ　Ｏｎ　Ｃｈｉｐ）構造
を採用している。ＬＯＧ構造を採用する樹脂封止型パッ
ケージ２は、ＤＲＡＭサブチップＩＡ及びＩＢの形状に
規制されずにインナーリード３Ａを自由に引き回せるの
で、この引き回しに相当する分、サイズの大きなりＲＡ
ＭＩを封止することができる。つまり、ＬＯＧ構造を採
用する樹脂封止型パッケージ２は、大容量化に基づきＤ
ＲＡＭｌのサイズが大型化しても、封止サイズ（パッケ
ージサイズ）を小さく抑えられるので、実装密度を高め
ることができる。
前記インナーリード３Ａはその一端側をアウターリード
３Ｂと一体に構成している。アウターリード３Ｂは、標
準規格に基づき、夫々に印加される信号が規定され、番
号が付けられている。第５Ａ図及び第５Ｂ図中、ｌ１０
０−ｌ１０７は入出力端子、ＡＯ−Ａ１２はアドレス端
子、Ｖｃｃは電源電圧Ｖｃｃ端子である。前記電源電圧
Ｖｃｃは例えば回路の動作電圧５［■］である。ＷＥは
ライトイネーブル信号端子、ＲＡ、　Ｓはロウアドレス
ストローブ信号端子、Ｖｓｓは基準電圧Ｖｓｓ端子であ
る。
前記基準電圧Ｖｓｓは例えば回路の基準電圧０［ｖ］で
ある。ＯＥはアウトプットイネーブル信号端子、ＣＡＳ
はカラムアドレスストローブ信号端子、ＮＣは空き端子
である。
前記インナーリード３Ａの他端側は、ＤＲＡＭサブチッ
プＩＡの長方形状の夫々の長辺を横切り、ＤＲＡＭサブ
チップＩＡ及びＩＢの中央側に引き伸ばされている。イ
ンナーリード３Ａの他端側の先端はボンディングワイヤ
５を介在させてＤＲＡＭサブチップＩＡの中央部分に配
列されたボンディングパッド（外部端子）ＩＢＰに接続
されている。
前記ボンディングワイヤ５はアルミニウム（ＡＱ）ワイ
ヤを使用する。また、ボンディングワイヤ５としては、
金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ５は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
前記インナーリード３ＡのＶｃｃ端子と一体に構成され
ているインナーリード３Ａ、は、Ｄ　ＲＡ、　Ｍサブチ
ップＩＡ及びＩＢの中央部分をその長辺に平行に引き伸
ばさ九ている（このＶｃｃインナーリード３Ａ２は共用
インナーリード又はバスパーインナーリードと言われて
いる）。同様に、Ｖｓｓ端子と構成されているインナー
リード３Ａ、は、ＤＲＡＭサブチップＩＡ及びＩＢのそ
れぞれの中央部分をその長辺に平行に引き伸ばされてい
る（このＶｓｓインナーリード３Ａ、は共用インナーリ
ード又はバスパーインナーリードと言われている）。
前記共用インナーリード（Ｖ’　ｃｃ、）　３Ａ　ｚ、
共用インナーリード（Ｖｓｓ）　３　Ａ２の夫々は、そ
の他のインナーリード３Ａ＜信号用インナーリード３Ａ
工）の他端側の先端で規定された領域内において平行に
延在させている。この共用インナーリード（Ｖｃｃ）３
Ａ２．共用インナーリード（Ｖｓｓ）３Ａ、の夫々はＤ
ＲＡＭサブチップＩＡ及びＩＢの主面のどの位置におい
でも電源電圧Ｖｃｃ、基準電圧Ｖｓｓを供給１′ること
ができるように構成されている。つまり。
この樹脂封止型半導体装置は電源ノイズを吸収し易く構
成され、Ｄ　ＲＡ　ＭサブチップＩＡ及びＩＢの動作速
度の高速化が図れるように構成されている。
前記Ｄ　ＲＡ　ＭサブチップＩＢにおいては、第５Ｂ図
に示すように、インナーリード３Ａ（３Ａ、。
３Ｂ２）は樹脂封止型パソケー・・ジ２の内部に収納さ
れるようにリードフレームから切断され、前記ＤＲＡＭ
サブチップＩＡのインナーリード３Ａに重ね合せられて
半田、溶接等により接着されている。
なお、Ｄ　ＲＡ　ＭサブチップＩ　Ｂのインナーリード
３Ａは、第５Ｃ図に示すように、樹脂封止型パッケージ
２の大きさ位置（外周縁の位りでリードフレームから切
断してもよい。このようにすることにより、インナーリ
ー・ド３Ａの切断加工が容易になる。
また、さらに２層分を積み重る場合には、第５Ｄ図に示
すように、ＤＲＡＭサブチップＩＢのインナーリード３
Ａ、アウターリード３Ｂは、ＤＲＡＭＰブチツブＩＡの
インナーリー　ド３Ａ、アウターリ〜ド３Ｂと同様にイ
ンナーリー・ド３Ａ（３Ａ１．３Ｂ、）、アウターリー
ド３Ｂのそれぞれがリードフレームから切断され、かつ
積層方向（ＤＲＡ、　ＭサブチップＸＡとは反対方向）
に折り曲げ成型される。
また、第５Ｅ［ｌに示すように、ＤＲ，ＡＭサブチンプ
ＩＡ及び１「３のイれぞれのインナーリード３Ａとアウ
ターリード３Ｂを重ね合せて折り曲げ成型してもよい。
前記リードフレームは例えばＦｅ−Ｎ１（例えばＮｉ含
有率４２又は５０［％コ）合金、Ｃｕ等で形成されてい
る。
ＤＲＡＭサブチップＩＡ及びＩＢ、ボンディングワイヤ
５、インナーリード３Ａ、チップ支持用リード（吊りリ
ード）３Ｃのそれぞれはモールド樹脂２Ａで封止されて
いる。モールド樹脂２Ａは。
低応力化を図るために、フェノール系硬化剤、シリコー
ンゴム及びフィラーが添加されたエポキシ系樹脂を使用
している。シリコーンゴムはエポキシ系樹脂の弾性率と
同時に熱膨張率を低下させる作用がある。フィラーは球
形の酸化珪素粒で形成されており、同様に熱膨張率を低
下させる作用がある。また、樹脂封止型パッケージ２の
所定位置にインデックスＩＤ（第１図及び第２図の左端
に設けられた切り込み）が設けられている。
本実施例１のリードフレームは、第１図、第５Ａ図（平
面図）及び第５Ｂ図（平面図）に示すように、前記信号
用インナーリード３Ａ□は等間隔に配置されている。こ
のように信号用インナーリード３Ａ１を等間隔に配置す
ることにより、それぞれの信号用インナーリード３Ａ工
に対する電気容量が一定になるので、ノイズの影響を低
減することができ、かつ信号伝送速度の高速化を図るこ
とができる。
また、ＤＲＡＭサブチップＩＡ及びＩＢのそれぞれの主
面と絶縁性フィルム４との接着、絶縁性フィルム４とイ
ンナーリード３Ａとの接着は、接着剤で接着する。また
、接着剤は、Ｄ　Ｒ，Ａ　ＭサブチップＩＡ及びＩＢの
それぞれの主面と絶縁性フィルム４との接着には用いな
いで、絶縁性フィルム４とインナーリード３Ａとの接着
にのみ使用してもよい。
次に、リードフレームに絶縁性フィルム４を介在させて
接着剤を用いてＤＲＡＭサブチップＩＡ及びＩＢを接着
固定する方法について説明する。
ＤＲＡＭサブチップＩＡ及びＩＢのそれぞれの主面の信
号用インナーリード３Ａ□、共用インナーリード３Ａ２
、吊りリード３Ｃのそれぞれに対向する位置の上に、絶
縁性フィルム４を介してリードフレームの信号用インナ
ーリード３Ａ１、共用インナーリード３Ａ２、吊りリー
ド３Ｃを接着剤により接着固定する。
本実施例１のリードフレームとボンディングパッド（外
部端子）ＩＢＰとの接続について説明する。
第５Ａ図に示すように、ＤＲＡＭサブチップｌＡ（リー
ドの配置が正規：標準配置）の場合は。
信号用インナーリード３Ａ□及び共用インナーリード３
Ａ、とＤＲＡＭサブチップＩＡとがそれぞれボンディン
グワイヤ５で電気的に接続されている。
そして、ＤＲＡＭサブチップＩＢ（リードピンが標準配
置に対して逆に配置される場合）は、第５Ｂ図に示すよ
うに、信号用インナーリード３Ａ□及び共用インナーリ
ード３Ａ２とＤ　ＲＡ、　ＭサブチップＩＢとがそれぞ
れボンディングワイヤ５で電気的に接続される。
このように、Ｄ　ＲＡ、　ＭサブチップＩＡ及びＩＢの
それぞれの回路形成面のＸ方向又はＹ方向の中心線部に
ボンディングパッドＩＢＰを設け、リードが標準配置に
対して逆に配置されるようにワイヤボンディングするこ
とにより、ＤＲＡＭサブチップＩＡとＤＲＡＭサブチッ
プＩＢの同一機能を有するリード同志を−っのパッケー
ジ２内で接着し、ＤＲＡＭサブチップＩＡとＤＲＡＭサ
ブチップＩＢを重ね合せて容易に実装することができる
。
次に、ＤＲＡＭサブチップＩＡとＤＲＡＭサブチップＩ
Ｂとのチップ選択手段について説明する１、第６図は、
８メガビツト（Ｍｂｉｔ）ｘＢビット（ｂｉｔ）構成例
の場合のＤＲＡＭサブチップｉ　ＡとＤＲＡＭサブチッ
プＩＢ上のボンディングパッド】ＢＰの配置とインナー
リード３Ａとの接続を示す説明図であり、ボンディング
パッドＩ　Ｂ　Ｐの名称は、上から１ｏ−ａ、　１ｏ−
ｂ、　１ｏ−ｃ、　１ｏ−ｄ、　１ｏ−ｅ、　１ｏ−ｆ
。
ｉｏ−ｇ、　ｊｏ−ｈ、　Ｆ　１　、　Ｆ　２．　Ｆ　
３である。Ｆｌ、Ｆ２、Ｆ３はチップ選択用ボンディン
グパッドである。
ＤＲＡＭサブチップＩＡのボンディングバンド１ｏ−ａ
、　ｊｏ−ｂ、　１ｏ−ｃ、　１ｏ−ｄは、ｌ１００．
ｌ１０１゜■１０２．ｌ１０３のインナーリード３　Ａ
　ニ接続され、ＤＲＡＭサブチップＩＢのボンディング
パッド１ｏ−ａ、　１ｏ−ｂ、　１ｏ−ｃ、　１ｏ−ｄ
は、ｌ１０７．工１０６、ｌ１０５．ｌ１０４のインナ
ーリード３Ａに各々接続されている。つまり、ＤＲＡＭ
サブチップＩＡは、ｌ１００〜工１０３の出力を担当し
、ＤＲＡＭサブチップＩＢは、ｌ１０４〜工１０７の出
力を担当している。
８　Ｍ　ｂｉｔ　Ｘ　８　ｂｉｔ構成例の場合は、第６
図に示すように、ＤＲＡＭサブチップＩＡとＤＲＡＭサ
ブチップＩＢのチップ選択用ボンディングパッドＦ１の
みが、Ｖｃｃ端子である共用インナーリード３Ａ２にワ
イヤボンディングされ、他のチップ選択用ボンディング
パッドＦ２．Ｆ３はそれぞれ空きパッドになっている。
また、１６　Ｍｂｉｔ　Ｘ　４　ｂｉｔ構成例の場合は
、第７図に示すように、ＤＲＡＭサブチップＩＡとＤＲ
ＡＭサブチップＩＢのチップ選択用ボンディングパッド
Ｆ２のみが、Ｖｃｃ端子である共用インナーリード３Ａ
２にワイヤボンディングされ、他のＦｌ、Ｆ３のパッド
は空きパッドになっている。
ＤＲＡＭサブチップＩＡのボンディングパッド１ｏ−ａ
、　１ｏ−ｂは、ｌ１００．ｌ１０１のインナーリード
３Ａに接続され、ＤＲＡＭサブチップＩＢのボンディン
グパッド１ｏ−ａ、　１ｏ−ｂは、工１０３．　　ｌ１
０２のインナーリード３Ａに接続されている。
また、４　Ｍｂｉｔ　Ｘ　１６　ｂｉｔ構成例の場合は
、第８図に示すように、ＤＲＡＭサブチップＩＡとＤＲ
ＡＭサブチップＩＢのチップ選択用ボンディングパッド
Ｆｌ、Ｆ２．Ｆ３のいずれも、Ｖｃｃ端子又はＶｓｓ端
子である共用インナーリード３Ａ、にワイヤボンディン
グされていない。すなわち、チップ選択用ボンディング
パッドＦｌ、Ｆ２．Ｆ３のすべてが空きパッドになって
いる。
ＤＲＡＭサブチップＩＡ、ＩＢのボンディングパッド１
ｏ−ａ、　１ｏ−ｂ、　１ｏ−ｃ、　１ｏ−ｄ、　１ｏ
−ｅ、　１ｏ−ｆ、　ｉ。
−ｇ、　１ｏ−ｈは、各々工１０Ｏ〜工１０７及びｌ１
０１５〜ｌ１０８に接続されている。
また、６４　Ｍｂｉｔ　Ｘ　１　ｂｉｔ構成例の場合は
、第９図に示すように、ＤＲＡＭサブチップＩＡのチッ
プ選択用ボンディングパッドＦｌ、Ｆ２がＶｃｃ端子で
ある共用インナーリード３Ａ２にワイヤボンディングさ
れ、チップ選択用ボンディングパッドＦ３はワイヤボン
ディングされていない。そして、ＤＲＡＭサブチップＩ
Ｂのチップ選択用ボンディングパッドＦｌ、Ｆ２．Ｆ３
がそれぞれＶｓｓ端子である共通インナーリード３Ａ２
にワイヤボンディングされている。
第１０図に示すように、この場合のチップ選択回路１０
０は、第５Ａ図及び第５Ｂ図に示すアドレスリードピン
Ａ１２からの信号を入力する入力端子１０１と、第９図
に示すチップ選択用ボンディングパッドＦ３の信号を入
力する入力端子１０２が設けられ、アドレスバッファ回
路１０３、複数のインバータ１０４、抵抗１０５を第１
０図のように接続して構成され、出力端子１０６にチッ
プ選択信号Ｃ８が出力されるようになっている。
この時、前記チップ選択信号Ｃ８がハイ（ｈｉｇｈ）の
時チップ選択であり、ロー（ｌｏｗ）の時チップ非選択
である。そして、前記入力端子１０２とＤＲＡＭサブチ
ップＩＡとＤＲＡＭサブチップＩＢとの接続は第１１Ａ
図に示すようになっている。入力端子１０２の信号がハ
イ（ｈｉｇｈ）の時ＤＲＡＭサブチップＩＡが選択され
、ロー（ｌｏｗ）の時ＤＲＡＭサブチップＩＢが選択さ
れるようになっている。
また、第１１Ｂ図は、前記ＤＲＡＭサブチップＩＡとＤ
ＲＡＭサブチップＩＢとの間をリード３を用いて信号を
伝達した使用例を示している。
第１２図に、前記チップ選択用ボンディングパッドＦｌ
、Ｆ２．Ｆ３の接続、サブチップ当りの入出力数、入出
力ピンで決められる、出力数制御のためのボンディング
オプションを示す。第１２図において、ＮＣはワイヤー
ボンディングされない空きパッドを示し、Ａｘはアドレ
ス入力の一部（例えば、最上位アドレス）を接続する。
なお、本実施例１では、チップの選択、出力数の制御を
ボンディングパッドＦｌ、Ｆ２．Ｆ３を設けてワイヤボ
ンディングする方式で行うようにしたが、本発明におい
ては、それをインナリード３Ａ及びボンディングワイヤ
５を用いて行うようにしてもよい。
以上説明したように、本実施例１によれば、以下の効果
を奏する。
（１）最も適切な設計による所定の機能を有する６４Ｍ
ｂｉｔＤＲＡＭ１が２個の３２ＭｂｉｔＤＲＡＭサブチ
ップＩＡとＩＢに分割され、該分割されたＤＲＡＭサブ
チップＩＡとＩＢが前記分割前の最も適切な設計による
所定の機能を有する６４ＭｂｉｔＤＲＡＭ１を構成する
ように電気的に接続されるので、最も適切な設計による
６　４　ＭｂｉｔＤ　ＲＡＭｌを容易に得ることができ
る。
また、最も適切な設計による６　４　ＭｂｉｔＤ　ＲＡ
Ｍｌの製造歩留を向上することができる。
例えば、第１３図（ウェーハの平面図であり、斜線を施
した部分は良品、斜線を施してない部分は不良品を示す
）に示すように、従来法では良品が２個しかとれなった
が、本実施例１の２分割法では９個とることができた。
また、第１４Ａ図及び第１４Ｂ図に示すように、２分割
により、アドレスバッファ回路９人出力バッファ回路等
のバッファ回路２０１と２０２（第１４Ｂ図）の配置面
積が、バッファ回路２００（第１４Ａ図）の配置面積の
２分の１　（１／２）となるので、その分散配置が容易
となり、また、配線の寄生負荷（抵抗Ｒ２容量Ｃはチッ
プ長さに比例する）が分割しない場合の配線の２分の１
（１，／２）となるので、信号伝達の高速化がはかれる
。第１４Ａ図及び第１４Ｂ図中、ｋはチップ分割数を示
し、Ｄは遅延時間を示す。
（２）前記２個のＤＲＡＭサブチップＩＡとＩＢとを重
ね合せて積層構造にするので、従来のパッケージの外形
と同じ寸法で実装密度を向上することができる。
（３）前記２個のＤＲＡＭサブチップＩＡとＩＢのそれ
ぞれの回路形成面のＸ方向又はＹ方向の中心線部にボン
ディングパッドＩＢＰが設けられ、ボンディングパッド
ＩＢＰとインナーリード３Ａの電気的接続が標準配置に
対して逆（鏡面対称）にワイヤボンディングされたＤＲ
ＡＭサブチップＩＢと、前記ボンディングパッドＩＢＰ
とインナーリード３Ａの電気的接続が標準配置にワイヤ
ボンディングさ、れたＤＲＡＭサブチップＩＡとが、そ
れぞれの同一機能のインナーリード３Ａ同志を半田、溶
接等で接着して重ね合せられた積層構造にしたことによ
り、内部配線を短縮することができるので、信号伝送速
度を速くすることができる。
（４）前記分割された２個のＤＲＡＭサブチップＩＡと
ＩＢは、同じ半導体素子又は回路からなることにより、
積層してパッケージ内配線を使用することができるので
、多ビツト構成が容易に実現できる。
また、良品部分だけを組み合せ、小規模のオーバヘッド
を２個のＤＲＡＭサブチップＩＡとＩＢのそれぞれに持
たせ必要部分だけをパッケージ内配線で接続するので、
製造の歩留を向上させることができる。
〔実施例２〕 第１５図は、本発明の実施例２の最も適切な設計による
マイクロコンピュータ（以下、マイコンという）の概略
構成を示すブロック図であり、第１６図は、第１５図に
示すマイコンを２個の半導体素子又は回路群に分割し、
それぞれを２個の半導体チップに形成した概略構成を示
すブロック図である。　第１５図及び第１６図において
、２ｏはデータＲＡＭ＆データＲＯＭ　（Ｒｅａｄ　０
ｎｌｙ　Ｍｅｍｏｒｙ）、２１は汎用レジスタ、２２は
ＲＡＭポインタ＆ＲＯＭポインタ、２３は乗算回路（Ｍ
ＯＬＴ）、２４は演算論理ユニット、２５は乗算回路出
力（、ＭＯ）、２６はアキュームレータ（ＡＣＣ）、２
７は入出力（Ｉｌｏ）ｚ＜ソファ、２８は入出力用レジ
スタ、２９はプログラムカウンタ、３０はインストラク
ションＲＯＭ、３１はコントロール＆タイミングロジッ
ク、３２はデータ・アドレスバス、３００はマイコン半
導体チップ、３００Ａ及び３００Ｂはマイコンサブチッ
プであり、ＴＩ−Ｔ７は配線端子である。
本実施例２のマイコンは、第１５図に示す最も適切な設
計によるマイコン半導体チップ３００ヲ、第１６図に示
すように、２個のマイコンサブチップ３００Ａと３００
Ｂに分割し、両者の同一機能の配線接続端子同志（Ｔｌ
〜Ｔ７のうち同一のもの同志ンが重ね合さるように対称
形に回路構成と配線が形成されたものである。
前記マイコンサブチップ３００Ａには、汎用レジスタ２
１、ＲＡＭポインタ＆ＲＯＭポインタ２２１乗算回路（
ＭＵＬＴ）２３、演算論理ユニット２４、乗算回路出力
（ＭＯ）２５、アキュームレータ（ＡＣＣ）２６、入出
力（Ｉｌｏ）バッファ２７、入出力用レジスタ２８、プ
ログラムカウンタ２９、コントロール＆タイミングロジ
ック３１が０．８μプロセスにより形成されている。
また、マイコンサブチップ３００Ｂには、データＲＡ　
Ｍ　＆データＲＯＭ２０及びインストラクションＲＯＭ
３０が０．５μプロセスにより形成されている。
そして、前記実施例１と同様にマイコンサブチップ３０
０Ａと３００Ｂとが前記配線端子Ｔ１〜Ｔ７の同じ記号
同志が重ね合さるように積み重ねられ、前記配線端子Ｔ
１〜Ｔ７の同じ記号同志が半田。
溶接等で接着され、一つのパッケージに実装されたもの
である。
以上の説明かられかるように、本実施例２によれば、前
記実施例１と同様の効果を奏すると共に、マイコンサブ
チップ３０ＯＡは０．８μプロセスにより製造され、マ
イコンサブチップ３００Ｂは０．５μプロセスにより形
成されるので、さらに製造歩留を向上させることができ
る。
〔実施例３〕 第１７図は、本発明の実施例３の半導体記憶装置の概略
構成を示すブロック図である。
第１７図において、３０１はメモリアレイ、３０２はＸ
デコーダ（ＸＤＥＣ）、３０３はＹデコーダ（ＹＤＥＣ
）、３０４はＸプレデコーダ（Ｘ　ｐｒｅｄｅｃ）、３
０５はＹプレデコーダ（Ｙ　ｐｒｅｄｅｃ）、３０６は
読み取り・書き込み（ｒｅａｄ／ｗｒｉｔｅ）回路、３
０７はアドレスバッフｙ　（ａｄｄｒｅｓｓ　ｂｕｆｆ
ｅｒｓ）　、　３０８はＲＯＷ系制御回路、３０９はＣ
ＯＬＵＭＮ系回路、３１０は半導体記憶装置、３１０Ａ
　、　３１０Ｂはサブメモリチップである。
第１７図に示すように、本実施例３の半導体記憶装置３
１０は、２個のサブメモリチップ３１０Ａと３１０Ｂに
分割され、この分割されたサブメモリチップ３１０Ａと
３１０Ｂとが前記実施例１と同様に積み重ねられ、両者
は電気的に接続されるものである。
前記サブメモリチップ３１０Ａは、その主面にメモリア
レイ系の素子又は回路、つまりメモリアレイａｏｉ、Ｘ
デコーダ（ＸＤＥＣ）３０２、Ｙデコーダ（ＹＤＥＣ）
３０３、Ｘプレデコーダ（Ｘ　ｐｒｅｄｅｃ）３０４、
Ｙプレデコーダ（Ｙ　ｐｒｅｄｅｃ）３０５、読み取り
書き込み（ｒｅａｄ／ｗｒｉｔｅ）回路３０６及びアド
レスバッファ（ａｄｄｒｅｓｓ　ｂｕｆｆｅｒｓ）　３
０７が、０．３μプロセスにより形成されている。
また、サブメモリチップ３１０　Ｂは、その主面に制御
系の回路、つまりＲＯＷ系制御回路３０８及びＣＯＬ　
ｔＪ　Ｍ　Ｎ系回路３０９が、０．８μプロセスにより
形成されている。
このように、本実施例３によれば、前記実施例１と同様
の効果を奏すると共に、製造歩留の異る０、３μプロセ
スチツプと０．８μプロセスチツプを積み重ねて目的の
最適に設計による半導体記憶装置を製造することができ
るので、前記実施例１のものよりさらに歩留を向上させ
ることができる。
また、同種類の構成要素に目的装置を分割して異なるプ
ロセスでそれぞれを製造して組立てて一個のパッケージ
に実装するので、コスト的にも最適な目的装置を製造す
ることができる。
〔実施例４〕 第１８図は、本発明の実施例４の半導体装置の製造方法
を説明するためのブロック図である。
第１８図において、４００は２　Ｍｂｉｔ　Ｘ　９　ｂ
ｉｔ　Ｄ　ＲＡＭ、４０１は２ＭｂｉｔＸ８ｂｉｔＤＲ
ＡＭのサブチップ、４０２は２　Ｍｂｉｔ　Ｘ　１　ｂ
ｉｔＤ　ＲＡ　Ｍのサブチップである。
本実施例４の半導体装置の製造方法は、例えば、第１８
図に示すような２ＭｂｉｔＸ９ｂｉｔＤＲＡＭ４００を
製造する場合、２ＭｂｉｔＸ８ｂｉｔＤｌ’ｊＡＭのサ
ブチップ４０１を０．５μプロセスにより製造し、２Ｍ
ｂｉｔ　Ｘ　１　ｂｉｔ、　Ｄ　ＲＡ　Ｍのサブチップ
４０２を０．８μプロセスにより製造する。
そして、このサブチップ４０１とサブチップ４０２とを
積み重ねて２　Ｍ　ｂｉｔ　Ｘ　９　ｂｉｔ　Ｄ　ＲＡ
　Ｍ　４００が構成されるようにポンデイグパッド、ワ
イヤ、リード等によりパッケージ内で電気的に接続し、
モールド樹脂で封止する。
このようにすることにより、異なるプロセス（又は同じ
プロセス）で製造されたサブチップ４０１とサブチップ
４０２とから２ＭｂｉｔＸ９ｂｉｔＤＲＡＭ４００を容
易に製造することができると共に、製造歩留を向上する
ことができる。
次に、前記実施例１，２，３．４において、２個のサブ
チップを一個のパッケージに実装する変形例を実施例１
に適用した例で説明する。
第１９図に示すように、ポリイミド系樹脂の絶縁フィル
ム４でコートされたタブレスリードフレームのインナー
リード３Ａの上下面に絶縁性接着剤が塗布され、そのイ
ンナーリード３Ａの上面にＤＲＡＭサブチップＩＢの背
面（主面と反対面）が接着固定され、下面にＤＲＡＭサ
ブチップＩＡの主面が接着固定される。この時、上側の
ＤＲＡＭサブチップＩＢと下側のＤＲＡＭサブチップ１
Ａは、ワイヤボンディングに必要なスペースの分だけ（
約ＩＩＩＩ＋１程度）インナーリード３Ａを中心にずら
される。この状態で下側のＤＲＡＭサブチップＩＡとは
、ＬＯＧの技術を用いてワイヤボンディングされ、上側
のＤＲＡＭサブチップＩＢとは従来の通常技術を用いて
ワイヤボンディングされる。これをレジンでモールドさ
れ、リードフレームが切断され、かつ屈曲成形される。
また、第２０図に示すように、下側のＤＲＡＭサブチッ
プＩＡとインナーリード３Ａとが半田バンプ１０で電気
的に接続されるときは、前述の方法のように上側のＤＲ
ＡＭサブチップＩＢと下側のＤＲＡＭサブチップＩＡと
は、ワイヤボンディングに必要なスペースの分だけ（約
１１１ｍ１程度）インナーリード３Ａを中心にずらす必
要がない。
また、第２１図に示すように、リード３の上にＤＲＡＭ
サブチップＩＡとＤＲＡＭサブチップＩＢとを並べて絶
縁接着剤で接着固定し、各リード３と対応するボンディ
ングパッドＩＢＰとをワイヤボンディングする。その後
、Ｙ−Ｙ線に沿ってリード３を屈曲させて、第２２図（
ａ）に示すように、ＤＲＡＭサブチップＩＡとＤＲＡＭ
サブチップＩＢの背面同志がポリイミド系樹脂の絶縁フ
ィルム４を介在させて合わせられて接着固定される。こ
れを第２２図（ｂ）に示すように、レジンでモールドす
る。
また、前記実施例では、分割された半導体チップを１個
のパッケージに実装にする例で本発明を説明したが、本
発明においては、前記分割された半導体チップをＴＡＢ
のように別々に実装して重ね合せて最適な設計による半
導体装置を再構成するようにしてもよい。
以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）最も適切な設計による半導体装置を容易に得るこ
とができる。
また、最も適切な設計による半導体装置の製造歩留を向
上することができる６ （２）従来のパッケージの外形と同じ寸法で実装密度を
向上することができる。
（３）内部配線を短縮することができるので、信号伝送
速度を速くすることができる。
（４）多ビツト構成が容易に実現できる。
（５）多種類のシステムを構成することができる。
（６）外形の小さな高集積半導体装置を低コストで実現
することができる。
（７）製造歩留を向上することができると共に、コスト
の最適化がはかれる。
【図面の簡単な説明】
第１図は、本発明の一実施例である６４ＭｂｉｔＤＲＡ
Ｍ　（半導体チップ）を封止する樹脂封止型半導体装置
の概略構成を示す部分断面斜視図、第２図は、第１図の
平面図、 第３図は、第２図のイーイ線で切った断面図、第４図は
、第１図に示す６４　ＭｂｉｔＤ　ＲＡ　Ｍの最適設計
のレイアウト平面図、 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図は
、第１図に示す実施例１のボンディングパッドとインナ
ーリードの電気的接続を説明するための説明図、 第６図乃至第１０図、第１１Ａ図、第１１Ｂ図。 第１２図は、第１図に示す実施例１のチップ選択手段を
説明するための説明図、 第１３図、第１４Ａ図及び第１４Ｂ図は、第１図に示す
実施例１の効果を説明するための説明図、第１５図は、
本発明の実施例２の最も適切な設計によるマイコンの概
略構成を示すブロック図、第１６図は、第１５図に示す
マイコンを２個の半導体素子又は回路群に分割し、それ
ぞれを２個の半導体チップに形成した概略構成を示すブ
ロック図、 第１７図は、本発明の実施例３の半導体記憶装置の概略
構成を示すブロック図、 第１８図は、本発明の実施例４の半導体装置の製造方法
を説明するためのブロック図、第１９図乃至第２２図は
、２個のサブチップを一個のパッケージに実装する変形
例を実施例１に適用した例を示す図である。 図中、１・・・６４　ＭｂｉｔＤ　ＲＡ　Ｍ、ＩＡ、Ｉ
Ｂ・ＤＲＡＭサブチップ、２・・・樹脂封止型パッケー
ジ、３・・・リード、３Ａ・・・インナーリード、３Ａ
１・・・信号用インナーリード、３Ａ、・・・共用イン
ナーリード、３Ｂ・・・アウターリード、３Ｃ・・・チ
ップ支持用リード（吊りリード）、４・・・絶縁性フィ
ルム、５・・ボンディングワイヤ、ＩＢＰ・・・ボンデ
ィングパッド、 １００・・・チップ選択回路、２００・・・バッファ回
路、３００・・・マイコン半導体チップ、３００Ａ　、
　３００Ｂ・・・マイコンサブチップ、３１０・・・半
導体記憶装置。 ３１０Ａ、　３１０Ｂ・・・サブメモリチップ。

Claims (1)

  1. 【特許請求の範囲】 １、最も適切な設計による所定の機能を有する半導体装
    置が複数の半導体素子又は回路群に分割され、該分割さ
    れた半導体素子又は回路を有する複数個の半導体チップ
    が、前記分割前の最も適切な設計による所定の機能を有
    する半導体装置を再構成するように電気的に接続されて
    いることを特徴とする半導体装置。 ２、前記複数個の半導体チップ間の電気的接続は、配線
    基板等を介することなく直接ボンディングパッド、ワイ
    ヤ、リード等により接続されていることを特徴とする請
    求項１に記載の半導体装置。 ３、前記複数個の半導体チップは、重ね合せられた積層
    構造になっていることを特徴とする請求項１又は２に記
    載の半導体装置。 ４、前記半導体チップの回路形成面のＸ方向又はＹ方向
    の中心線部にボンディングパッドが設けられ、ボンディ
    ングパッドとリードの電気的接続が標準配置に対して逆
    にワイヤボンディングされた半導体チップと、前記ボン
    ディングパッドとリードの電気的接続が標準配置にワイ
    ヤボンディングされた半導体チップとが、それぞれの同
    一機能のリード同志を接着して重ね合せられた積層構造
    になっていることを特徴とする請求項３に記載の半導体
    装置。 ５、前記分割された各半導体チップは、それぞれ同じ半
    導体素子又は回路群からなることを特徴とする請求項１
    乃至３の各項に記載の半導体装置。 ６、前記分割された各半導体チップは、それぞれ異なる
    半導体素子又は回路群からなることを特徴とする請求項
    １乃至３の各項に記載の半導体装置。 ７、最も適切な設計による所定の機能を有する半導体装
    置を２分割した同じ半導体素子又は回路を有する２個の
    半導体チップが、リードの上に絶縁フィルムを介してペ
    レット付けされ、各リードと対応するボンディングパッ
    ドとがワイヤボンディングされ、各リードが背合せにな
    るように所定位置で折り曲げられて２個の半導体チップ
    の背面が絶縁フィルムを介して接合されていることを特
    徴とする半導体装置。 ８、最も適切な設計による所定の機能を有する半導体装
    置が複数の半導体素子又は回路群に分割され、該分割さ
    れた各半導体素子又は回路が形成された複数個の半導体
    チップがそれぞれ配線基板に搭載され、これらの配線基
    板が重ね合せられ、それぞれが前記分割前の最も適切な
    設計による所定の機能を有する半導体装置を再構成する
    ように電気的に接続されていることを特徴とする半導体
    装置。 ９、前記分割された各半導体チップは、それぞれ同じプ
    ロセス又は異なるプロセスで製造され、その後最も適切
    な設計による所定の機能を有する半導体装置に組み合せ
    られ、一つのパッケージに実装されることを特徴とする
    請求項１乃至８の各項に記載の半導体装置の製造方法。
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