JPH0286157A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0286157A JPH0286157A JP23642888A JP23642888A JPH0286157A JP H0286157 A JPH0286157 A JP H0286157A JP 23642888 A JP23642888 A JP 23642888A JP 23642888 A JP23642888 A JP 23642888A JP H0286157 A JPH0286157 A JP H0286157A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- inner lead
- bonding pads
- semiconductor device
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 238000007789 sealing Methods 0.000 claims abstract description 10
- 239000003822 epoxy resin Substances 0.000 claims abstract description 5
- 229920000647 polyepoxide Polymers 0.000 claims abstract description 5
- 229920001721 polyimide Polymers 0.000 claims abstract description 5
- 239000009719 polyimide resin Substances 0.000 claims abstract description 5
- 230000009977 dual effect Effects 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims 9
- 239000002184 metal Substances 0.000 claims 9
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical group [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 11
- 239000011347 resin Substances 0.000 abstract description 11
- 229920005989 resin Polymers 0.000 abstract description 11
- 239000000853 adhesive Substances 0.000 abstract description 4
- 229910000881 Cu alloy Inorganic materials 0.000 abstract description 3
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 abstract description 3
- 230000006835 compression Effects 0.000 abstract 1
- 238000007906 compression Methods 0.000 abstract 1
- 230000006870 function Effects 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000006187 pill Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の第１］用分野〕
本発明は、半導体装置に関し、特に、異なる種類のパッ
ケージへの対応が可能な半導体チップに適用して有効な
技術に関するものである。
ケージへの対応が可能な半導体チップに適用して有効な
技術に関するものである。
従来、ダイナミックＲＡ Ｍ （ｌａｎｄｏｍ 、Ａｃ
ｃｅｓｓＭｅｍｏｒｙ ）のパッケージは、２５６にビ
ットのダイナミックＲＡＭまではデュアル・インライン
型パッケージ（ＤＩＰ型パッケージ）が主流であったが
、高集積化に伴ない、高密度忙実装できるようなパッケ
ージが求められるよう忙なったため、１Ｍビット以上の
ダイナミックＲＡＭにおいても、リードを内側に５字状
に曲げたスモールアウトライン型パッケージ（８０Ｊ型
パツケージ）やジグザグ・インライン型パッケージ（Ｚ
ＩＰ型バックージ）などのＤＩＰ型パッケージ以外のパ
ッケージに対する要望が高まってきつつある。
ｃｅｓｓＭｅｍｏｒｙ ）のパッケージは、２５６にビ
ットのダイナミックＲＡＭまではデュアル・インライン
型パッケージ（ＤＩＰ型パッケージ）が主流であったが
、高集積化に伴ない、高密度忙実装できるようなパッケ
ージが求められるよう忙なったため、１Ｍビット以上の
ダイナミックＲＡＭにおいても、リードを内側に５字状
に曲げたスモールアウトライン型パッケージ（８０Ｊ型
パツケージ）やジグザグ・インライン型パッケージ（Ｚ
ＩＰ型バックージ）などのＤＩＰ型パッケージ以外のパ
ッケージに対する要望が高まってきつつある。
なお、この種の半導体装置については、例えば、特開昭
５７−１５５７３７号公報に記載されている。
５７−１５５７３７号公報に記載されている。
上述した技術に関し、本発明者が検討し九ところ、ダイ
ナミックＲＡＭの大容量化に伴い半導体チップのチップ
サイズが増大するため、同一の半導体チップで多種類の
パッケージに対応することが困難であるという問題があ
った。つまシ、チップサイズが増大すると、パッケージ
側端とチップ搭載部であるタブとの間の寸法が狭くなっ
てしまう。そうすると、他の種類のパッケージにチップ
を使用する場合においても、パッケージサイズは規格化
されているなめ、パッケージ側端とタブとの間が狭くな
ってしまう。結果として、パッケージを形成する樹脂に
含まれるインナーリードの長さが短くなるか、あるいは
、リードがパッケージ内に収納しきれなくなってしまう
。
ナミックＲＡＭの大容量化に伴い半導体チップのチップ
サイズが増大するため、同一の半導体チップで多種類の
パッケージに対応することが困難であるという問題があ
った。つまシ、チップサイズが増大すると、パッケージ
側端とチップ搭載部であるタブとの間の寸法が狭くなっ
てしまう。そうすると、他の種類のパッケージにチップ
を使用する場合においても、パッケージサイズは規格化
されているなめ、パッケージ側端とタブとの間が狭くな
ってしまう。結果として、パッケージを形成する樹脂に
含まれるインナーリードの長さが短くなるか、あるいは
、リードがパッケージ内に収納しきれなくなってしまう
。
そこで、本発明者は、同一の半導体チップで、異なるパ
ッケージに対応可能な技術を見いだした。
ッケージに対応可能な技術を見いだした。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、異なる種類のパッケージ、つまり、ＺＩＰ型
パッケージ、ＳＯＪ型パッケージ、ＤＩＰ型パッケージ
に対応可能にボンディングパッドを半導体チップ上に配
置し念。更に、パッケージの樹脂とリードとの接着が良
好であるように、それぞれのパッケージに対応するリー
ドフレームを用いた。
パッケージ、ＳＯＪ型パッケージ、ＤＩＰ型パッケージ
に対応可能にボンディングパッドを半導体チップ上に配
置し念。更に、パッケージの樹脂とリードとの接着が良
好であるように、それぞれのパッケージに対応するリー
ドフレームを用いた。
上記した手段によれば、パッケージの種類に応じて使用
するボンディングパッドを選び、それぞれのパッケージ
に応じたリードフレームを用いることにより、同一の半
導体チップで異なる種類のパッケージに対応可能である
。
するボンディングパッドを選び、それぞれのパッケージ
に応じたリードフレームを用いることにより、同一の半
導体チップで異なる種類のパッケージに対応可能である
。
また、チップの内部回路やボンディングパッドとの結線
のための配線以外の配線やボンディングパッドの配置を
変えないで、従来のリードフレームを用いて多種のパッ
ケージに対応可能な半導体チップを得ることができる。
のための配線以外の配線やボンディングパッドの配置を
変えないで、従来のリードフレームを用いて多種のパッ
ケージに対応可能な半導体チップを得ることができる。
以下、本発明の構成について、ジグザグインライン（Ｚ
ＩＰ）型、スモールアウトライン（ＳＯＪ）型、および
、デュアルインライン（ＤＩＰ）型パッケージの半導体
装置を適用した一実施例とともに説明する。
ＩＰ）型、スモールアウトライン（ＳＯＪ）型、および
、デュアルインライン（ＤＩＰ）型パッケージの半導体
装置を適用した一実施例とともに説明する。
なお、実施例を説明するための全図ｆおいて、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
実施例Ｉ
第１図は、本発明の実施例■によるＺＩＰ型パッケージ
の内部構造を示す側面図であり、第２図は、第１図に示
すＺＩＰ型パッケージにおけるリードの形状を示す側面
図であり、第３図は、第１図に示すＺＩＰ型パッケージ
の外観を示す側面図であり、第４図は、第３図に示すＺ
ＩＰ型バックージの底面図であり、第５図は、第３図の
Ａ−Ａ線に沿っての断面図である。
の内部構造を示す側面図であり、第２図は、第１図に示
すＺＩＰ型パッケージにおけるリードの形状を示す側面
図であり、第３図は、第１図に示すＺＩＰ型パッケージ
の外観を示す側面図であり、第４図は、第３図に示すＺ
ＩＰ型バックージの底面図であり、第５図は、第３図の
Ａ−Ａ線に沿っての断面図である。
第１図〜第５図に示すように、実施例ＩによるＺ Ｉ
Ｐ型パッケージにおいては、例えば４Ｍビット（例えば
４ＭＸ１ビツト構成）のダイナミックＲＡＭを構成する
例えばシリコンチップのような半導体チップ１が樹脂２
により封止されている。
Ｐ型パッケージにおいては、例えば４Ｍビット（例えば
４ＭＸ１ビツト構成）のダイナミックＲＡＭを構成する
例えばシリコンチップのような半導体チップ１が樹脂２
により封止されている。
なお、このｚｌＰ型パッケージのパッケージサイズは例
えば３５０ｍ１ｌである。符号Ｌ１〜Ｌ、。はリードで
あって、この場合は２０本ある。すなわち、この実施例
■ＩｃよるＺＩＰ型パッケージは２０ビンである（次だ
し、後述のように実際に使用されているビンは１８本で
ある）。これらのリードＬ ＋ ’＝ ＬｔＧのうちリ
ードＬ４・Ｌｌｌ・Ｌｌｌは１前記半導体チップ１の下
側を通って引き回されている。すなわち、半導体チップ
１の下側の領域をリードＬ４ ｊ ”ＩＩ ＊ ”Ｉ！
の引き回しのために用いている。また、符号３は、前記
半導体チップ１を支持する念めの支持板である。この支
持板３によシ前記半導体チッグｌの大部分が支持されて
いるが。
えば３５０ｍ１ｌである。符号Ｌ１〜Ｌ、。はリードで
あって、この場合は２０本ある。すなわち、この実施例
■ＩｃよるＺＩＰ型パッケージは２０ビンである（次だ
し、後述のように実際に使用されているビンは１８本で
ある）。これらのリードＬ ＋ ’＝ ＬｔＧのうちリ
ードＬ４・Ｌｌｌ・Ｌｌｌは１前記半導体チップ１の下
側を通って引き回されている。すなわち、半導体チップ
１の下側の領域をリードＬ４ ｊ ”ＩＩ ＊ ”Ｉ！
の引き回しのために用いている。また、符号３は、前記
半導体チップ１を支持する念めの支持板である。この支
持板３によシ前記半導体チッグｌの大部分が支持されて
いるが。
部分的には前記リードＬ４１ Ｌｌｌ ＨＬＢにより支
持されている。すなわち、前記半導体チップ１は、前記
支持板３及び前記リードＬ４ ＨＬＨＩ Ｌｌｌによシ
支持されている。つまり、この実施例ＩによるＺＩＰ型
半導体装置は、一部タブレスリードフレームを用いて形
成されたものである。着た、半導体チップ１の下側の領
域を一部のリードの引き回しのために用いることによっ
て、タブを用いて、半導体チップのまわりにリードを配
置する場合よシも、パッケージサイズの縮小を図ること
ができる。
持されている。すなわち、前記半導体チップ１は、前記
支持板３及び前記リードＬ４ ＨＬＨＩ Ｌｌｌによシ
支持されている。つまり、この実施例ＩによるＺＩＰ型
半導体装置は、一部タブレスリードフレームを用いて形
成されたものである。着た、半導体チップ１の下側の領
域を一部のリードの引き回しのために用いることによっ
て、タブを用いて、半導体チップのまわりにリードを配
置する場合よシも、パッケージサイズの縮小を図ること
ができる。
半導体チップ１を前記支持板３及び前記リードＬ４ ｒ
Ｌｌｌｌ ｒ ＩＪＩＩにより支持する場合において
は、電気絶縁物、例えばポリイミド系樹脂のシート４（
第５図）を介して載置される。これによってこの支持板
３とリードＬ４．ＬＩＩ、ＬＩｔとの間の電気的絶縁及
びこれらのリードＬ４１ Ｌｌｌ ｌ Ｌｌｌ間の電気
的絶縁を図ることができる。
Ｌｌｌｌ ｒ ＩＪＩＩにより支持する場合において
は、電気絶縁物、例えばポリイミド系樹脂のシート４（
第５図）を介して載置される。これによってこの支持板
３とリードＬ４．ＬＩＩ、ＬＩｔとの間の電気的絶縁及
びこれらのリードＬ４１ Ｌｌｌ ｌ Ｌｌｌ間の電気
的絶縁を図ることができる。
第１図に示すように、前記半導体チップ１には、例えば
４個のメモリセルアレイＭ−ＡＲＹ 、ＸテコーダＸ−
ＤＣＲ，ＹデコーダＹ−ＤＣＲ，ワード線ドライバＷ−
Ｄ几■１周辺回路ＰＣ等が設けられている。なお、前記
メモリセルアレイＭ−ＡＲＹは、例えばそれぞれ２５６
にビットの４個の区画に分割されている。゛また、この
半導体チップ１の短辺側の端部には、ボンディングパッ
ドＰ。
４個のメモリセルアレイＭ−ＡＲＹ 、ＸテコーダＸ−
ＤＣＲ，ＹデコーダＹ−ＤＣＲ，ワード線ドライバＷ−
Ｄ几■１周辺回路ＰＣ等が設けられている。なお、前記
メモリセルアレイＭ−ＡＲＹは、例えばそれぞれ２５６
にビットの４個の区画に分割されている。゛また、この
半導体チップ１の短辺側の端部には、ボンディングパッ
ドＰ。
〜Ｆｉｌｅが設けられている。そして、これらのボンデ
ィングパッドＰ、〜ｐｊｓのうち、ボンディングパッド
Ｐ１〜Ｐ、、Ｐ、、Ｐ、〜Ｐｌ ｍ ＊ ｐｔｏ〜Ｐ、
。
ィングパッドＰ、〜ｐｊｓのうち、ボンディングパッド
Ｐ１〜Ｐ、、Ｐ、、Ｐ、〜Ｐｌ ｍ ＊ ｐｔｏ〜Ｐ、
。
と前記リードＬ１〜Ｌ＠ ＊ Ｉｊ ＩＩ ”” Ｌｔ
ｏとがワイヤーＷＫよりボンディングされている。この
ことかられかるように、半導体チップ１には、実際には
用いられていないボンティングバッドＰ４．Ｐ。
ｏとがワイヤーＷＫよりボンディングされている。この
ことかられかるように、半導体チップ１には、実際には
用いられていないボンティングバッドＰ４．Ｐ。
〜Ｐ８１ Ｐ１４〜ＰＩＩ ＋ Ｐ ３１〜Ｐ０が設け
られている。これらは、ＺＩＰ型パッケージの代わりに
ＳＯＪ型パッケージやＤＩＰ型パッケージを用いる場合
に使用されるボンディングパッドである。上述したＺＩ
Ｐ型バッケー・ジで実際に使用されていないボンディン
グパラ）’Ｐ４．Ｐ、〜”８１Ｐ＋４〜Ｐ１゜、Ｐ、１
〜ＰｆｉＩｌは、ＺＩＰ型パッケージにて前記リードと
電気的に接続されている、つまり実際に使用されている
ボンディングパッドＰ、〜Ｐ３、Ｐ、、Ｐ、〜Ｐｌｊｌ
Ｆ！。〜Ｐ、。と同じ機能を有する。このように、ＺＩ
Ｐ型パッケージと異なる樵類のパッケージに対応可能に
半導体チップ１にボンティングバッドＰ１〜Ｐわが設け
られているので、同一の半導体チップ１でＺＩＰ型パッ
ケージ以外のパッケージに対応することができる。すな
わち、ＺＩＰ型パッケージ以外のパッケージを使用する
要求が生じた場合に、半導体チップ１の設計をし直すこ
となく、使用するパッケージを変更するだけでその要求
を満足することができる。
られている。これらは、ＺＩＰ型パッケージの代わりに
ＳＯＪ型パッケージやＤＩＰ型パッケージを用いる場合
に使用されるボンディングパッドである。上述したＺＩ
Ｐ型バッケー・ジで実際に使用されていないボンディン
グパラ）’Ｐ４．Ｐ、〜”８１Ｐ＋４〜Ｐ１゜、Ｐ、１
〜ＰｆｉＩｌは、ＺＩＰ型パッケージにて前記リードと
電気的に接続されている、つまり実際に使用されている
ボンディングパッドＰ、〜Ｐ３、Ｐ、、Ｐ、〜Ｐｌｊｌ
Ｆ！。〜Ｐ、。と同じ機能を有する。このように、ＺＩ
Ｐ型パッケージと異なる樵類のパッケージに対応可能に
半導体チップ１にボンティングバッドＰ１〜Ｐわが設け
られているので、同一の半導体チップ１でＺＩＰ型パッ
ケージ以外のパッケージに対応することができる。すな
わち、ＺＩＰ型パッケージ以外のパッケージを使用する
要求が生じた場合に、半導体チップ１の設計をし直すこ
となく、使用するパッケージを変更するだけでその要求
を満足することができる。
前記リード（ビン）Ｌ＋〜Ｌ、ｏの機能は第１図に示す
とおりである。ここで、ＡＯ〜ＡＩＯはアドレス信号、
ＶｃｃＦｉ電源電位、Ｖｓｓは接地電位、ＣＡ８はカラ
ム・アドレス・ストローブ信号、几Ａｓけロウ・アドレ
ス・ストローブ信号、ＷＥはライト・イネーブル信号、
１）ｏｕｔはデータ出力、Ｄｉｎはデータ入力である。
とおりである。ここで、ＡＯ〜ＡＩＯはアドレス信号、
ＶｃｃＦｉ電源電位、Ｖｓｓは接地電位、ＣＡ８はカラ
ム・アドレス・ストローブ信号、几Ａｓけロウ・アドレ
ス・ストローブ信号、ＷＥはライト・イネーブル信号、
１）ｏｕｔはデータ出力、Ｄｉｎはデータ入力である。
なお、リードＬ、。
Ｌｌｏは実際には使用されていないリードであり、これ
らはＮＣで表されている。また、ＶｃｃのリードＬｌｌ
ｌとボンディングパッドＰ□ｌ Ｐｌａとは２本のワイ
ヤーＷによりボンディングされ、また、Ｖ８Ｓのリード
Ｌ４とボンディングパッドＰｌ！、Ｐｌａとは２本のワ
イヤーＷによりボンディングされているが、これは電源
インピーダンスの低減を図るためである。
らはＮＣで表されている。また、ＶｃｃのリードＬｌｌ
ｌとボンディングパッドＰ□ｌ Ｐｌａとは２本のワイ
ヤーＷによりボンディングされ、また、Ｖ８Ｓのリード
Ｌ４とボンディングパッドＰｌ！、Ｐｌａとは２本のワ
イヤーＷによりボンディングされているが、これは電源
インピーダンスの低減を図るためである。
次に、実施例ＩにおけるＺＩＰ型パッケージを用いた半
導体装置の組み立て工程を説明する。
導体装置の組み立て工程を説明する。
本実施例１の４ＭＤＲＡＭの半導体チップを搭載し念半
導体装漬は、第１図乃至ＷＪ５図に示すように、支持板
３及びリードＬ４ ＊ Ｉ’１１ ＋ ”Ｉｔのインナ
ーリード部の上に絶縁シート４を接着し、この絶縁シー
ト４の上に４ＭＤＲＡＭの半導体チップ１を搭載する。
導体装漬は、第１図乃至ＷＪ５図に示すように、支持板
３及びリードＬ４ ＊ Ｉ’１１ ＋ ”Ｉｔのインナ
ーリード部の上に絶縁シート４を接着し、この絶縁シー
ト４の上に４ＭＤＲＡＭの半導体チップ１を搭載する。
前記リードフレームは、第２図に示すような形状をして
おり、銅合金あるいは鉄ニツケル合金から々っている。
おり、銅合金あるいは鉄ニツケル合金から々っている。
また、絶縁シート４及び半導体チップｌは、接着剤（図
示しない）を介するかあるいは圧着によって搭載される
。
示しない）を介するかあるいは圧着によって搭載される
。
次に、前記リードＬ、〜Ｌｇ ＊ Ｉ、１ｌ−Ｌｔｏの
ボンデインク部と、半導体チップ上のボンディングパッ
ドＰ、〜Ｐ、、Ｐ、、Ｐ、〜”＋３ ｒ Ｐ！。〜Ｐ
、。
ボンデインク部と、半導体チップ上のボンディングパッ
ドＰ、〜Ｐ、、Ｐ、、Ｐ、〜”＋３ ｒ Ｐ！。〜Ｐ
、。
をボンディングワイヤーＷで電気的に接続する。
このボンディングワイヤーＷは、例えば金（Ａｕ）ワイ
ヤを用いる。ワイヤボンディングは、ウェッジ・ポール
ボンディング法にて行なわれる。
ヤを用いる。ワイヤボンディングは、ウェッジ・ポール
ボンディング法にて行なわれる。
このワイヤボンディングが終ると、通常の樹脂封止工程
を経て樹脂封止型半導体装置が完成する。
を経て樹脂封止型半導体装置が完成する。
この場合、封止樹脂には、例えばエポキシ系樹脂が用い
られる。
られる。
実施例■
第６図は、本発明の実施例ＨによるＳＯＪ型パッケージ
の内部構造を示す平面図であり、第７図は、第６図に示
す８０Ｊ型パツケージの外観を示す平面図であシ、第８
図は、第７図に示すＳＯＪ型パッケージの側面図であり
、第９図は、第７図に示すＳＯＪ型パシケージの・Ｂ、
−Ｂ、ｉｌに沿っての断面図である。
の内部構造を示す平面図であり、第７図は、第６図に示
す８０Ｊ型パツケージの外観を示す平面図であシ、第８
図は、第７図に示すＳＯＪ型パッケージの側面図であり
、第９図は、第７図に示すＳＯＪ型パシケージの・Ｂ、
−Ｂ、ｉｌに沿っての断面図である。
第６図〜第９図に示すように、実施例ＨによるＳＯＪ型
パッケージにおいては、実施例■と同様な半導体チップ
１が樹脂２によｐ封止されている。
パッケージにおいては、実施例■と同様な半導体チップ
１が樹脂２によｐ封止されている。
なお、この８０Ｊ型パツケージのパッケージサイズは例
えば３５０ｍ１１である。リードＬ、〜Ｌ！。は、実施
例Ｉと異なり、タブ有りのリードフレームを用いて形成
されたものであシ、前記半導体チップ１はこれとほぼ同
一形状のタブ５のみによって支持されている。ここで、
８０Ｊ型パツケージにおいて、実施例ｌ０ＺＩＰ型パツ
ケージに用いた半導体チップと同じものを使用できるよ
うに、タブ有りのリードフレームを用い念。なお、この
ように前記半導体テップ１がタブ５のみによって支持さ
れているため、実施例Ｉにおけるように電気的絶縁のた
めのポリイミド樹脂シート４を介さずに直接前記タブ５
上に半導体チップ１が設けられている。半導体チップ１
は、第９図に示すように、接着剤４′を介してタブに取
や付けられている。
えば３５０ｍ１１である。リードＬ、〜Ｌ！。は、実施
例Ｉと異なり、タブ有りのリードフレームを用いて形成
されたものであシ、前記半導体チップ１はこれとほぼ同
一形状のタブ５のみによって支持されている。ここで、
８０Ｊ型パツケージにおいて、実施例ｌ０ＺＩＰ型パツ
ケージに用いた半導体チップと同じものを使用できるよ
うに、タブ有りのリードフレームを用い念。なお、この
ように前記半導体テップ１がタブ５のみによって支持さ
れているため、実施例Ｉにおけるように電気的絶縁のた
めのポリイミド樹脂シート４を介さずに直接前記タブ５
上に半導体チップ１が設けられている。半導体チップ１
は、第９図に示すように、接着剤４′を介してタブに取
や付けられている。
マな、この実施例［においては、前記半導体チップ１に
設けられているボンディングパッドＰ。
設けられているボンディングパッドＰ。
〜Ｐ０のうち実際に使用されているのは、ボンディング
′＜ラドＰｌ−Ｐ８ ｒ ｐ、 Ｉ Ｐ＋！ ＋ ｐ
ｕｓ ｊ Ｐｉｌｌ〜Ｐ！ａ ｌ ＰＨＩ〜Ｐａ！であ
る。そして、これらのボンディングパッドＰＩ 〜Ｐ８
＊ ＰＳ ＊ ｐｍ、 ｅ ”１１ ＋ＰＩ８〜
Ｐ！８・Ｐａ１〜ＰｓＩとリードＬ１〜Ｌｌ 、Ｌ。
′＜ラドＰｌ−Ｐ８ ｒ ｐ、 Ｉ Ｐ＋！ ＋ ｐ
ｕｓ ｊ Ｐｉｌｌ〜Ｐ！ａ ｌ ＰＨＩ〜Ｐａ！であ
る。そして、これらのボンディングパッドＰＩ 〜Ｐ８
＊ ＰＳ ＊ ｐｍ、 ｅ ”１１ ＋ＰＩ８〜
Ｐ！８・Ｐａ１〜ＰｓＩとリードＬ１〜Ｌｌ 、Ｌ。
〜ＬＩｌｌ ＋ ”ｌａ〜Ｌ１ｏとがワイヤーＷにより
ボンディングされている。なお、この実施例Ｈにおいて
は、リードＬ４ ＊ Ｌ１？は使用されていない。
ボンディングされている。なお、この実施例Ｈにおいて
は、リードＬ４ ＊ Ｌ１？は使用されていない。
この実施例■で用いた半導体チップ１は、実施例ＩのＺ
ＩＰ型パッケージに用いたものと同じもので、実施例１
の場合と同じ回路が形成されている。ここで用いられる
ボンディングパッドは、Ｐｌ〜Ｐ！ ＋ ｐ、 ｌ
ｐａｔ ｌ ｐｕｓ ｌ Ｐ１６〜”１１ ＋ Ｐ８１
〜Ｐ０である。これらのボンディングパッドは、実施例
１のｚＩＰ型パッケージ用半導体チップにあらかじめ形
成されてい念ものである。そして、ＺＩ ｌＪ型パッケ
ージで用いたボンディングパッドと同じ機能を有してお
り、８０Ｊ型パツケージ用のリードフレームに対応する
ようなポンチインクパッドが用いられている。
ＩＰ型パッケージに用いたものと同じもので、実施例１
の場合と同じ回路が形成されている。ここで用いられる
ボンディングパッドは、Ｐｌ〜Ｐ！ ＋ ｐ、 ｌ
ｐａｔ ｌ ｐｕｓ ｌ Ｐ１６〜”１１ ＋ Ｐ８１
〜Ｐ０である。これらのボンディングパッドは、実施例
１のｚＩＰ型パッケージ用半導体チップにあらかじめ形
成されてい念ものである。そして、ＺＩ ｌＪ型パッケ
ージで用いたボンディングパッドと同じ機能を有してお
り、８０Ｊ型パツケージ用のリードフレームに対応する
ようなポンチインクパッドが用いられている。
上述のことかられかるように、この実施例ＨによればＺ
ＩＰ型パッケージ用の半導体チップ１に設けられている
ボンディングパッドＰ１〜ｐｓｓのうち、ＳＯＪ型パッ
ケージ用にあらかじめ用意されているものを用いること
により、半導体チップ１の設計をし直すことなく、この
半導体チップ１を組み込んだＳＯＪ型パッケージを容易
に得ることができる。
ＩＰ型パッケージ用の半導体チップ１に設けられている
ボンディングパッドＰ１〜ｐｓｓのうち、ＳＯＪ型パッ
ケージ用にあらかじめ用意されているものを用いること
により、半導体チップ１の設計をし直すことなく、この
半導体チップ１を組み込んだＳＯＪ型パッケージを容易
に得ることができる。
次に、実施例ＨにおけるＳＯＪ型パッケージを用いた場
合の組み立て工程を説明する。
合の組み立て工程を説明する。
第６図乃至第９図に示すように、タブ５の上に接着剤４
′を介して半導体チップを搭載する。ここで用いられる
接着剤４′は５例えばＡｇペースト等導電性材料を用い
る。前記リードフレームは、銅合金あるいは鉄ニツケル
合金からなっている。
′を介して半導体チップを搭載する。ここで用いられる
接着剤４′は５例えばＡｇペースト等導電性材料を用い
る。前記リードフレームは、銅合金あるいは鉄ニツケル
合金からなっている。
次に、前記リードＬ、−Ｌ、、Ｌ、〜Ｌｔ６ ＋ Ｌ１
ｇ〜Ｌ、。のボンディング部と、半導体チップ上のボン
ディングパッドＰ、〜７ ＋ Ｐａ ｒ ”ｌ！ ＊
”１３＋Ｐｉｌｌ〜ＰＨ＋Ｐ３１〜ｐａｓをボンディン
グワイヤ冑でＴｌｉ気的に接続する。ボンディングワイ
ヤＷは、例えば金（ＡＵ）ワイヤを用い、ウェッジ・ボ
ール法ＶＣて行なわれる。
ｇ〜Ｌ、。のボンディング部と、半導体チップ上のボン
ディングパッドＰ、〜７ ＋ Ｐａ ｒ ”ｌ！ ＊
”１３＋Ｐｉｌｌ〜ＰＨ＋Ｐ３１〜ｐａｓをボンディン
グワイヤ冑でＴｌｉ気的に接続する。ボンディングワイ
ヤＷは、例えば金（ＡＵ）ワイヤを用い、ウェッジ・ボ
ール法ＶＣて行なわれる。
ワイヤボンディングが終ると、通常の樹脂封止工程を経
て、リードを成形することにより、ＳＯＪ型パッケージ
の半導体装置が完成する。
て、リードを成形することにより、ＳＯＪ型パッケージ
の半導体装置が完成する。
実施例■
第１０図は、本発明の実施例■によるＤＩＰ型パッケー
ジの内部構造を示す平面図であｐ１第１１図は、第１０
図に示すＤＩＰ型パッケージにおけるリードを示す平面
図であり、第４２図は、第１０図圧水すＤＩＰ型パッケ
ージの外ｌｌ！を示す平面図であり、第１３図は、第１
２図に示すＤＩＰ型パッケージの側面図であシ、第１４
図は、第１２図に示すＤＩＰ型パッケージのＣ−Ｃ線に
沿っての断面図である。
ジの内部構造を示す平面図であｐ１第１１図は、第１０
図に示すＤＩＰ型パッケージにおけるリードを示す平面
図であり、第４２図は、第１０図圧水すＤＩＰ型パッケ
ージの外ｌｌ！を示す平面図であり、第１３図は、第１
２図に示すＤＩＰ型パッケージの側面図であシ、第１４
図は、第１２図に示すＤＩＰ型パッケージのＣ−Ｃ線に
沿っての断面図である。
第１０図〜第１４図に示すように１実施例■によるＤＩ
Ｐ型パッケージにおいては、実施例Ｉと同様な半導体テ
ップｌが樹脂２により封止されている。なお、このＤ
Ｉ Ｐ型パッケージのサイズは例えば３ＱＱｍｉｌであ
る。リードＬｌ〜Ｌｌｌ＋は、実施例１と同様に、タブ
レスリードフレームを用いて形成されたものである。こ
の場合、Ｌ）ＩＰ型パッケージ用のタブレスリードフレ
ームである。
Ｐ型パッケージにおいては、実施例Ｉと同様な半導体テ
ップｌが樹脂２により封止されている。なお、このＤ
Ｉ Ｐ型パッケージのサイズは例えば３ＱＱｍｉｌであ
る。リードＬｌ〜Ｌｌｌ＋は、実施例１と同様に、タブ
レスリードフレームを用いて形成されたものである。こ
の場合、Ｌ）ＩＰ型パッケージ用のタブレスリードフレ
ームである。
この実施例■においては、実施例！、］Ｉのように支持
板３又はタブ５は設けられておらず、半導体チップｌは
シート４を介してリードＬ、〜Ｌ。
板３又はタブ５は設けられておらず、半導体チップｌは
シート４を介してリードＬ、〜Ｌ。
Ｌｌｌ”””Ｌｌ？ によって支持されている。そし
て、半導体チップ１の下側の領域全体がリードＬ、〜Ｌ
□の引き回しのために用いられている。
て、半導体チップ１の下側の領域全体がリードＬ、〜Ｌ
□の引き回しのために用いられている。
また、前記半導体チップｌに設けられているボンティン
グバッドＰ１〜Ｐ８．のうち実際に使用されているのは
、ボンディングパッドＰＩ１％Ｐ、、。
グバッドＰ１〜Ｐ８．のうち実際に使用されているのは
、ボンディングパッドＰＩ１％Ｐ、、。
ｐａｔ〜ｐｓｔである。そして、これらのボンディング
パッドＰ、〜）’、！、Ｐ□〜Ｉ’ｓｔとリードＬ、〜
Ｌ＋８とがワイヤーＷによシボンディングされている。
パッドＰ、〜）’、！、Ｐ□〜Ｉ’ｓｔとリードＬ、〜
Ｌ＋８とがワイヤーＷによシボンディングされている。
この実施例■においては、リードとのボンデインクを良
好に行なうために１ポンデイングパツドＰ９ ＋ Ｐ
ＩＩ ＊ Ｐ１４〜Ｐａ！の機能を実施例１．Ｉ［の機
能と変える必要がある。機能を変える方法としては、半
導体チップ１とボンディングパッドの結線を行なう最終
のアルミニウム膜層からなる配線を、ＺＩＰ型パッケー
ジ、ＳＯＪ型パッケージに用いた半導体チップの時の配
線と異なるものとする。つまり、ボンディングパッドの
位置はそのままで、その機能のみが変わる。第１図と第
１０図で比較すると、ＺＩＰ型パッケージ用ボンディン
グパッドからＤＩＰ型パッケージ用ボンディングバンド
への機能の変更は、具体的には、ＡＯ；ｌＪ！ｆｉから
Ｐ！？、Ａｌ二ＰハからＰ、。、Ａ２：Ｐ２゜からＰｌ
、。
好に行なうために１ポンデイングパツドＰ９ ＋ Ｐ
ＩＩ ＊ Ｐ１４〜Ｐａ！の機能を実施例１．Ｉ［の機
能と変える必要がある。機能を変える方法としては、半
導体チップ１とボンディングパッドの結線を行なう最終
のアルミニウム膜層からなる配線を、ＺＩＰ型パッケー
ジ、ＳＯＪ型パッケージに用いた半導体チップの時の配
線と異なるものとする。つまり、ボンディングパッドの
位置はそのままで、その機能のみが変わる。第１図と第
１０図で比較すると、ＺＩＰ型パッケージ用ボンディン
グパッドからＤＩＰ型パッケージ用ボンディングバンド
への機能の変更は、具体的には、ＡＯ；ｌＪ！ｆｉから
Ｐ！？、Ａｌ二ＰハからＰ、。、Ａ２：Ｐ２゜からＰｌ
、。
Ａ３：Ｐ、、からＰｌ４ ＋ Ａ ４ ： Ｐ ２６か
らＰ３２１ Ａ ５：Ｐｌ１からＰａｔ ＋ Ａ６ ：
Ｐ２８から” Ｓｏ ｒ Ａ ８ ’ Ｐ ３゜から
Ｐｌ８．Ａ９：ｐＨからＰ、 、 Ａｔ Ｏ： Ｐ、
カ’）Ｐｓ 、Ｄｏｕｔ ： Ｐ、からｌ’ｕ ＋ Ｗ
Ｅ： ｐ、からＰｆｌ＋ ＲＡＳ：）’ｔからＰ、と
いうように変更されている。
らＰ３２１ Ａ ５：Ｐｌ１からＰａｔ ＋ Ａ６ ：
Ｐ２８から” Ｓｏ ｒ Ａ ８ ’ Ｐ ３゜から
Ｐｌ８．Ａ９：ｐＨからＰ、 、 Ａｔ Ｏ： Ｐ、
カ’）Ｐｓ 、Ｄｏｕｔ ： Ｐ、からｌ’ｕ ＋ Ｗ
Ｅ： ｐ、からＰｆｌ＋ ＲＡＳ：）’ｔからＰ、と
いうように変更されている。
上Ｊのことかられかるように、この′−Ａ施例ＩＩＩに
よれば、半導体ナツプＩＫ設けられているボンティング
バッドＰ１〜Ｐ０のうち、Ｚｌｌ）型パッケージ用にあ
らかじめ用意されているものを用いることにより、アル
ミニウム配線の変更をするだけで半導体チップＩの他の
設計を１７直すことなく、この半導体チップ１を組み込
んだＤＩＰ型パッケージを容易に得ることができる。
よれば、半導体ナツプＩＫ設けられているボンティング
バッドＰ１〜Ｐ０のうち、Ｚｌｌ）型パッケージ用にあ
らかじめ用意されているものを用いることにより、アル
ミニウム配線の変更をするだけで半導体チップＩの他の
設計を１７直すことなく、この半導体チップ１を組み込
んだＤＩＰ型パッケージを容易に得ることができる。
また、リードフレームを変えない、内部回路や結線を行
なう最終のアルミニウム薄膜からなる配線以外の配線、
ボンディングパッドの配置を変えないでＩ）ＩＰ型パッ
ケージが得られる。
なう最終のアルミニウム薄膜からなる配線以外の配線、
ボンディングパッドの配置を変えないでＩ）ＩＰ型パッ
ケージが得られる。
更に、タブレスリードフレームを用いていることによっ
て、パッケージサイズの縮小を図ることができる。
て、パッケージサイズの縮小を図ることができる。
更に、実施例■における１）ＩＰ型パッケージの半導体
装置の組み立ては、第１０図乃至第１４図に示すように
、タブレスリードフレームのインナーリード部上に絶縁
シートを介して、半導体チップｌを搭載する。そ（〜て
、実施例Ｉの場合と同じ工程を経て、ＤＩＬ型パッケー
ジの半導体装置が完成する。この場合、リードＬ、〜Ｌ
１８とボンデインクハツトＰ、〜ｐＨｌ ｌ ｐｔｚ〜
Ｐ３２をボンディングワイヤーＷで電気的に接続する。
装置の組み立ては、第１０図乃至第１４図に示すように
、タブレスリードフレームのインナーリード部上に絶縁
シートを介して、半導体チップｌを搭載する。そ（〜て
、実施例Ｉの場合と同じ工程を経て、ＤＩＬ型パッケー
ジの半導体装置が完成する。この場合、リードＬ、〜Ｌ
１８とボンデインクハツトＰ、〜ｐＨｌ ｌ ｐｔｚ〜
Ｐ３２をボンディングワイヤーＷで電気的に接続する。
ボンデインクハツトハ、タブレスリードフレームに対応
するように、マスタスライス方式にてアルミニウム配線
だけを変更して、その機能を変えである。
するように、マスタスライス方式にてアルミニウム配線
だけを変更して、その機能を変えである。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
Ｖ！言う一土でもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
Ｖ！言う一土でもない。
例えば、リードＬ、〜Ｌ２０の形状は必要に応じて変更
可能である。また、半導体チップ１により構成される４
ＭビットのダイナεツクＩｔＡＭは例えば４Ｍ×１ビッ
ト構成とすることも可能である。
可能である。また、半導体チップ１により構成される４
ＭビットのダイナεツクＩｔＡＭは例えば４Ｍ×１ビッ
ト構成とすることも可能である。
さらに、本発明は１例えばスタチックＲＡ Ｍのような
ダイナミック凡ＡＭ以外の半感体集棟回路装置に適用す
ることが可能であることは勿論、ＺＩＰ型パッケージと
異なる種類のパッケージとしては上述のＳＯＪ型パッケ
ージ及びＤＩＰ型パッケージ以外のパッケージを用いる
ことも可能である。
ダイナミック凡ＡＭ以外の半感体集棟回路装置に適用す
ることが可能であることは勿論、ＺＩＰ型パッケージと
異なる種類のパッケージとしては上述のＳＯＪ型パッケ
ージ及びＤＩＰ型パッケージ以外のパッケージを用いる
ことも可能である。
すなわち、同一の半導体チップで異なる神類のパッケー
ジに対応可能である。
ジに対応可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半導体装置において、同一の半導体チップで異なる種類
のパッケージに対応可能である。
のパッケージに対応可能である。
第１図は、本発明の実施例■によるＺＩＰ型パッケージ
の内部構造を示す側面図、 第２図は、第１図に示すＺＩＰ型パッケージにおけるリ
ードの形状を示す側面図、 第３図は、第１図に示すＺＩＰ型パッケージの外観を示
す側面図、 第４図は、第３図に示すＺＩＰ型パッケージの底面図、 第５図は、第３図のＡ−ＡＩＩ！Ａに沿っての断面図、
第６図は、本発明の実施例１１によるＳＯＪ型パッケー
ジの内部構造を示す平面図、 第７図は、第６図に示すＳＯＪ型パッケージの外観を示
す平面図、 第８図は、第７図に示すＳＵＪ型パッケージの側面図、 ｗｃ９図は、第７図に示すＳＯＪ型パッケージのＢ−Ｂ
＃ｉｌＫ沿っての断面図、 第１０図は、本発明の実施例■によるＤＩＰ型パッケー
ジの内部構造を示す平面図、 第１１図は、第１０図に示すＬ） Ｉ Ｐ型パッケージ
におけるリードを示す平面図、 第１２図は、第１０図に示すＤＩｐＨｌ！パッケージの
外観を示す平面図、 第１３図は、第１２図に示すＤＬＰ型パッケージの側面
図、 ＠１４図は、第１２図に示すＤＩＰ型パッケージのＣ−
Ｃ線に沿っての断面スである。 図中、ｌ・・・半導体チップ、２・・・樹脂、３・・・
支持板、４・・・シート、Ｌ、〜Ｌ、。、・・リード、
Ｐ１〜Ｐｓ６・・・ボンディングパッド、Ｍ−Ａｔ（Ｙ
・・・メモリセルアレイ、５・・・タグ、Ｗ・・・ボン
ディングワイヤ。 代理人 弁理士 小 川 勝 男 ＼−２・ 第 ７図 Ｂコ ８」 第 図 第 図 第 １２図 Ｃ］ 〔」 第 図 第 図
の内部構造を示す側面図、 第２図は、第１図に示すＺＩＰ型パッケージにおけるリ
ードの形状を示す側面図、 第３図は、第１図に示すＺＩＰ型パッケージの外観を示
す側面図、 第４図は、第３図に示すＺＩＰ型パッケージの底面図、 第５図は、第３図のＡ−ＡＩＩ！Ａに沿っての断面図、
第６図は、本発明の実施例１１によるＳＯＪ型パッケー
ジの内部構造を示す平面図、 第７図は、第６図に示すＳＯＪ型パッケージの外観を示
す平面図、 第８図は、第７図に示すＳＵＪ型パッケージの側面図、 ｗｃ９図は、第７図に示すＳＯＪ型パッケージのＢ−Ｂ
＃ｉｌＫ沿っての断面図、 第１０図は、本発明の実施例■によるＤＩＰ型パッケー
ジの内部構造を示す平面図、 第１１図は、第１０図に示すＬ） Ｉ Ｐ型パッケージ
におけるリードを示す平面図、 第１２図は、第１０図に示すＤＩｐＨｌ！パッケージの
外観を示す平面図、 第１３図は、第１２図に示すＤＬＰ型パッケージの側面
図、 ＠１４図は、第１２図に示すＤＩＰ型パッケージのＣ−
Ｃ線に沿っての断面スである。 図中、ｌ・・・半導体チップ、２・・・樹脂、３・・・
支持板、４・・・シート、Ｌ、〜Ｌ、。、・・リード、
Ｐ１〜Ｐｓ６・・・ボンディングパッド、Ｍ−Ａｔ（Ｙ
・・・メモリセルアレイ、５・・・タグ、Ｗ・・・ボン
ディングワイヤ。 代理人 弁理士 小 川 勝 男 ＼−２・ 第 ７図 Ｂコ ８」 第 図 第 図 第 １２図 Ｃ］ 〔」 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、主面と裏面を有し、前記主面に同一機能を有するボ
ンディングパッドが複数組形成された半導体チップと、
上記複数のボンディングパッドの各々に電気的に接続さ
れた複数の金属ワイヤと、各々が上記金属ワイヤと接続
されるべきインナーリード部を有するリードフレームと
、上記半導体チップよりもその面積が小さく、上記半導
体チップを搭載するための支持板と、上記半導体チップ
と上記支持板および上記インナーリードの一部との間を
電気的に絶縁、かつ固着するための手段と、上記半導体
チップ、上記金属ワイヤ、上記リードフレームのインナ
ーリード部を包含する封止体から成り、上記同一機能の
ボンディングパッドは、そのどちらか一方が前記インナ
ーリード部と電気的に接続されており、上記インナーリ
ード部の少なくとも一つが、上記半導体チップを支持す
るのと同時に、上記ボンディングパッドと電気的に接続
されうるように上記半導体チップの裏面に配設されてい
ることを特徴とするジグザグインライン型パッケージの
半導体装置。 ２、前記半導体チップと支持板およびインナーリードの
一部との間を電気的に絶縁かつ固着するための手段は、
ポリイミド系樹脂シートであることを特徴とする特許請
求の範囲第１項記載のジグザグインライン型パッケージ
の半導体装置。 ３、前記封止体は、エポキシ系樹脂であることを特徴と
する特許請求の範囲第１項記載のジグザグインライン型
パッケージの半導体装置。 ４、主面と裏面を有し、前記主面に同一機能を有するボ
ンディングパッドが複数組形成された半導体チップと、
上記複数のボンディングパッドの各々に電気的に接続さ
れた複数の金属ワイヤと、上記半導体チップの囲りに配
され、各々が上記金属ワイヤと接続されるべきインナー
リード部を有するリードフレームと、上記半導体チップ
を搭載するための支持板と、上記半導体チップを上記支
持板の上に固着するための手段と、上記半導体チップと
、上記金属ワイヤ、上記リードフレームのインナーリー
ド部を包含する封止体から成り、上記同一機能のボンデ
ィングパッドは、そのどちらか一方が上記インナーリー
ド部と電気的に接続されていることを特徴とするスモー
ルアウトライン型パッケージの半導体装置。 ５、前記支持板はタブであることを特徴とする特許請求
の範囲第４項記載のスモールアウトライン型パッケージ
の半導体装置。 ６、前記半導体チップを支持板の上に固着するための手
段は、銀ペーストであることを特徴とする特許請求の範
囲第４項記載のスモールアウトライン型パッケージの半
導体装置。 ７、前記封止体は、エポキシ系樹脂であることを特徴と
する特許請求の範囲第４項記載のスモールアウトライン
型パッケージの半導体装置。 ８、主面と裏面を有し、前記主面に同一機能を有するボ
ンディングパッドが複数組形成された半導体チップと、
上記複数のボンディングパッドの各々に電気的に接続さ
れた複数の金属ワイヤと、各々が上記金属ワイヤと接続
されるべきインナーリード部を有するリードフレームと
、上記半導体チップと上記インナーリード部との間を、
電気的に絶縁かつ固着するための手段と、上記半導体チ
ップ、上記金属ワイヤ、上記インナーリード部を包含す
る封止体から成り、上記同一機能のボンディングパッド
は、そのどちらか一方が前記インナーリード部と電気的
に接続され、上記インナーリード部が上記半導体チップ
を支持すると同時に、上記ボンディングパッドと電気的
に接続されうるように上記半導体チップの裏面に配設さ
れていることを特徴とするデュアルインライン型パッケ
ージの半導体装置。 ９、上記半導体チップとインナーリード部との間を、電
気的に絶嫌かつ固着する手段は、ポリイミド系樹脂シー
トであることを特徴とする特許請求の範囲第８項記載の
デュアルインライン型パッケージの半導体装置。 １０、上記封止体は、エポキシ系樹脂であることを特徴
とする特許請求の範囲第８項記載のデュアルインライン
型パッケージの半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642888A JPH0286157A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642888A JPH0286157A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286157A true JPH0286157A (ja) | 1990-03-27 |
Family
ID=17000610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23642888A Pending JPH0286157A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404066B1 (en) * | 1999-08-24 | 2002-06-11 | Rohm Co., Ltd. | Semiconductor device and process for manufacturing the same |
| JP2008140914A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-09-22 JP JP23642888A patent/JPH0286157A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404066B1 (en) * | 1999-08-24 | 2002-06-11 | Rohm Co., Ltd. | Semiconductor device and process for manufacturing the same |
| JP2008140914A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
| JP4745205B2 (ja) * | 2006-11-30 | 2011-08-10 | 株式会社東芝 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4934820A (en) | Semiconductor device | |
| US5539250A (en) | Plastic-molded-type semiconductor device | |
| US6077724A (en) | Multi-chips semiconductor package and fabrication method | |
| US5804874A (en) | Stacked chip package device employing a plurality of lead on chip type semiconductor chips | |
| JP3768744B2 (ja) | 半導体装置およびその製造方法 | |
| US5463253A (en) | Semiconductor device having a plurality of chips | |
| US5898220A (en) | Multi-chip device and method of fabrication employing leads over and under processes | |
| US6724074B2 (en) | Stack semiconductor chip package and lead frame | |
| JPH05109975A (ja) | 樹脂封止型半導体装置 | |
| US6545343B2 (en) | Hybrid frame with lead-lock tape | |
| JPH11168150A (ja) | 半導体集積回路装置 | |
| JPH06132456A (ja) | 半導体パッケージ用絶縁リードフレーム | |
| JP3104795B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0286157A (ja) | 半導体装置 | |
| JPH0485837A (ja) | 半導体装置 | |
| JPH01235363A (ja) | 半導体装置 | |
| JP2748940B2 (ja) | 樹脂封止型半導体装置 | |
| KR100635386B1 (ko) | 고속 신호 처리가 가능한 반도체 칩 패키지 | |
| JP2859360B2 (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 | |
| JPH07193164A (ja) | 半導体集積回路装置 | |
| JPH06204391A (ja) | 集積回路用セラミック・リードオンチップ・パッケージと方法 | |
| JPH05226565A (ja) | 半導体装置 | |
| JPH04291950A (ja) | 半導体装置 | |
| JPH04350961A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04287356A (ja) | 半導体集積回路装置 |