JPH06204391A - 集積回路用セラミック・リードオンチップ・パッケージと方法 - Google Patents

Abstract

(57)【要約】 【目的】 リードオンチップ技術を用い、リードフィン
ガ上にコンデンサを設けることができるセラミック・パ
ッケージ化半導体装置と方法を開示する。 【構成】 セラミック・パッケージ（１４）の凹所（１
６）内に集積回路チップ（２８）を配設する。複数の導
電リードフィンガ（４０）と母線（４２，４４）を含む
リードフレーム組立体（３８）を、絶縁接着テープ片
（３６）によって集積回路チップ（２８）の作用面（３
２）に接着する。ワイヤボンド（４６，４８）は、集積
回路チップ（２８）上の結合パッド（３４）をリードフ
レーム組立体（３８）のリードフィンガ（４６）と母線
（４２，４４）に電気的に接続する。別のワイヤボンド
（５０）は、リードフィンガ（４０）をセラミック・パ
ッケージ（１４）上の結合部（５０）に電気的に接続す
る。蓋（１２）でパッケージを密封する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路の取付け装
置、より詳細には、集積回路チップの作用面に取り付け
た導電リードを備えるセラミック半導体パッケージに関
する。

【０００２】

【従来の技術】集積回路のパッケージ化には、これまで
各種の技術が用いられてきた。例えば、フリップチップ
設計や小さなＪ型リード（ＳＯＪ）パッケージ化技術な
どの、リードフレームを用いて集積回路を接続する各種
の形状が開発されている。

【０００３】従来の技術の多くは、リードフレームのパ
ッド上に集積回路を取り付け、ワイヤボンドにより集積
回路からリードフレーム上の導電リードに接続するもの
である。

【０００４】最近、プラスティック・カプセル化パッケ
ージ用として、リードオンチップ（ＬＯＣ）技術とよぶ
集積回路のパッケージ化技術が開発された。

【０００５】ウイリアム・Ｃ・ウオード(Ward)の論文、
「面的ワイヤボンド技術によるＩＢＭ８０−ｎｓ、１メ
ガビットＤＲＡＭチップのための、新規なプラスティッ
ク表面取付けモジュールの大量生産」、１９８８年、第
３８回ＥＣＣで発表、に述べられているように、この技
術はリードフレームを集積回路の作用面上に配設するも
のである。

【０００６】絶縁接着テープによりリードフレームを集
積回路チップ上に接続し、ワイヤボンドにより回路をリ
ードフレーム上の電力母線に直接に接続するか、または
電力母線を飛び越して導電リードに接続して信号経路を
形成する。そして、Ｊ型のリードフィンガを除いて、成
形により全構造体をプラスティック内にカプセル化す
る。

【０００７】リードオンチップには、従来のパッケージ
化技術に比べていくつかの特長がある。第１に、各種の
リードフレームのリード上を越えて配線することができ
るので、チップの設計を変えずにパッケージの入出力を
変えることができるという大きな特長がある。それは、
従来の直接チップ取付け回路カード上でのワイヤボンデ
ィングと同様に、線を各種の母線やリード上に容易に通
すことができるからである。

【０００８】またリードオンチップ技術は、従来の技術
に比べて電気的に大きな特長を持つ。チップの寸法が大
きくなるに従って、チップ上に電源母線および接地母線
を設けることは望ましくない。それは、チップ上の母線
の抵抗および／またはインダクタンスを増やすからであ
る。

【０００９】集積回路を作るときに一般に用いる薄膜ア
ルミニウムの線が長いと抵抗が大きくなるので、母線中
に過大な電圧降下が発生する。リードオンチップ技術を
用いると、チップの外側のリードフレーム上に比較的に
太い、従ってかなり抵抗の低い、母線を設けることがで
きる。

【００１０】従ってリードオンチップ・パッケージを用
いると、母線内の電圧降下は非常に低くなる。チップの
結合パッドからリードフレーム母線への多数の接点を設
けることにより、母線の抵抗を更に減らすことができ
る。

【００１１】また、チップ上に母線を設けずにリードフ
レームを用いることにより、母線のインダクタンスを減
らすことができる。リードオンチップ技術は、パッケー
ジの信号線、電力線、接地線のインダクタンスを減ら
す。それは、リードフレーム母線の方がチップ上母線よ
りはるかにインダクタンスが低いからである。

【００１２】更にリードオンチップ・パッケージ化技術
の別の特長は、金属リードフレームがチップ接合部に近
接しているので、熱放散を大きくすることができること
である。最後に、母線への複数のワイヤボンドを備える
リードフレーム母線を用いることにより、パッケージ化
チップのピン数を減らすことができる。

【００１３】

【発明が解決しようとする課題】リードオンチップ・パ
ッケージ化に関して上に述べた特長を実現することがで
きたのは、これまでプラスティック・カプセル化集積回
路だけであった。多くの応用において、特に軍用システ
ムにおいて、プラスティック・パッケージは適当でな
く、集積回路は密封したセラミック・ハウジング内にパ
ッケージ化しなければならない。

【００１４】従ってセラミック・パッケージ化集積回路
によって、リードオンチップ・パッケージ化の上述の特
長を備える装置と方法が必要になった。

【００１５】プラスティック・カプセル化リードオンチ
ップ・パッケージは上に述べたように多くの利点はある
が、固有の欠点が少なくとも１つある。集積回路チップ
表面上に固着したリードフィンガ上に、１個または複数
個のコンデンサを設ける必要がある応用例が多い。

【００１６】しかしコンデンサを設けると、プラスティ
ック・カプセル化の成形工程の障害になりがちである。
従ってリードオンチップ・パッケージ化の特長を持ち、
かつチップ取付けリードフレーム組立体のリードフィン
ガ上にコンデンサを設けることのできる集積回路用の、
信頼性の高いパッケージ化手段が更に必要である。

【００１７】

【課題を解決するための手段】ここに開示するパッケー
ジ化半導体装置は、上側の受け面と、外側に突出する複
数の導電ピンを持つセラミック・パッケージを備える。
集積回路チップを、セラミック・パッケージの受け面に
近接して配設する。複数の導電リードを含むリードフレ
ーム組立体を、集積回路チップに向かい合わせて配設す
る。

【００１８】ワイヤボンドにより、集積回路チップの各
部を、リードフレーム組立体の導電リードとリードフレ
ーム組立体の母線に、電気的に接続する。別のワイヤボ
ンドにより、リードフレーム組立体の導電リードをセラ
ミック・パッケージのピンに電気的に接続する。

【００１９】この発明のセラミック・リードオンチップ
・パッケージと方法は、セラミック・パッケージ内でリ
ードオンチップ技術の上述の特長を持つ。例えば、リー
ドフレームに電力母線と接地母線を設けることにより、
大型で複雑なチップの母線の抵抗とインダクタンスは妥
当な値に減少する。

【００２０】集積回路チップからリードフレーム母線向
けに複数のワイヤボンドを設けることができるので、抵
抗とインダクタンスは更に減少する。母線へ複数のワイ
ヤボンドを接続するので、パッケージのピン数を減らす
ことができる。

【００２１】リードフレームに母線を設けるとチップ内
に第３金属層を設ける必要がなくなるので、チップの製
造が簡単になる。最後に、チップ取付けリードフレーム
により、チップからの熱拡散と放散がよくなる。

【００２２】上に述べた技術的な特長の他に、この発明
のセラミック・リードオンチップ・パッケージと方法に
より、チップ取付けリードフレームの１個または複数個
のリードフィンガにコンデンサを設けることもできる。

【００２３】

【実施例】この発明の望ましい実施態様とその特長は、
図面を参照するとよく理解できる。各図面において、同
じ部品および対応する部品には同じ数字を用いる。

【００２４】図１と図２に、一般に１０で示すこの発明
のパッケージ化半導体装置の平面図と断面立面図をそれ
ぞれ示す。図１は、装置１０の内部要素を示すために蓋
１２を除いた図である。

【００２５】パッケージ化半導体装置１０は、中に中央
の凹所１６を持つセラミック・パッケージ１４と、凹所
１６の向かい合う両側に配設した１対の棚(ledge) １８
と２０を備える。各棚１８と２０の上には複数の導電結
合部２２を設ける。

【００２６】各結合部２２は外側のピン２４に電気的に
接続されており、ピン２４はセラミック・パッケージ１
４から突出して外部回路（図示せず）との接続に用いら
れる。

【００２７】セラミック・パッケージ１４内の凹所１６
の底には、一般に平らな受け面２６が延びている。セラ
ミック・パッケージ１４の凹所１６内の受け面２６に、
集積回路チップ２８を固着する。

【００２８】集積回路チップ２８は、銀含有のエポキシ
・ペースト（図示せず）で受け面２６に固着することが
望ましいが、他の接着手段を用いてもよい。

【００２９】図１および図２に示すこの発明の実施態様
では、集積回路チップ２８は大型のダイナミック・ラン
ダムアクセスメモリ（ＤＲＡＭ）回路、例えば１６メガ
ＤＲＡＭを含む。

【００３０】しかしこの発明のパッケージ化装置および
方法は、他の型の集積回路チップにも同様に適用可能で
ある。

【００３１】図１および図２に示すように、集積回路チ
ップ２８の作用面３２の縦の中心線３０に沿って、複数
の結合パッド３４を配設する。

【００３２】集積回路チップ２８の作用面３２に１対の
絶縁接着テープ片３６を接着し、結合パッド３４の各側
に絶縁接着テープ３６を１つずつ配設する。接着テープ
片３６の間隔を少し開けて、結合パッド３４を工作する
ことができるようにする。

【００３３】絶縁接着テープ片３６は、両面の熱硬化性
または熱可塑性の接着被覆ポリイミドフィルムを含むこ
とが望ましい。この型の絶縁接着テープは市販されてい
るが、カプトンやユピレックス(Upilex)などの支持テー
プの両面を接着剤で被覆して作ってもよい。

【００３４】絶縁接着テープ片３６の集積回路回路チッ
プ２８とは反対側にリードフレーム組立体３８を接着す
る。リードフレーム組立体３８は複数の導電リードフィ
ンガ４０と１対の導電性母線４２と４４を備える。例え
ば母線４２と４４は、それぞれ電力母線と接地母線でよ
い。

【００３５】リードフィンガ４０は、集積回路チップ２
８と、パッケージ化半導体装置１０を用いる装置の外部
回路との間の信号路として用いる。リードフレーム組立
体３８は合金４２を含むことが望ましく、穿孔またはエ
ッチングを行い、貴金属のスポットめっきを行ってよ
い。またはリードフレーム組立体３８は、完全焼きもど
しＣＤＡ合金１５１を含んでよい。

【００３６】第１の複数のワイヤボンド４６は、集積回
路チップ２８上の数個の結合パッド３４をリードフレー
ム組立体３８のリードフィンガ４０に電気的に接続し、
必要な信号経路を形成する。

【００３７】第２の複数のワイヤボンド４８は、他の結
合パッド３４を母線４２と４４に電気的に接続する。第
３の複数のワイヤボンド５０は、リードフィンガ４０を
セラミック・パッケージ１４上の結合部２２に電気的に
接続する。ワイヤボンド４６、４８、５０には、金かア
ルミニウム線を用いてよい。

【００３８】図３および図４に、一般に５２で示すパッ
ケージ化半導体装置の平面図と断面立面図をそれぞれ示
す。これは、この発明の第２の実施態様である。図３
は、装置５２の内部要素を示すために蓋５３を除いた図
てある。

【００３９】ある意味では、パッケージ化半導体装置５
２は、図１および図２に関して上に述べたパッケージ化
半導体装置１０に構造的に似ている。装置５２は中に中
央の凹所５６を持つセラミック・パッケージ５４を備え
る。凹所５６の周囲に棚５８を配設する。

【００４０】棚５８の上には複数の導電結合部６０を設
ける。各結合部は別々の外側のピン６２に電気的に接続
し、ピン６２はセラミック・パッケージ５４から突出し
て外部回路（図示せず）との接続に用いられる。

【００４１】セラミック・パッケージ５２内の凹所５６
の底には、一般に平らな受け面６４が延びている。集積
回路チップ６６は、銀含有のエポキシ・ペーストなどの
適当な接着剤で受け面６４に固着する。

【００４２】図３および図４に示すこの発明の実施態様
では、集積回路チップ６６は論理チップを含む。しかし
この発明のパッケージ化装置および方法は、電力および
／または接地への複数の共通接点を備える任意の集積回
路チップと共に用いることができる。

【００４３】集積回路チップ６６の作用面上に、複数の
結合パッド６８を配設する。また集積回路チップ６６の
作用面に、絶縁接着テープ片７０を接着する。

【００４４】絶縁接着テープ片７０の上面にリードフレ
ーム組立体７２を接着する。この実施態様では、リード
フレーム組立体７２は複数の導電母線７４、７６、７
８、８０を含む。

【００４５】例えば母線７４と７６は接地母線でよく、
母線７８と８０は電源母線でよい。リードフレーム組立
体７２は合金４２を含むことが望ましい。

【００４６】第１の複数のワイヤボンド８２は、集積回
路チップ６６上の数個の結合パッド６８を接地母線７４
と７６に電気的に接続する。第２の複数のワイヤボンド
８４は、他の結合パッド６８を電源母線７８と８０に電
気的に接続する。

【００４７】第３の複数のワイヤボンド８６は、母線７
４、７６、７８、８０をセラミック・パッケージ５４上
の結合部６０に電気的に接続する。第４の複数のワイヤ
ボンド８８は、セラミック・パッケージ５４上の他の結
合部６０をチップ６６上の選択された結合パッド６８に
電気的に接続する。ワイヤボンド８２、８４、８６、８
８には、金かアルミニウム線を用いてよい。

【００４８】この発明の半導体装置１０と５２をパッケ
ージ化する方法は本質的に同じであり、従って半導体装
置１０だけに関連して説明する。

【００４９】まず接続する集積回路チップのウエーハを
作る。次にウエーハからダイシング・ソーによって、個
々の集積回路チップ２８を普通の方法で切り離す。集積
回路チップ２８を、銀含有のエポキシ・ペーストでセラ
ミック・パッケージ１４の凹所１６内に取り付ける。

【００５０】別の並行した工程でリードフレーム組立体
３８を作り、また絶縁接着テープ片３６を並べてこれに
固着する。最初に作ったときは、リードフレーム３８は
リードフィンガ４０の外端に過剰の接続リード材料を含
んでいるこに注目されたい。

【００５１】この過剰のリードフレーム材料は、リード
フレーム組立体３８を接着テープ片３６に接着するま
で、個々のリードフィンガ４０を保持し正しく並べるた
めのものである。

【００５２】リードフレーム組立体３８を接着テープ片
３６に接着した後、過剰のリードフレーム材料を除去
し、図１に示すリードフィンガ４０と母線４２、４４の
部分だけを残す。

【００５３】半導体装置１０をパッケージ化する方法の
次の段階は、接着テープ片３６のリードフレーム組立体
３８とは反対側を集積回路チップ２８の作用面３２に接
着することである。この段階において、リードフィンガ
４０と電力母線４２と接地母線４４を、集積回路チップ
２８上に設置する。

【００５４】次にこの副組立体を炉で硬化して、完全に
接着剤に架橋する。次にワイヤボンド４６、４８、５０
を、結合パッド３４からリードフィンガ４０へ、結合パ
ッド３４から母線４２と４４へ、リードフィンガ４０か
らセラミック・パッケージ１４上の結合部２２へ、それ
ぞれ接続する。

【００５５】高速の熱音波(thermosonic) 金球ワイヤボ
ンディングを用いることが望ましい。次に蓋１２をセラ
ミック・パッケージ１４の周囲表面に取り付けて、パッ
ケージ化半導体装置１０を密封する。蓋１２をセラミッ
ク・パッケージ１４に密封するには接着剤かテープを用
いてよい。

【００５６】外側のピン２４の外端に付着している過剰
の材料を除去すれば、パッケージ化半導体装置１０は、
刻印、検査、試験、焼き付け(burn-in) を、必要に応じ
て行うことができる。

【００５７】半導体装置１０をパッケージ化する別の、
同等に採用可能な方法は、集積回路チップ２８をセラミ
ック・パッケージに取り付ける前に、リードフレーム組
立体３８を絶縁接着テープ３６で集積回路チップ２８に
接着することである。

【００５８】この発明の半導体装置は、セラミック・パ
ッケージ内でリードオンチップ技術の上述の特長を持
つ。リードフレームに電力母線と接地母線を設けること
により、大型で複雑なチップの母線抵抗およびインダク
タンスは妥当な値に減少する。

【００５９】集積回路チップからリードフレーム母線向
けに複数のワイヤボンドを設けることができるので、抵
抗とインダクタンスは更に減少する。母線へ複数のワイ
ヤボンドを接続するので、パッケージのピン数を減らす
ことができる。

【００６０】リードフレームに母線を設けるとチップ内
に第３金属層を設ける必要がなくなるので、チップの製
造が簡単になる。チップ取付けのリードフレームによ
り、チップからの熱の拡散と放散がよくなる。最後にこ
の発明のパッケージ化装置と方法により、チップ取付け
リードフレームの１個または複数個のリードフィンガに
コンデンサを設けることができる。

【００６１】以上の説明により、この発明とその多くの
特長を理解することができる。またこの発明と特長につ
いて詳細に説明したが、特許請求の範囲に定義したこの
発明の精神と範囲から逸れることなく、またはその具体
的な特長を全く損なうことなく、方法や手順や詳細につ
いて各種の変更、代替、変形を行うことができる。ここ
に述べた形式は、望ましい、または例示の実施態様に過
ぎない。

【００６２】以上の説明に関して更に以下の項を開示す
る。 （１） 上側に受け面と、外側に突出する複数の導電ピ
ンを備えるセラミック・パッケージと、前記セラミック
・パッケージの受け面に近接して配設した集積回路チッ
プと、前記集積回路チップに近接して配設した、複数の
導電リードを含むリードフレーム組立体と、前記集積回
路チップを前記リードフレーム組立体の導電リードに電
気的に接続する結合線と、前記リードフレーム組立体の
導電リードを前記セラミック・パッケージのピンに電気
的に接続する結合線と、を備えるパッケージ化半導体装
置。 （２） 前記リードフレーム組立体を前記集積回路チッ
プに固定する装置を更に含む、第１項記載の装置。 （３） 前記リードフレーム組立体を前記集積回路チッ
プに固定する前記装置は、前記リードフレーム組立体と
前記集積回路チップとの間に配設した絶縁接着テープの
少なくとも１つの片を備える、第２項記載の装置。 （４） 前記絶縁接着テープ片は、両面の熱硬化性接着
被覆ポリイミドフィルムを含む、第３項記載の装置。

【００６３】（５） 前記絶縁接着テープ片は、両面の
熱可塑性接着被覆ポリイミドフィルムを含む、第３項記
載の装置。 （６） 前記集積回路チップを前記セラミック・パッケ
ージの受け面に固定するための装置を更に含む、第１項
記載の装置。 （７） 前記集積回路チップを前記セラミック・パッケ
ージの受け面に固定する前記装置は、前記集積回路チッ
プと前記受け面との間に配設したエポキシ・ペーストを
含む、第６項記載の装置。 （８） 前記集積回路チップは、上側に複数の結合パッ
ドを備える作用面を持ち、前記集積回路チップの各部を
前記リードフレームの導電リードに電気的に接続するた
めの結合線は、前記結合パッドを前記リードフレーム組
立体の前記導電リードに接続するワイヤボンドを含む、
第１項記載の装置。 （９） 前記セラミック・パッケージの前記ピンは、前
記セラミック・パッケージ上の各結合部に電気的に接続
し、前記リードフレームの前記導電リードを前記ピンに
電気的に接続する結合線は、前記導電リードを各結合部
に接続するワイヤボンドを含む、第１項記載の装置。

【００６４】（１０） 前記ワイヤボンドは金線を含
む、第８項記載の装置。 （１１） 前記ワイヤボンドはアルミニウム線を含む、
第８項記載の装置。 （１２） 前記ワイヤボンドは金線を含む、第９項記載
の装置。 （１３） 前記ワイヤボンドはアルミニウム線を含む、
第９項記載の装置。 （１４） 前記セラミック・パッケージの受け面は前記
セラミック・パッケージ内の凹所にあり、前記結合部を
前記凹所に近接する前記セラミック・パッケージの表面
上に配設した、第９項記載の装置。

【００６５】（１５） 前記セラミック・パッケージは
前記凹所の向かい合う両側に配設した１対の棚を備え、
前記結合部は前記棚の表面上に配設した、第９項記載の
装置。 （１６） 前記集積回路チップはダイナミック・ランダ
ムアクセスメモリ（ＤＲＡＭ）を含む、第１項記載の装
置。 （１７） 前記集積回路チップは論理チップを含む、第
１項記載の装置。 （１８） 前記リードフレーム組立体は、前記集積回路
チップの長さ方向に実質的に延びる少なくとも１本の電
力母線を含む、第１項記載の装置。 （１９） 前記リードフレーム組立体は、前記集積回路
チップの長さ方向に実質的に延びる少なくとも１本の接
地母線を含む、第１項記載の装置。

【００６６】（２０） 前記リードフレーム組立体の導
電リードは合金４２を含む、第１項記載の装置。 （２１） 中に凹所と、前記凹所の向かい合う両側に配
設した１対の棚を備えるセラミック・パッケージと、前
記セラミック・パッケージの前記棚上に配設した複数の
結合部と、各結合部に電気的に接続し、前記セラミック
・パッケージから突出する複数のピンと、前記セラミッ
ク・パッケージの凹所内に配設した集積回路チップであ
って、前記チップの中心線に沿って配設した複数の結合
パッドを備える作用面を持つチップと、第１側および第
２側を持つ１対の絶縁接着テープ片であって、前記第１
側は前記集積回路チップの作用面に向かって配設し、テ
ープの各片を前記複数の結合パッドの向かい合う側に配
設したものと、前記接着テープ片の第２側に向かって配
設した複数の導電リードを含むリードフレーム組立体で
あって、前記リードは前記集積回路チップの長さ方向に
実質的に沿って前記複数の結合パッドに実質的に平行に
延びる少なくとも１本の電力母線を含むものと、前記結
合パッドを前記リードフレーム組立体の各導電リードに
電気的に接続する第１の複数のワイヤボンドと、前記リ
ードフレーム組立体の導電リードを前記セラミック・パ
ッケージ上の各結合部に電気的に接続する第２の複数の
ワイヤボンドと、を備えるパッケージ化半導体装置。

【００６７】（２２） 前記集積回路チップはダイナミ
ック・ランダムアクセスメモリ（ＤＲＡＭ）を含む、第
２１項記載の装置。 （２３） 前記絶縁接着テープ片は、両面の熱硬化性接
着被覆ポリイミドフィルムを含む、第２１項記載の装
置。 （２４） 前記絶縁接着テープ片は、両面の熱可塑性接
着被覆ポリイミドフィルムを含む、第２１項記載の装
置。 （２５） 前記リードフレーム組立体は、前記集積回路
チップの長さ方向に実質的に延びる少なくとも１本の接
地母線を更に含む、第２１項記載の装置。 （２６） 前記リードフレーム組立体の導電リードは合
金４２を含む、第２１項記載の装置。

【００６８】（２７） 前記ワイヤボンドは金線を含
む、第２１項記載の装置。 （２８） 前記ワイヤボンドはアルミニウム線を含む、
第２１項記載の装置。 （２９） 半導体装置をパッケージ化する方法であっ
て、集積回路チップをセラミック・パッケージの受け面
に取り付け、複数の導電リードを含むリードフレーム組
立体を前記集積回路チップの作用面に取り付け、前記集
積回路チップの作用面上の結合パッドから前記リードフ
レーム組立体の各導電リードへワイヤボンドを取り付
け、前記リードフレーム組立体の導電リードから前記セ
ラミック・パッケージ上の各結合パッドへワイヤボンド
を取り付け、前記集積回路チップ、リードフレーム組立
体、ワイヤボンドを封入するために前記セラミック・パ
ッケージに蓋を取り付ける、段階を含む方法。

【００６９】（３０） 前記リードフレーム組立体を前
記集積回路チップに取り付ける段階は、絶縁接着テープ
を前記リードフレーム組立体に取り付け、前記絶縁接着
テープを前記集積回路チップに取り付ける、段階を含
む、第２９項記載の方法。 （３１） 前記リードフレーム組立体から過剰の材料を
切りとって前記導電リードを互いに分離する段階を更に
含む、第３０項記載の方法。

【００７０】（３２） リードオンチップ（ＬＯＣ）技
術を用いたセラミック・パッケージ化半導体装置（１
０）を提供する。セラミック・パッケージ（１４）の凹
所（１６）内に集積回路チップ（２８）を配設する。複
数の導電リードフィンガ（４０）と母線（４２，４４）
を含むリードフレーム組立体（３８）を、絶縁接着テー
プ片（３６）によって集積回路チップ（２８）の作用面
（３２）に接着する。ワイヤボンド（４６，４８）は、
集積回路チップ（２８）上の結合パッド（３４）をリー
ドフレーム組立体（３８）のリードフィンガ（４６）と
母線（４２，４４）に電気的に接続する。別のワイヤボ
ンド（５０）は、リードフィンガ（４０）をセラミック
・パッケージ（１４）上の結合部（５０）に電気的に接
続する。蓋（１２）は全パッケージ（１０）を密封す
る。

【図面の簡単な説明】

この発明とその特長を完全に理解するために、以下の図
面と関連して詳細な説明を参照されたい。

【図１】パッケージの蓋を除いて内部の要素を示した、
この発明のパッケージ化半導体装置の平面図。

【図２】図１のパッケージ化半導体装置の、図１の２−
２線に沿う断面立面図。

【図３】パッケージの蓋を除いて内部の要素を示した、
この発明の別の実施態様のパッケージ化半導体装置の平
面図。

【図４】図３のパッケージ化半導体装置の、図３の４−
４線に沿う断面立面図。

【符号の説明】

１０ パッケージ化半導体装置 １２ パッケージの蓋 １４ セラミック・パッケージ １６ セラミック・パッケージの凹所 １８，２０ セラミック・パッケージの棚 ２２ 結合部 ２４ ピン ２６ 受け面 ２８ 集積回路チップ ３０ 集積回路チップの中心線 ３２ 集積回路チップの作用面 ３４ 結合パッド ３６ 絶縁接着テープ片 ３８ リードフレーム組立体 ４０ リードフィンガ ４２，４４ 母線 ４６，４８，５０ ワイヤボンド ５２ パッケージ化半導体装置 ５３ パッケージの蓋 ５４ セラミック・パッケージ ５６ セラミック・パッケージの凹所 ５８ セラミック・パッケージの棚 ６０ 結合部 ６２ ピン ６４ 受け面 ６６ 集積回路チップ ６８ 結合パッド ７０ 絶縁接着テープ ７２ リードフレーム組立体 ７４，７６，７８，８０ 母線 ８２，８４，８６，８８ ワイヤボンド

Claims (2)

【特許請求の範囲】
1. 【請求項１】 上側に受け面と、外側に突出する複数の
   導電ピンを備えるセラミック・パッケージと、 前記セラミック・パッケージの受け面に近接して配設し
   た集積回路チップと、 前記集積回路チップに近接して配設した、複数の導電リ
   ードを含むリードフレーム組立体と、 前記集積回路チップを前記リードフレーム組立体の導電
   リードに電気的に接続する結合線と、 前記リードフレーム組立体の導電リードを前記セラミッ
   ク・パッケージのピンに電気的に接続する結合線と、 を備えるパッケージ化半導体装置。
2. 【請求項２】 半導体装置をパッケージ化する方法であ
   って、 集積回路チップをセラミック・パッケージの受け面に取
   り付け、 複数の導電リードを含むリードフレーム組立体を前記集
   積回路チップの作用面に取り付け、 前記集積回路チップの作用面上の結合パッドから前記リ
   ードフレーム組立体の各導電リードへワイヤボンドを取
   り付け、 前記リードフレーム組立体の導電リードから前記セラミ
   ック・パッケージ上の各結合パッドへワイヤボンドを取
   り付け、 前記集積回路チップ、リードフレーム組立体、ワイヤボ
   ンドを封入するために前記セラミック・パッケージに蓋
   を取り付ける、 段階を含む方法。