JPH03220761A - 半導体装置 - Google Patents
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- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、プラスチックモールド型であってパッケージ
内部に配線基板を有し入出力端子数の多い半導体素子を
搭載するための半導体装置に関するものである。
内部に配線基板を有し入出力端子数の多い半導体素子を
搭載するための半導体装置に関するものである。
半導体集積回路素子を収容するパッケージは大別すると
３種類ある。 ■樹脂封止型パッケージ ■ガラスーセラミック封止型パッケージ■多層セラミッ
ク積層パッケージ ■はセラミック基板の上にセラミック枠板を何枚も積層
したものである。セラミック板の上にメタライズ配線が
設けられ、この配線の外端にリードフレームをろうづけ
する。気密性、放熱性に優れる。しかし高価である。■
はセラミック基板とセラミック蓋の間に低融点ガラスで
リードフレームをはさんで固着したものである。これも
なお高価である。 ■は全体をプラスチックで封止するもので最も安価で最
も広く用いられている。本発明は■のカテゴリーに属す
る改良である。特に入出力のピン数の多い半導体素子の
パッケージに関する。 従来の技術として例えば日経エレクトロニクス（１９８
９年８月２１日号（Ｐ、１７７ ’） ）に示されるよ
うなものがある。 これは封止プラスチックとリードフレームを有するマル
チチップモジュールである。配線基板としてフレキシブ
ルプリント基板やセラミックシートの基板を用いる。リ
ードフレームとしては中央に矩形平板（アイランドとい
う）を有するものを用いる。配線基板をリードフレーム
の中央部アイランドに接着剤にて貼り付ける。そして配
線基板上に半導体チップや受動素子を搭載し、半導体チ
ップや受動素子の電極部と配線基板の配線パターンの電
極部をワイヤで接続する。その後、配線基板の外縁部の
電極部とリードフレームの内端とを金或はＡＩワイヤで
結線する。 これは樹脂封止型のパッケージであるが複数の素子を搭
載できる。内部に配線基板がありこれによって複数の素
子を物理的に支持し、相互の配線によって結び付けるこ
とができる。 もっとも簡単な樹脂封止型のパッケージは支持部材の上
に半導体チップが載っておりチップの外縁の電極部とリ
ードフレームの内端をワイヤで接続するものである。上
記のものはこれに比べると、半導体チップなどの電極と
配線基板の電極部を接続する工程が増える。 このようにワイヤボンディングを多用するものはなおリ
ードフレームと半導体素子の電極を接続するものとして
主流をなしている。 しかしピン数が多くなってくるとＴＡＢ方式が有利だと
されている。これはフィルムキャリアを用いており接着
によってピンと配線を接続する。 多ピン化に対してＴＡＢ方式は有利な面もあるが、巨額
の設備投資が必要だという難点がある。 ワイヤボンディング方式の方がコスト、運用面でなお有
利ということも少なくない。
３種類ある。 ■樹脂封止型パッケージ ■ガラスーセラミック封止型パッケージ■多層セラミッ
ク積層パッケージ ■はセラミック基板の上にセラミック枠板を何枚も積層
したものである。セラミック板の上にメタライズ配線が
設けられ、この配線の外端にリードフレームをろうづけ
する。気密性、放熱性に優れる。しかし高価である。■
はセラミック基板とセラミック蓋の間に低融点ガラスで
リードフレームをはさんで固着したものである。これも
なお高価である。 ■は全体をプラスチックで封止するもので最も安価で最
も広く用いられている。本発明は■のカテゴリーに属す
る改良である。特に入出力のピン数の多い半導体素子の
パッケージに関する。 従来の技術として例えば日経エレクトロニクス（１９８
９年８月２１日号（Ｐ、１７７ ’） ）に示されるよ
うなものがある。 これは封止プラスチックとリードフレームを有するマル
チチップモジュールである。配線基板としてフレキシブ
ルプリント基板やセラミックシートの基板を用いる。リ
ードフレームとしては中央に矩形平板（アイランドとい
う）を有するものを用いる。配線基板をリードフレーム
の中央部アイランドに接着剤にて貼り付ける。そして配
線基板上に半導体チップや受動素子を搭載し、半導体チ
ップや受動素子の電極部と配線基板の配線パターンの電
極部をワイヤで接続する。その後、配線基板の外縁部の
電極部とリードフレームの内端とを金或はＡＩワイヤで
結線する。 これは樹脂封止型のパッケージであるが複数の素子を搭
載できる。内部に配線基板がありこれによって複数の素
子を物理的に支持し、相互の配線によって結び付けるこ
とができる。 もっとも簡単な樹脂封止型のパッケージは支持部材の上
に半導体チップが載っておりチップの外縁の電極部とリ
ードフレームの内端をワイヤで接続するものである。上
記のものはこれに比べると、半導体チップなどの電極と
配線基板の電極部を接続する工程が増える。 このようにワイヤボンディングを多用するものはなおリ
ードフレームと半導体素子の電極を接続するものとして
主流をなしている。 しかしピン数が多くなってくるとＴＡＢ方式が有利だと
されている。これはフィルムキャリアを用いており接着
によってピンと配線を接続する。 多ピン化に対してＴＡＢ方式は有利な面もあるが、巨額
の設備投資が必要だという難点がある。 ワイヤボンディング方式の方がコスト、運用面でなお有
利ということも少なくない。
従来のこの種の装置は、第２図に示すような構造を持っ
ている。これはパッケージ内部の配線基板に複数素子を
搭載できるので高密度の機能化が比較的簡単に図れる。 第２図においてリードフレーム１は中央に矩形状のアイ
ランド部２１を有する。リード部とアイランド部２１と
はもともと一体であるが、封止用プラスチック２に固定
した後吊りリード部を切り両者を切り離す。 アイランド部２１の上には接着剤１７によって配線基板
３が接着されている。この上にひとつまたは複数の半導
体チップ４や受動素子５が実装される。 配線基板の配線部の電極と半導体チップや受動素子の電
極とは金、ＡＩなどの結線ワイヤ６で接続される。配線
基板の配線の外端部とリードフレームの内端とは同じく
結線ワイヤ２６で接続されている。 これは通常の樹脂封止型パッケージに比べると単一の半
導体素子が、配線基板によって置換されたような構造に
なっている。 高密度化に好適な構造である。設計の自由度も高く柔軟
性に富んでいる。しかし反面、ワイヤボ５− ンデイングを多用するので時間が掛かり製造コストが高
くなる。とくに実装すべき素子の数や入出力端子数が多
いとワイヤボンディングの回数がふえてコストの上昇が
甚だしくなる。 樹脂封止型パッケージであって、配線基板の上に半導体
素子を搭載し配線の終端部を異方性プラスチックによっ
てリードフレームと接着したものは既に本発明者によっ
て創案されている（特願平１−２２２３４３ Ｈｌ、８
．２９）。これは配線とリードフレームをワイヤボンデ
ィングする必要がなく工程を削減できる。しかし異方性
プラスチックを使うので隣接するリードフレーム間での
干渉や短絡を避けるために注意しなければならない。し
かもリードフレームと配線の間の抵抗が大きくなること
もありどのような場合にも適用できるというわけではな
い。 上記の難点を克服し、樹脂封止型であって入出力端子数
が多いか或は多数の素子を搭載するためリードフレーム
の数が多くしかも接続をワイヤボンディングで行うパッ
ケージの製造コストを低減６− することが本発明の目的である。
ている。これはパッケージ内部の配線基板に複数素子を
搭載できるので高密度の機能化が比較的簡単に図れる。 第２図においてリードフレーム１は中央に矩形状のアイ
ランド部２１を有する。リード部とアイランド部２１と
はもともと一体であるが、封止用プラスチック２に固定
した後吊りリード部を切り両者を切り離す。 アイランド部２１の上には接着剤１７によって配線基板
３が接着されている。この上にひとつまたは複数の半導
体チップ４や受動素子５が実装される。 配線基板の配線部の電極と半導体チップや受動素子の電
極とは金、ＡＩなどの結線ワイヤ６で接続される。配線
基板の配線の外端部とリードフレームの内端とは同じく
結線ワイヤ２６で接続されている。 これは通常の樹脂封止型パッケージに比べると単一の半
導体素子が、配線基板によって置換されたような構造に
なっている。 高密度化に好適な構造である。設計の自由度も高く柔軟
性に富んでいる。しかし反面、ワイヤボ５− ンデイングを多用するので時間が掛かり製造コストが高
くなる。とくに実装すべき素子の数や入出力端子数が多
いとワイヤボンディングの回数がふえてコストの上昇が
甚だしくなる。 樹脂封止型パッケージであって、配線基板の上に半導体
素子を搭載し配線の終端部を異方性プラスチックによっ
てリードフレームと接着したものは既に本発明者によっ
て創案されている（特願平１−２２２３４３ Ｈｌ、８
．２９）。これは配線とリードフレームをワイヤボンデ
ィングする必要がなく工程を削減できる。しかし異方性
プラスチックを使うので隣接するリードフレーム間での
干渉や短絡を避けるために注意しなければならない。し
かもリードフレームと配線の間の抵抗が大きくなること
もありどのような場合にも適用できるというわけではな
い。 上記の難点を克服し、樹脂封止型であって入出力端子数
が多いか或は多数の素子を搭載するためリードフレーム
の数が多くしかも接続をワイヤボンディングで行うパッ
ケージの製造コストを低減６− することが本発明の目的である。
本発明の半導体装置は、
複数本のリードフレームと、単一又は複数の半導体素子
或は半導体素子と単一または複数の受動素子を搭載しこ
れらの素子の電極間および外部のリードフレームとを電
気的に接続するための金属配線を」二面に設けた薄膜積
層配線と、前記薄膜積層配線を支持するための配線基板
と、前記の素子と配線基板とリードフレームの一部を被
覆する封止用プラスチックと、各半導体素子或は受動素
子と金属配線とを接続するボンイデイングワイヤとを含
み、金属配線の外部弓山部電極部とリードフレームの内
端部とが直接熱圧着あるいはハンダを介して圧着されて
いる事を特徴とするものである。 つまりリードフレームの内端と配線の終端部がワイヤボ
ンディングされているのではなく、直接に或はハンダを
介して接続されたところが特徴点である。 前記の特願平１−２２２３４３に比べて異方性プラスチ
ックを使わずに接続するところが違う。 図面によって説明する。 第１図は本発明の具体例を示す断面図である。 １は多数のピン部よりなるリードフレームである。この
リードフレームは中央のアイランド部を欠いている。 中央下方の配線基板１１はもともと矩形状の孤立した金
属板を利用しても良い。また別のリードフレームのアイ
ランド部を利用しても良い。またセラミック板でもよい
。材質は任意である。 配線基板１１は薄膜積層配線１３を支持するものである
。 ２は封止用プラスチックである。 １３はＰＶＤ法やＣＶＤ法で気相成長、堆積された薄膜
積層配線である。薄膜積層配線１３は、配線基板１１の
上の絶縁層１４と配線パターン１５よりなる。薄膜積層
配線１３はその上に複数または単数の半導体チップ４、
またはこれらと複数あるいは単数の受動素子５を搭載す
る。 薄膜積層配線１３の配線パターン１５は、これらの素子
の電極間を接続しさらにこれら素子と外部のリードフレ
ーム１とを接続するためのものである。外部のリードフ
レーム１に接続する部分は矩形状の配線領域の周縁にあ
る。この部分を外部引出電極部１６という。 半導体チップ４や受動素子５の電極部と配線パターンの
電極部とはワイヤボンディングによって接続する。この
点は第２図のものと同じである。 リードフレーム１の内端（インナ一部）は、薄膜積層配
線１３の外部引出電極部１６上に直接熱圧着あるいはハ
ンダを使って接続しである。 本方法により、基板配線−リードフレームのＡｕ線或は
Ａｌ線による結線を省略できる。つまり時間のかかるワ
イヤボンディング作業を大幅に削減できる。 また異方性プラスチック等による接着作業も不必要であ
る。また圧着するので接続が完全で接触抵抗も低い。
或は半導体素子と単一または複数の受動素子を搭載しこ
れらの素子の電極間および外部のリードフレームとを電
気的に接続するための金属配線を」二面に設けた薄膜積
層配線と、前記薄膜積層配線を支持するための配線基板
と、前記の素子と配線基板とリードフレームの一部を被
覆する封止用プラスチックと、各半導体素子或は受動素
子と金属配線とを接続するボンイデイングワイヤとを含
み、金属配線の外部弓山部電極部とリードフレームの内
端部とが直接熱圧着あるいはハンダを介して圧着されて
いる事を特徴とするものである。 つまりリードフレームの内端と配線の終端部がワイヤボ
ンディングされているのではなく、直接に或はハンダを
介して接続されたところが特徴点である。 前記の特願平１−２２２３４３に比べて異方性プラスチ
ックを使わずに接続するところが違う。 図面によって説明する。 第１図は本発明の具体例を示す断面図である。 １は多数のピン部よりなるリードフレームである。この
リードフレームは中央のアイランド部を欠いている。 中央下方の配線基板１１はもともと矩形状の孤立した金
属板を利用しても良い。また別のリードフレームのアイ
ランド部を利用しても良い。またセラミック板でもよい
。材質は任意である。 配線基板１１は薄膜積層配線１３を支持するものである
。 ２は封止用プラスチックである。 １３はＰＶＤ法やＣＶＤ法で気相成長、堆積された薄膜
積層配線である。薄膜積層配線１３は、配線基板１１の
上の絶縁層１４と配線パターン１５よりなる。薄膜積層
配線１３はその上に複数または単数の半導体チップ４、
またはこれらと複数あるいは単数の受動素子５を搭載す
る。 薄膜積層配線１３の配線パターン１５は、これらの素子
の電極間を接続しさらにこれら素子と外部のリードフレ
ーム１とを接続するためのものである。外部のリードフ
レーム１に接続する部分は矩形状の配線領域の周縁にあ
る。この部分を外部引出電極部１６という。 半導体チップ４や受動素子５の電極部と配線パターンの
電極部とはワイヤボンディングによって接続する。この
点は第２図のものと同じである。 リードフレーム１の内端（インナ一部）は、薄膜積層配
線１３の外部引出電極部１６上に直接熱圧着あるいはハ
ンダを使って接続しである。 本方法により、基板配線−リードフレームのＡｕ線或は
Ａｌ線による結線を省略できる。つまり時間のかかるワ
イヤボンディング作業を大幅に削減できる。 また異方性プラスチック等による接着作業も不必要であ
る。また圧着するので接続が完全で接触抵抗も低い。
９−
本発明によれば、半導体装置の組立て時に於いて、外部
引出電極部１６とリードフレームの内端とを直接接続す
るので、これ等をワイヤボンディングする必要がない。 リードフレームのピン数分ワイヤボンディングの結線数
を省略し得るので、能率化が図れる。これによりコスト
低減に大きく寄与する。 これは、４方向にリードが伸びたフラットパッケージ等
多ピン構造のもの程効果が大きい。 また従来２０〜３０μｍ径の金属細線で結線されていた
ものが、１００〜５００μ程度の巾を有するリードフレ
ームインナ一部で面圧管されている構造となっているの
で、剛性が大きく、電気的抵抗も小さい。従ってより高
い信頼性が期待できる。
引出電極部１６とリードフレームの内端とを直接接続す
るので、これ等をワイヤボンディングする必要がない。 リードフレームのピン数分ワイヤボンディングの結線数
を省略し得るので、能率化が図れる。これによりコスト
低減に大きく寄与する。 これは、４方向にリードが伸びたフラットパッケージ等
多ピン構造のもの程効果が大きい。 また従来２０〜３０μｍ径の金属細線で結線されていた
ものが、１００〜５００μ程度の巾を有するリードフレ
ームインナ一部で面圧管されている構造となっているの
で、剛性が大きく、電気的抵抗も小さい。従ってより高
い信頼性が期待できる。
実１Ｌ例」：
パッケージ寸法Ｂ、５ Ｘ ２９．７ｍｍ１パッケージ
高さ３．９ｍｍ Ｎ リードピッチ２．５４ｍｍのプ
ラスチック製２４ピンデュアルインラインパッケージ（
Ｄ Ｉ Ｐ）のマルチチップモジュールを作製した。 １０− 配線基板に中４．５ｍｍ １長さ１８ｍｍの厚膜回路付
きアルミナシートをリードフレーム中央部にポリイミド
接着剤で貼り付けたものを用いた。 この基板にＩＣチップを３個搭載した。配線基板にこれ
らＩＣをφ３０μｍの金線で結線するのに全部で４８本
不要た。 当初第２図の構造（従来例）をとったところリードフレ
ームのインナ一部と配線基板上の外部引出電極部を結線
するのに２４本のワイヤを要し、計７２本の金線による
結線が必要であった。 同様の回路構成で、リードフレームのインナー部を基板
側に延長し、回路基板上のＡｕ厚厚膜外部出出電極上３
．５％Ａｇ−９Ｂ、５％Ｓｎのハンダを印刷して、リー
ドフレームのインナ一部を熱圧着した。 この時、上記ハンダの溶融温度は、２２１′Ｃであった
。 本発明に従って、この基板上に同じくＩＣチップを搭載
し、金結線したところ基板回路内の４８本のみで済んだ
。即ち、金線結線に要する時間は４８７７２〜２／３で
済み、高能率化に寄与した。 こうして作製したマルチチップモジュールを環境温度１
２５°Ｃの長期通電試験を行った所、１０００時間後の
各ＩＣの電流−電圧特性に特に異常は見られず、不良率
は０％であった。 菟艶ｌ− パッケージ寸法２８ｍｍ口、リードフレーム厚０．１５
ｍ１１ リードピッチ０．５ｍｍ １インナーリード
の先端幅平均０．１Ｂｍｍ１インナーリード先端平均０
．２ｍｍのプラスチック製２０８ビン クワドフラット
パッケージ（ＱＦＰ）のマルチチップモジュールを作製
した。第３図、第４図に示す。 ２０ｍｍ口のリードフレームアイランド２１全面にＰＶ
Ｄ法にてＡ１゜０３薄膜を１０μｍ厚で形成し、これを
絶縁基板７とした。同じ＜ＰＶＤ法にて５Ｂｍ程度のＡ
Ｉ薄膜配線を絶縁基板７の上に形成してチップ−リード
フレーム間の中継配線８とした。 ここで薄膜積層基板を用いたのは、厚さ２ｍｍのパッケ
ージ内に無理なく収容するためである。 Ａ１中継配線８の外部引出電極部１６と熱圧着されるリ
ードフレームのインナ一部は、同じ＜ＰＶＤ法にてＡ！
薄膜を形成しである。熱圧着時にはハンダを用いず、５
００°Ｃ１２０ｋｇ／ａｍ２程度で直接圧着した。 これに７ｍｌｌ１口の大きさで、電極パッドが９０μｍ
口それらの間のスペースが４０μｍである高１１０ＩＣ
を搭載した。ＩＣの電極パッドと中継配線８とはワイヤ
ボンディングによって接続する。 第２図の構造であれば金結線（ワイヤボンディング）数
は４１Ｂである。本発明の構造であれば２０８である。 本発明により、この高１１０半導体チップのモジュール
において、金線結線に要する時間は２０８／４１８〜１
／２に減少する。 この例のように直接熱圧着すればハンダ塗付の位置合わ
せ作業が不要になる。 また実施例Ｉと同じ長期高温通電試験をした所特に問題
はなかった。
高さ３．９ｍｍ Ｎ リードピッチ２．５４ｍｍのプ
ラスチック製２４ピンデュアルインラインパッケージ（
Ｄ Ｉ Ｐ）のマルチチップモジュールを作製した。 １０− 配線基板に中４．５ｍｍ １長さ１８ｍｍの厚膜回路付
きアルミナシートをリードフレーム中央部にポリイミド
接着剤で貼り付けたものを用いた。 この基板にＩＣチップを３個搭載した。配線基板にこれ
らＩＣをφ３０μｍの金線で結線するのに全部で４８本
不要た。 当初第２図の構造（従来例）をとったところリードフレ
ームのインナ一部と配線基板上の外部引出電極部を結線
するのに２４本のワイヤを要し、計７２本の金線による
結線が必要であった。 同様の回路構成で、リードフレームのインナー部を基板
側に延長し、回路基板上のＡｕ厚厚膜外部出出電極上３
．５％Ａｇ−９Ｂ、５％Ｓｎのハンダを印刷して、リー
ドフレームのインナ一部を熱圧着した。 この時、上記ハンダの溶融温度は、２２１′Ｃであった
。 本発明に従って、この基板上に同じくＩＣチップを搭載
し、金結線したところ基板回路内の４８本のみで済んだ
。即ち、金線結線に要する時間は４８７７２〜２／３で
済み、高能率化に寄与した。 こうして作製したマルチチップモジュールを環境温度１
２５°Ｃの長期通電試験を行った所、１０００時間後の
各ＩＣの電流−電圧特性に特に異常は見られず、不良率
は０％であった。 菟艶ｌ− パッケージ寸法２８ｍｍ口、リードフレーム厚０．１５
ｍ１１ リードピッチ０．５ｍｍ １インナーリード
の先端幅平均０．１Ｂｍｍ１インナーリード先端平均０
．２ｍｍのプラスチック製２０８ビン クワドフラット
パッケージ（ＱＦＰ）のマルチチップモジュールを作製
した。第３図、第４図に示す。 ２０ｍｍ口のリードフレームアイランド２１全面にＰＶ
Ｄ法にてＡ１゜０３薄膜を１０μｍ厚で形成し、これを
絶縁基板７とした。同じ＜ＰＶＤ法にて５Ｂｍ程度のＡ
Ｉ薄膜配線を絶縁基板７の上に形成してチップ−リード
フレーム間の中継配線８とした。 ここで薄膜積層基板を用いたのは、厚さ２ｍｍのパッケ
ージ内に無理なく収容するためである。 Ａ１中継配線８の外部引出電極部１６と熱圧着されるリ
ードフレームのインナ一部は、同じ＜ＰＶＤ法にてＡ！
薄膜を形成しである。熱圧着時にはハンダを用いず、５
００°Ｃ１２０ｋｇ／ａｍ２程度で直接圧着した。 これに７ｍｌｌ１口の大きさで、電極パッドが９０μｍ
口それらの間のスペースが４０μｍである高１１０ＩＣ
を搭載した。ＩＣの電極パッドと中継配線８とはワイヤ
ボンディングによって接続する。 第２図の構造であれば金結線（ワイヤボンディング）数
は４１Ｂである。本発明の構造であれば２０８である。 本発明により、この高１１０半導体チップのモジュール
において、金線結線に要する時間は２０８／４１８〜１
／２に減少する。 この例のように直接熱圧着すればハンダ塗付の位置合わ
せ作業が不要になる。 また実施例Ｉと同じ長期高温通電試験をした所特に問題
はなかった。
本発明によれば、基板配線上電極とリードフレームイン
ナ一部との金属細線による結線が不要で１３− あるから特に複数ＩＣ搭載、多ピンのマルチチップモジ
ュールなどの分野で利用すれば能率的でコスト低減が可
能となる効果がある。
ナ一部との金属細線による結線が不要で１３− あるから特に複数ＩＣ搭載、多ピンのマルチチップモジ
ュールなどの分野で利用すれば能率的でコスト低減が可
能となる効果がある。
第１図は本発明の一例を示す半導体装置の断面図。
第２図は従来例に係る半導体装置の断面図。
第３図は本発明の実施例にかかる半導体装置の平面図。
第４図は第３図の半導体装置の縦断面図。
１ ・ ・ ・ ・
２ ・ ・ ・ ・
３ ・ ・ ・ ・
４ ・ ・ ・ ・
５ ・ ・ ・ ・
６ ・ ・ ・ ・
７ ・ ・ ・ ・
８ ・ ・ ・ ・
・リードフレーム
・封止用プラスチック
・配線基板
・半導体チップ
・受動素子
・結線ワイヤ
・絶縁薄膜
・中継配線
１４−
１１・・・・配線基板
１４・・・・絶縁層
１５・・・・配線パターン
１６・・・・外部引出電極部
１７・・・・接着剤
２１・・・・アイランド部
２６・・・・結線ワイヤ
発明者
瀧 Ｊｌ
山 中
１５−
特開平３−２２０７６１（６）
Claims (1)
- （１）複数本のリードフレームと、単一又は複数の半導
体素子或は半導体素子と単一または複数の受動素子を搭
載しこれらの素子の電極間および外部のリードフレーム
とを電気的に接続するための金属配線を上面に設けた薄
膜積層配線と、前記薄膜積層配線を支持するための配線
基板と、前記の素子と配線基板とリードフレームの一部
を被覆する封止用プラスチックと、各半導体素子或は受
動素子と金属配線とを接続するボンディングワイヤとを
含み、金属配線の外部引出電極部とリードフレームの内
端部とが直接熱圧着あるいはハンダを介して圧着されて
いる事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015560A JPH03220761A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015560A JPH03220761A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220761A true JPH03220761A (ja) | 1991-09-27 |
Family
ID=11892142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015560A Pending JPH03220761A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365409A (en) * | 1993-02-20 | 1994-11-15 | Vlsi Technology, Inc. | Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe |
| US5420758A (en) * | 1992-09-10 | 1995-05-30 | Vlsi Technology, Inc. | Integrated circuit package using a multi-layer PCB in a plastic package |
| US6137299A (en) * | 1997-06-27 | 2000-10-24 | International Business Machines Corporation | Method and apparatus for testing integrated circuit chips |
| JP2002110892A (ja) * | 2000-09-27 | 2002-04-12 | Rohm Co Ltd | マルチチップ半導体装置 |
| EP1852910A1 (en) * | 2006-03-30 | 2007-11-07 | Eudyna Devices Inc. | Mounting substrate and manufacturing method thereof |
-
1990
- 1990-01-25 JP JP2015560A patent/JPH03220761A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420758A (en) * | 1992-09-10 | 1995-05-30 | Vlsi Technology, Inc. | Integrated circuit package using a multi-layer PCB in a plastic package |
| US5365409A (en) * | 1993-02-20 | 1994-11-15 | Vlsi Technology, Inc. | Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe |
| US6137299A (en) * | 1997-06-27 | 2000-10-24 | International Business Machines Corporation | Method and apparatus for testing integrated circuit chips |
| JP2002110892A (ja) * | 2000-09-27 | 2002-04-12 | Rohm Co Ltd | マルチチップ半導体装置 |
| JP4502489B2 (ja) * | 2000-09-27 | 2010-07-14 | ローム株式会社 | マルチチップ半導体装置 |
| EP1852910A1 (en) * | 2006-03-30 | 2007-11-07 | Eudyna Devices Inc. | Mounting substrate and manufacturing method thereof |
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