KR100381839B1 - 반도체패키지 - Google Patents

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KR100381839B1
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Abstract

본 발명은 반도체패키지에 관한 것으로, 반도체칩의 크기 또는 부피에 상관없이 그 반도체칩을 다수 적층할 수 있도록, 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1면에는 상기 제1반도체칩의 입출력패드와 전기적 접속수단에 의해 접속되는 다수의 랜드가 형성되고, 상기 제2면에는 상기 랜드에 연결된 회로패턴이 형성된 중개부재와; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 중개부재의 제2면에 접착된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되고, 상기 중개부재 및 제2반도체칩과 전기적 접속수단에 의해 접속되며, 마더보드에 실장 가능한 섭스트레이트와; 상기 제1반도체칩, 중개부재, 제2반도체칩, 전기적 접속수단 및 섭스트레이트를 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩이 적층된 스택형 반도체패키지에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 적층함으로써 고기능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 접속되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 접속된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 적층된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩의 입출력패드에 접속되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제는 동일한 크기의 반도체칩을 다수 적층하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM을 적층한 반도체패키지)에 적용할 수 없고, 또한 설계상 제2반도체칩의 크기가 제1반도체칩의 크기보다 더 큰 경우에는 전혀 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체칩의 크기 또는 부피에 상관없이 그 반도체칩을 다수 적층할 수 있는 반도체패키지를 제공하는데 있다.
도1은 종래의 스택형 반도체패키지를 도시한 단면도이다.
도2 내지 도5는 본 발명의 제1~5실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101~105; 본 발명에 의한 반도체패키지
1; 제1반도체칩 1a,2a,3a,11a,21a,70a; 제1면
1b,2b,3b,11b,21b,70b; 제2면 1c,2c,3c; 입출력패드
2; 제2반도체칩 3; 제3반도체칩
4; 스터드범프 10; 중개부재
20; 인쇄회로기판 11,21; 수지층
12,22; 회로패턴 12a,22a,71; 본드핑거
12b,22b,72; 볼랜드 23; 비아홀
24; 커버코트 30; 접착층
41; 도전성범프 42; 도전성와이어
50; 봉지재 60; 도전성볼
70; 리드
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1면에는 상기 제1반도체칩의 입출력패드와 전기적 접속수단에 의해 접속되는 다수의 랜드가 형성되고, 상기 제2면에는 상기 랜드에 연결된 회로패턴이 형성된 중개부재와; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 중개부재의 제2면에 접착된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되고, 상기 중개부재 및 제2반도체칩과 전기적 접속수단에 의해 접속되며, 마더보드에 실장 가능한 섭스트레이트와; 상기 제1반도체칩, 중개부재, 제2반도체칩, 전기적 접속수단 및 섭스트레이트를 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.
상기 중개부재는 제1면과 제2면을 갖는 수지층과, 상기 수지층의 제1면에 형성된 랜드와, 상기 수지층의 제2면에 형성되며 상기 랜드와 연결된 회로패턴으로 이루어진 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.
상기 중개부재의 도전성 랜드와 제1반도체칩의 입출력패드를 연결하는 전기적 접속수단은 금, 은, 팔라디엄, 솔더 또는 이들의 합금으로 이루어진 도전성 범프일 수 있다.
제2반도체칩의 입출력패드 및 중개부재의 회로패턴과 섭스트레이트를 연결하는 전기적 접속수단은 도전성와이어일 수 있다.
상기 섭스트레이트는 제1면과 제2면을 갖는 수지층과, 상기 수지층의 제1면에는 랜드가, 제2면에는 본드핑거가 포함된 회로패턴으로 이루어진 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.
이때 상기 섭스트레이트의 랜드에는 도전성볼이 더 융착됨이 바람직하다.
상기 섭스트레이트는 제1면과 제2면을 갖고, 상기 제1면에는 봉지재 외측으로 노출된 랜드가 형성되며, 제2면에는 상기 중개부재 및 제2반도체칩과 전기적 접속수단으로 연결되는 본드핑거를 포함하여 이루어진 다수의 리드일 수 있다.
여기서, 상기 리드는 랜드를 제외한 제2면이 부분적으로 할프에칭되어 상기 랜드 두께가 나머지 리드 두께보다 대략 2배 더 두껍게 형성될 수 있다.
상기 제2반도체칩의 제2면에는 제1면과 제2면을 가지고, 상기 제1면에는 상기 제2반도체칩의 입출력패드와 전기적 접속수단에 의해 접속되는 다수의 랜드가 형성되고, 상기 제2면에는 상기 랜드에 연결된 회로패턴이 형성된 제2중개부재가 더 위치되고, 상기 제2중개부재의 제2면에는 제3반도체칩이 더 부착될 수도 있다.
상기 반도체패키지는 적층된 제1반도체칩, 중개부재 및 제2반도체칩이 섭스트레이트에 어레이(Array)되어 부착된 MCM(Multi Chip Module)형일 수 있다.
상기 제2반도체칩의 입출력패드에는 스터드범프가 형성되어 있고, 상기 전기적 접속수단은 섭스트레이트에 제1본딩된 후, 상기 스터드범프에 제2본딩되어 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면 제1반도체칩의 제2면에 중개부재를 더 형성함으로써 다양한 크기의 제2반도체칩을 적층할 수 있는 장점이 있다.
또한, 인쇄회로기판, 써킷테이프, 써킷필름 또는 리드프레임과 같이 다양한 종류의 섭스트레이트를 이용할 수 있음으로 커스트머(Customer)의 다양한 요구에 부응하여 반도체패키지를 제조할 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명의 제1실시예에 의한 스택형 반도체패키지(101)를 도시한 단면도이다.
도시된 바와 같이 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있고, 제1면(11a)과 제2면(11b)을 가지고, 상기 제1면(11a)에는 상기 제1반도체칩(1)의 입출력패드(1c)와 전기적 접속수단(42)에 의해 접속되는 다수의 랜드(12b)가 형성되고, 상기 제2면(11b)에는 상기 랜드(12b)에 연결된 회로패턴(12)이 형성된 중개부재(10)가 구비되어 있다.
또한, 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 중개부재(10)의 제2면(12b)에 접착된 제2반도체칩(2)이 구비되어 있고, 상기 제1반도체칩(1)의 제1면(1a)에 접착되고, 상기 중개부재(10) 및 제2반도체칩(2)과 전기적 접속수단(42)에 의해 접속되며, 마더보드에 실장 가능한 섭스트레이트(20)가 구비되어 있다.
마지막으로, 상기 제1반도체칩(1), 중개부재(42), 제2반도체칩(2), 전기적 접속수단(42) 및 섭스트레이트(20)의 일면을 봉지하는 봉지재(50)로 소정의 반도체패키지를 이루고 있다.
도3a 및 도3b은 본 발명의 제2,3실시예에 의한 스택형 반도체패키지(102,103)를 도시한 단면도이다.
도시된 바와 같이 먼저 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b) 전체에는 다수의 입출력패드(1c)가 어레이(Array)되어 형성된 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)의 제2면(1b)에는 역시 제1면(11a)과 제2면(11b)을 가지고, 상기 제1면(11a)에는 상기 제1반도체칩(1)의 입출력패드(1c)와 전기적 접속수단에 의해 접속되는 다수의 볼랜드(12b)가 형성되고, 상기 제2면(11b)에는 상기 볼랜드(12b)와 연결된 본드핑거(12b)를 포함하는 회로패턴(12)이 형성된 중개부재(10)가 구비되어 있다.
여기서, 상기 제1반도체칩(1)의 입출력패드(1c)와 중개부재(10)의 볼랜드(12b)를 접속하는 전기적 접속수단은 금(Au), 은(Ag), 팔라디엄(Pd), 솔더(Pb/Sn) 또는 이들의 합금으로 이루어진 도전성 범프(41)가 바람직하다.
또한, 상기 중개부재(10)에 형성된 볼랜드(12b)와 본드핑거(12a)를 포함하는 회로패턴(12)은 통상적인 구리(Cu) 박막이다.
여기서, 상기 중개부재(10)는 전술한 구조와 유사한 통상적인 인쇄회로기판, 써킷테이프 또는 써킷필름 등이 이용될 수 있다.
계속해서, 역시 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 중개부재(10)의 제2면(11b)에 접착층(30)으로 접착된 제2반도체칩(2)이 구비되어 있다.
한편, 상기 제1반도체칩(1)의 제1면(1a)에 접착층(30)으로 접착되고, 상기 중개부재(10) 및 제2반도체칩(2)과 전기적 접속수단에 의해 접속되며, 차후 마더보드에 실장 가능한 섭스트레이트가 구비되어 있다.
여기서, 상기 중개부재(10) 및 제2반도체칩(2)과 섭스트레이트를 접속하는 전기적 접속수단은 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어(42)가 바람직하다.
더불어, 상기 제2반도체칩(2)의 입출력패드(2c)에는 스터드 범프(4)가 형성되어 있고, 이 스터드 범프(4)상에 상기 전기적 접속수단인 도전성와이어(42)의 일단이 접속되어 있다. 이는 통상적인 노말 와이어 본딩(Normal Wire Bonding, 도전성와이어가 반도체칩에 제1본딩된 후, 섭스트레이트에 제2본딩 됨) 방법 대신 리버스 와이어 본딩(Reverse Wire Bonding, 도전성와이어가 섭스트레이트에 제1본딩된 후, 반도체칩에 제2본딩 됨) 방법을 채택함에 의해 형성된 구조이다.
즉, 제2반도체칩(2)의 입출력패드(2c)에 먼저 전기적 접속수단인 도전성와이어(42)의 끝단을 볼(Ball) 모양으로 녹여 융착한 후, 그 도전성와이어(42)를 끊느다. 이어서, 상기 도전성와이어(42)의 일단을 섭스트레이트에 접속(First Bonding)하고, 그 타단을 제2반도체칩(2)의 입출력패드(2c)상에 형성된 스터드 범프(4)에 스티치 본딩(Stitch Bonding, Second Bonding이라고도 함)하여 이루어진 것이다. 물론, 이러한 리버스 와이어 본딩은 섭스트레이트와 중개부재(10) 사이의 전기적 접속시에도 사용될 수 있으며, 이때는 상기 중개부재(10)의 회로패턴(12)중 본드핑거(12a)에 스터드 범프를 형성할 필요가 없이 직접 본딩하게 된다.
이러한 본딩 방법에 의해 상기 전기적 도전성와이어(42)의 루프 하이트(Loop Height, 중개부재(10) 또는 제2반도체칩(2)의 제2면(2b)으로부터 그 도전성와이어의 가장 높은 만곡 지점까지의 높이)는 최대 5mil에서 최소 1mil(1mil=0.0254mm)까지 형성 가능하다.
또한, 상기 섭스트레이트는 도3a에 도시된 바와 같이 제1면(21a)과 제2면(21b)을 갖는 수지층(21)을 중심으로, 상기 수지층(21)의 제1면(21a)에는 볼랜드(22b)가 제2면(21b)에는 본드핑거(22a)가 포함된 회로패턴(22)으로 이루어진 통상적인 인쇄회로기판(20), 써킷필름 또는 써킷테이프중 어느 하나일 수 있다. 도3a,4,5에는 통상적인 인쇄회로기판(20)이 도시되어 있다.
도면중 미설명 부호 23는 상기 본드핑거(22a)와 볼랜드(22b)를 상호 연결하는 도전성 비아홀이고, 24는 상기 본드핑거(22a) 및 볼랜드(22b)를 제외한 전체 회로패턴(22) 및 수지층(21)을 덮은 커버코트이다.
상기와 같이 섭스트레이트로서 인쇄회로기판(20), 써킷필름 또는 써킷테이프를 이용했을 경우에는 상기 볼랜드(22b)에 솔더볼과 같은 도전성볼(60)을 융착함이 바람직하다.
더불어, 상기 섭스트레이트는 도3b에 도시된 바와 같이 제1면(70a)과 제2면(70b)을 갖고, 상기 제1면(70a)에는 봉지재(50) 외측으로 노출된 랜드(72)가 형성되며, 제2면(70b)에는 상기 중개부재(10) 및 제2반도체칩(2)과 전기적 접속수단 즉, 도전성와이어(42)로 연결되는 본드핑거(71)를 포함하여 이루어진 다수의 리드(70)일 수도 있다.
상기 리드(70)는 랜드(72)를 제외한 제1면(70a)이 부분적으로 화학적 할프에칭 방법에 의해 상기 랜드(72) 두께가 나머지 리드(70) 두께보다 대략 2배 더 두껍게 형성될 수도 있다.
계속해서, 상기 제1반도체칩(1), 중개부재(10), 제2반도체칩(2), 전기적 접속수단(도전성범프(41), 도전성와이어(42)) 및 섭스트레이트(인쇄회로기판(20), 리드(70))는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top, 액상 봉지수단)과 같은 봉지재(50)에 의해 봉지되어 있다.
도4는 본 발명의 제4실시예에 의한 반도체패키지(104)를 도시한 단면도이다.
상기 제4실시예는 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 상기 제2반도체칩(2)의 제2면(2b)에는 제1면(11a)과 제2면(11b)을 가지는 수지층(11)을 중심으로, 상기 제1면(11a)에는 상기 제2반도체칩(2)의 입출력패드(2c)와 전기적 접속수단 즉, 도전성범프(41)에 의해 접속되는 다수의 볼랜드(12b)가 형성되어 있고, 상기 제2면(11b)에는 상기 볼랜드(12b)와 연결된 본드핑거(12a)를 포함하는 회로패턴(12)이 형성된 제2중개부재(10')가 더 위치되어 있다.
또한, 상기 제2중개부재(10')의 제2면(11b)에는 제1면(3a)과 제2면(3b)을 가지며, 상기 제2면(3b)에는 다수의 입출력패드(3c)가 형성된 제3반도체칩(3)이 접착층(30)에 의해 더 부착되어 있다. 상기 제2중개부재(10') 및 제3반도체칩(3)의 입출력패드(3c)는 도전성와이어(42)와 같은 전기적 접속수단에 의해 섭스트레이트 즉 , 인쇄회로기판(20)의 본드핑거(22a)에 접속되어 있다. 또한, 상기 제2중개부재(10')의 본드핑거(12a) 역시 상기 인쇄회로기판(20)의 본드핑거(22a)에 도전성와이어(42)로 접속되어 있다.
도면중 비록 섭스트레이트로서 인쇄회로기판(20)이 도시되어 있으나, 상기 섭스트레이트 역시 써킷필름, 써킷테이프 또는 리드(70) 등이 구비될 수 있다.
한편, 도5는 본 발명의 제5실시예에 의한 반도체패키지(105)를 도시한 단면도로서, 이것 역시 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 인쇄회로기판(20), 써킷필름, 써킷테이프 또는 리드와 같은 섭스트레이트상에 제1실시예에서와 같이 적층된 제1반도체칩(1), 중재부재(10) 및 제2반도체칩(2)이 어레이(Array)된 채 부착됨으로써 소위 MCM(Multi Chip Module)형 반도체패키지를 구현하고 있다. 물론, 상기 어레이된 중재부재(10) 및 제2반도체칩(2)은 모두 섭스트레이트에 도전성와이어(42)와 같은 전기적 접속수단에 의해 모두 접속되어 있다. 또한, 상기 섭스트레이트로서 개시된 인쇄회로기판(20)의 볼랜드(22b)에는 모두 도전성볼(60)이 융착되어 있으며, 상기 인쇄회로기판(20)의 일면 전체는 반도체칩, 도전성와이어, 중개부재 등이 외부 환경으로부터 보호될 수 있도록 봉지재(50)로 봉지되어 있다. 이와 같은 구조에 의해 대용량화, 고기능화된 반도체패키지를 더욱 용이하게 구현할 수 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지에 의하면 제1반도체칩의 제2면에 중개부재를 더 형성함으로써 다양한 크기의 제2반도체칩을 적층할 수 있는 효과가 있다.
또한, 인쇄회로기판, 써킷테이프, 써킷필름 또는 리드프레임과 같이 다양한 종류의 섭스트레이트를 이용할 수 있음으로 커스트머(Customer)의 다양한 요구에 부응하여 반도체패키지를 제조할 수 있는 효과가 있다.

Claims (7)

  1. (정정) 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    제1면과 제2면을 갖는 수지층이 구비되고, 상기 수지층에는 회로패턴이 형성되어 있되, 상기 수지층의 제1면에는 랜드가 형성되어 도전성 범프로 제1반도체칩의 입출력패드와 연결되고, 상기 수지층의 제2면에는 본드핑거가 형성된 중개부재와;
    제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 중개부재의 제2면에 접착제로 접착된 제2반도체칩과;
    상기 제1반도체칩의 제1면에 접착제로 접착되며, 마더보드에 실장되는 섭스트레이트와;
    상기 중개부재의 본드핑거 및 제2반도체칩의 입출력패드와 상기 섭스트레이트를 전기적으로 연결하는 다수의 도전성 와이어와;
    상기 제1반도체칩, 중개부재, 제2반도체칩, 도전성 범프, 도전성 와이어 및 섭스트레이트를 봉지하는 봉지재를 포함하여 이루어진 반도체패키지.
  2. (삭제)
  3. (정정) 제1항에 있어서, 상기 도전성 범프는 금, 은, 팔라디엄, 솔더 또는 이들의 합금중 어느 하나인 것을 특징으로 하는 반도체패키지.
  4. (삭제)
  5. 제1항에 있어서, 상기 제2반도체칩의 제2면에는 제1면과 제2면을 가지고, 상기 제1면에는 상기 제2반도체칩의 입출력패드와 전기적 접속수단에 의해 접속되는 다수의 랜드가 형성되고, 상기 제2면에는 상기 랜드에 연결된 회로패턴이 형성된 제2중개부재가 더 위치되고, 상기 제2중개부재의 제2면에는 제3반도체칩이 더 부착된 것을 특징으로 하는 반도체패키지.
  6. 제1항에 있어서, 상기 반도체패키지는 적층된 제1반도체칩, 중개부재 및 제2반도체칩이 섭스트레이트에 어레이(Array)되어 부착된 MCM(Multi Chip Module)형인 것을 특징으로 하는 반도체패키지.
  7. (정정) 제1항에 있어서, 상기 제2반도체칩의 입출력패드에는 스터드범프가 형성되어 있고, 상기 도전성 와이어는 섭스트레이트에 제1본딩된 후, 상기 스터드범프에 제2본딩된 것을 특징으로 하는 반도체패키지.
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