KR20040062764A - 칩 스케일 적층 패키지 - Google Patents

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Abstract

본 발명은 칩 스케일 적층 패키지에 관한 것으로서, 일면에 형성된 볼 랜드패드들과 그에 연결되어 형성된 회로패턴을 포함하며 관통구멍이 형성된 서브스트레이트와, 상기 관통구멍에 본딩패드가 위치하도록 상기 서브스트레이트의 다른 면에 부착된 반도체 칩과, 상기 본딩패드와 그에 대응되는 상기 회로패턴을 관통구멍을 경유하여 상호 연결시키는 본딩와이어와, 상기 반도체 칩을 봉지하는 제 1봉지부와, 본딩와이어 및 그 접합 부분을 봉지하는 제 2봉지부를 포함하는 단위 랜드 그리드 어레이 패키지들 두 개가 상기 볼 랜드 패드가 서로 반대방향을 향하도록 적층되어 부착되어 있는 적층 칩 패키지로서, 적층된 단위 랜드 그리드 어레이 패키지들은 볼 랜드 패드가 서로 미러 상으로 형성되어 있고 각각의 회로패턴들이 테이프 배선 기판의 회로배선에 의해 전기적으로 상호 연결되어 있으며, 하위 랜드 그리드 어레이 패키지의 볼 랜드패드에 외부접속단자가 부착된 것을 특징으로 한다. 이에 따르면, 표준 볼 매트릭스 배열을 갖는 칩 스케일 패키지에 대한 볼 매트릭스의 호환성 있고 번-인 테스트, 패키지 테스트를 거쳐 신뢰도가 확보된 칩 스케일 패키지만을 이용하여 패키지 신뢰성이 향상된다.

Description

칩 스케일 적층 패키지{Chip scale stack package}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 복수의 칩 스케일 패키지가 수직으로 적층되고 전기적으로 상호 연결되어 하나의 패키지로 구성되는 칩 스케일 적층 패키지에 관한 것이다.
전자기기의 소형화에 따른 반도체 칩 패키지의 소형화가 지난 10년 동안 매우 급속하게 진행되었다. 모바일(mobile) 제품 및 고성능 제품에서 실장면적이 작고 및 패키지 두께가 얇은 칩 스케일 패키지(CSP; Chip Scale Package) 적용은 이미 보편화되었다. 그러나, 리드프레임을 이용했던 기존의 플라스틱 패키지가 제공하는 여러 장점 중에서 아직 칩 스케일 패키지가 해결하지 못하는 부분으로서 패키지 적층(package stack) 기술을 꼽을 수 있다.
패키지 적층 기술은 하나의 반도체 칩을 포함하는 단위 반도체 칩 패키지를 복수 개 적층하여 하나의 적층 패키지로 구현함으로써 동일 실장 면적에 용량을 증가시킬 수 있는 기술이다. 이 패키지 적층 기술은 복수의 반도체 칩을 적층하여 하나의 반도체 칩 패키지로 구현하는 칩 적층 기술과 구별된다. 칩 적층 기술이 적용된 대표적인 패키지 형태가 멀티 칩 패키지(Multi Chip Package; MCP)이다. 그러나, 멀티 칩 패키지의 경우 크기 및 고밀도 실장 측면에서 유리한 구조이기는 하나, 신뢰성이 확인되지 않은 다수의 반도체 칩을 사용함으로써 발생하는 수율 저하 문제를 갖는다. 이와는 달리 패키지 적층 기술에 의한 적층 패키지의 경우 각각의 단위 반도체 칩 패키지가 그 제조 과정에서 번-인 테스트(burn-in)를 포함하는 각종 테스트 과정을 거쳐 품질이 보증된다. 따라서, 칩 적층 기술이 적용된 멀티 칩 패키지에 비하여 신뢰성 측면에서 우수하다. 이와 같은 이유로 업계에서는 멀티 칩 패키지보다는 적층 패키지로 수율 문제를 해결하려고 하는 추세이다.
칩 스케일 패키지의 경우 리드프레임을 이용하는 일반적인 플라스틱 패키지와 달리 대부분 볼 그리드 어레이(Ball Grid Array) 형태로 제작되기 때문에 패키지 적층 기술의 적용에 있어서 여러 가지 제약이 따르며 그에 대한 해결책이 아직은 부족한 상황이다. 종래 칩 스케일 패키지의 적층 기술이 적용된 대표적인 칩 스케일 적층 패키지의 몇 가지 예를 소개하기로 한다.
도 1은 종래 기술에 따른 칩 스케일 적층 패키지의 일 예를 나타낸 단면도이다. 도 1에 도시된 적층 칩 패키지(600)는 가장 널리 알려진 형태로서, 테이프 배선 기판(620)에 반도체 칩(611)이 실장되어 빔 리드(beam lead; 622)가 반도체 칩(611)과 본딩되어 있고 칩 실장 영역의 외측에 볼(637)이 배치되어 있는 팬-아웃(fan-out)의 볼 매트릭스(ball matrix) 구조를 갖는 단위 칩 스케일 패키지(610) 복수 개가 수직으로 적층되어 있는 구조이다.
이와 같은 구조를 갖는 적층 패키지의 경우 반도체 칩의 크기에 따라 볼 매트릭스 위치가 변화되어야 하기 때문에 표준화된 단위 칩 스케일 패키지를 적층할 수 없는 문제를 가지고 있다. 즉, 256Mb DRAM을 기준으로 볼 매트릭스를 결정했다면 512Mb에서는 호환성 있는 볼 매트릭스를 사용할 수 없다. 또한, 칩 박형화(chip shrink)가 진행될수록 볼과 반도체 칩 사이의 거리가 멀어지고 공간이 낭비되는 현상을 막을 수가 없다.
도 2는 종래 기술에 따른 칩 스케일 적층 패키지의 다른 예를 나타낸 단면도이다. 도 2에 도시된 칩 스케일 적층 패키지(700)는 캐리어 테이프(720)에 빔 리드 본딩(beam lead bonding)으로 반도체 칩(711)이 부착된 테이프 캐리어 패키지 구조를 갖는 단위 칩 스케일 패키지(710) 복수 개가 외부리드(737)가 서로 부착되어 수직으로 적층된 구조이다.
이 칩 스케일 적층 패키지의 경우 실제로 제품 개발 등이 이루어져 있는 상태이나 표준화 등에 어려움이 있고 무엇보다도 반도체 칩을 제대로 보호하기 위해서는 추가의 보호수단(protector)이 필요하다는 이유 등으로 제조 비용 증가를 초래하기 때문에 실제 제품 양산 적용에 어려움을 갖고 있다.
도 3은 종래 기술에 따른 칩 스케일 적층 패키지의 또 다른 예를 나타낸 단면도이다. 도 3에 도시된 칩 스케일 적층 패키지(800)는 표준화된 볼 매트릭스를 갖는 칩 스케일 패키지(805)와 적층을 위한 칩 스케일 패키지(810)들이 혼합된 형태이다. 최하위의 칩 스케일 패키지(805)는 표준 단위 칩 스케일 패키지 구조에서와 같이 볼(837)들이 서브스트레이트(807)의 일면 전체에 걸쳐 배치된 표준화된 볼매트릭스 배열을 가지며, 그 칩 스케일 패키지(805)의 상부에 적층되는 단위 칩 스케일 패키지(810)들은 볼(838)들이 팬-아웃 볼 매트릭스 배열을 갖는다.
그러나, 이와 같은 칩 스케일 적층 패키지는 최하위의 칩 스케일 패키지가 표준화된 패키지 볼 매트릭스와 호환성 있도록 설계되어 있기는 하나 적층되는 패키지는 팬-아웃의 볼 매트릭스를 갖고 있기 때문에 전술한 도 1의 칩 스케일 적층 패키지에서와 같은 동일한 문제점을 갖게 된다.
본 발명의 목적은 표준 볼 매트릭스 배열을 갖는 칩 스케일 패키지에 대한 볼 매트릭스의 호환성 있고 번-인 테스트, 패키지 테스트를 거쳐 신뢰성이 확보된 칩 스케일 패키지만을 이용하여 패키지 적층을 실현한 칩 스케일 적층 패키지를 제공하는 데에 있다.
도 1은 종래 기술에 따른 칩 스케일 적층 패키지의 일 예를 나타낸 단면도,
도 2는 종래 기술에 따른 칩 스케일 적층 패키지의 다른 예를 나타낸 단면도,
도 3은 종래 기술에 따른 칩 스케일 적층 패키지의 또 다른 예를 나타낸 단면도,
도 4는 본 발명에 따른 칩 스케일 적층 패키지의 제 1실시예를 나타낸 단면도,
도 5는 본 발명에 따른 칩 스케일 적층 패키지의 제 2실시예를 나타낸 단면도,
도 6은 본 발명에 따른 칩 스케일 적층 패키지의 제 3실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100; 칩 스케일 적층 패키지 110,150; 단위 칩 스케일 패키지
111,151; 반도체 칩 112,152; 본딩패드
121,161; 서브스트레이트 123,163; 볼 랜드패드
125,165; 회로패턴 126,166; 연결 패드(connecting pad)
127,167; 관통구멍 131,171; 접착제
135,175; 본딩와이어 137; 볼
141,181; 제 1봉지부 143,183; 제 2봉지부
190; 유연성 회로 기판 191; 베이스 필름
192; 메탈 배선
이와 같은 목적을 달성하기 위한 본 발명에 따른 칩 스케일 적층 패키지는, 일면에 형성된 볼 랜드패드들과 그에 연결되어 형성된 회로패턴을 포함하며 관통구멍이 형성된 서브스트레이트(substrate)와, 그 서브스트레이트의 관통구멍에 본딩패드가 위치하도록 서브스트레이트의 다른 면에 부착된 반도체 칩과, 본딩패드와 그에 대응되는 회로패턴을 관통구멍을 경유하여 상호 연결시키는 본딩와이어와, 반도체 칩을 봉지하는 제 1봉지부와, 본딩와이어 및 그 접합 부분을 봉지하는 제 2봉지부를 포함하는 단위 랜드 그리드 어레이 패키지들 두 개가 볼 랜드패드가 서로 반대방향을 향하도록 적층되어 부착되어 있는 적층 칩 패키지로서, 적층된 단위 랜드 그리드 어레이 패키지들은 볼 랜드패드가 서로 미러(mirror) 상으로 형성되어 있고 각각의 회로패턴들이 금속 배선이 형성된 연결 기판에 의해 전기적으로 상호 연결되어 있으며, 하위 랜드 그리드 어레이 패키지의 볼 랜드패드에 외부접속단자가 부착된 것을 특징으로 한다. 여기서, 각각의 반도체 칩은 센터패드형 반도체 칩인 것이 바람직하다. 연결 기판은 베이스 필름에 금속배선이 형성된 유연성 회로 기판으로 하며, "ㄷ"자 형태의 것이 바람직하다. 그리고, 단위 칩 스케일 패키지들의 제 1봉지부들이 접착제로 부착된 것이 바람직하다.
한편, 단위 칩 스케일 패키지의 상부에 하위 단위 칩 스케일 패키지와 동일한 단위 칩 스케일 패키지가 볼 랜드패드에 볼이 부착되어 더 적층되거나, 칩 스케일 적층 패키지 상부에 동일한 칩 스케일 적층 패키지가 볼 랜드패드에 볼이 부착되어 적어도 하나 이상 더 적층될 수 있다.
이하 첨부 도면을 참조하여 본 발명에 따른 칩 스케일 적층 패키지를 보다 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 칩 스케일 적층 패키지의 제 1실시예를 나타낸 단면도이다.
도 4에 도시된 본 발명의 칩 스케일 적층 패키지(100)는 표준화된 볼 매트릭스 구조를 갖는 두 개의 단위 칩 스케일 패키지(110,150)가 볼 랜드패드(123,163)들이 서로 반대방향을 향하도록 수직으로 적층 되어 있는 구조이다. 단위 칩 스케일 패키지들(110,150)은 동일한 구조로서, 다만 서로 거울상의 볼 랜드패드 배치 구조를 갖는다는 것과 볼(137)의 유무에서의 차이가 존재한다.
단위 칩 스케일 패키지들(110,150)의 구조를 살펴보면, 먼저 하위의 칩 스케일 패키지(110)는, 볼 그리드 어레이(Ball Grid Array) 패키지 형태로서 인쇄회로기판(PCB; Printed Circuit Board)이나 테이프 배선 기판과 같은 서브스트레이트(121)를 칩 실장 기판으로 이용한다. 서브스트레이트(121)는 일면에 볼의 부착을 위하여 마련된 볼 랜드패드(123)와 그와 연결된 소정의 회로패턴(125)을 가지며 중앙 부분에 관통구멍(127)이 형성되어 있다. 반도체 칩(111)은 본딩패드(112)가 칩 중앙 부분에 형성되는 센터패드형(center pad type) 반도체 칩으로서, 본딩패드(112)가 서브스트레이트(121)의 관통구멍(127)에 위치하도록 하여 볼 랜드패드(123)가 형성된 반대쪽 면에 접착제(131)로 부착되어 있다.
반도체 칩(111)은 본딩패드(112)가 서브스트레이트(121)의 칩 부착 면의 반대면에 형성된 회로패턴(125)에 본딩와이어(135)로 관통구멍(127)을 경유하여 와이어본딩(wire bonding)되어 있다. 회로패턴(125)과 연결된 볼 랜드패드(123)에는 외부접속단자로서 솔더 재질의 볼(137)이 부착되어 있다. 반도체 칩(111)은 에폭시 몰딩 컴파운드로 형성되는 제 1봉지부(141)에 의해 봉지되며 본딩와이어(135)와 그 접합 부분 역시 제 2봉지부(143)로 봉지되어 있다.
상위의 칩 스케일 패키지(150)는 하위의 칩 스케일 패키지(150)와 동일한 구조로서, 하위의 칩 스케일 패키지(110)에서 볼 랜드패드(123)와 미러상의 볼 랜드패드(163)를 갖는다. 상위의 칩 스케일 패키지(150)는 볼 그리드 어레이 패키지 형태에서 볼 랜드패드(163)에 볼이 부착되어 있지 않은 상태의 패키지 즉, 랜드 그리드 어레이(land grid array) 패키지이다.
하위의 칩 스케일 패키지(110)와 상위의 칩 스케일 패키지(150)의 각각의 서브스트레이트(121,161)에는 볼 랜드패드(123,163) 외측에 회로패턴(125,165)과 연결되는 연결 패드(126,166)가 형성되어 있다.
상위와 하위의 칩 스케일 패키지들(110,150)의 결합 구조를 살펴보기로 한다. 하위의 칩 스케일 패키지(110)와 상위의 칩 스케일 패키지(150)가 볼 랜드패드(123,163)가 서로 반대방향을 향하도록 하여 제 1봉지부(141,181)가 접착제(195)에 의해 부착되어 수직으로 적층되어 있다. 상위 칩 스케일 패키지(150)의 서브스트레이트(161)와 하위 칩 스케일 패키지(110)의 서브스트레이트(121)는 연결 패드(126,166)가 연결기판으로서 베이스 필름(191)에 금속 배선(192)이 형성된 유연성 회로 기판(190)으로 접합되어 전기적으로 상호 연결을 이루고 있다. 유연성 회로 기판(190)은 단위 칩 스케일 패키지들(110,150)의 적층물 가장자리 부분에서 "ㄷ"자 형태를 가지며 탭(Tape Automated Bonding)에 의해 연결패드(126,166)와 결합된다.
여기서, 칩 스케일 패키지(110,150)들의 전기적인 연결에 있어서 유연성 회로 기판을 이용하도록 하고 있으나 연결 패드(126,166) 사이에 칩(111,151)들이 존재하지 않을 정도로 칩 대비 패키지 크기가 충분히 크다면 레이저를 이용하여 단위 칩 스케일 패키지(110,150)의 적층물을 관통하는 비아 홀(via hole)을 형성하고 그 비아 홀 내부에 금속을 채워 넣는 도금을 진행하여 칩 스케일 패키지(110,150)들 간의 전기적 연결도 가능하다.
전술한 실시예와 같은 본 발명에 따른 칩 스케일 적층 패키지는, 표준화된볼 매트릭스 구조를 갖는 두 개의 칩 스케일 패키지로 구현된다. 정확하게는, 상위의 칩 스케일 패키지가 볼을 구비하지 않고 있기는 하나 단위 칩 스케일 패키지들은 볼 랜드패드가 표준화된 매트릭스 구조를 갖는다. 상위의 단위 칩 스케일 패키지는 별도로 볼이 형성되어 있지 않아 칩 스케일 적층 패키지의 전체 두께는 줄어든다. 각각의 단위 칩 스케일 패키지는 패키지 상태에서 각종 테스트 공정의 수행이 가능하여 신뢰성이 확보될 수 있다. 더욱이, 이와 같은 칩 스케일 적층 패키지는 추가로 단위 칩 스케일 패키지를 더 포함하는 적층 패키지 구현이 용이하게 이루어질 수 있다. 추가로 단위 칩 스케일 패키지의 적층이 이루어진 실시예를 소개하기로 한다.
도 5는 본 발명에 따른 칩 스케일 적층 패키지의 제 2실시예를 나타낸 단면도로서, 도 5에 도시된 본 발명의 칩 스케일 적층 패키지(200)는 전술한 제 1실시예의 칩 스케일 적층 패키지(100) 상부에 추가로 최하위의 단위 칩 스케일 패키지(110)와 동일한 단위 칩 스케일 패키지(210)가 더 적층되어 3개의 단위 칩 스케일 패키지(110,150,210)를 갖는 구조이다. 최상위 단위 칩 스케일 패키지(210)는 그 하부의 단위 칩 스케일 패키지(150)의 볼 랜드패드(163)에 볼(237)이 부착되어 적층이 이루어지고 전기적으로 상호 연결된다.
도 6은 본 발명에 따른 칩 스케일 적층 패키지의 제 3실시예를 나타낸 단면도로서, 도 6에 도시된 본 발명의 칩 스케일 적층 패키지(500)는 제 1실시예와 동일하게 상위 단위 칩 스케일 패키지(310,410)와 하위 단위 칩 스케일 패키지(350,450)를 포함하는 한 쌍의 칩 스케일 적층 패키지(300,400) 두 개가 적층된 구조이다. 하위의 칩 스케일 적층 패키지(300)의 상위 단위 칩 스케일 패키지(350)의 볼 랜드패드(363)에 상위 칩 스케일 적층 패키지(400)의 하위 단위 칩 스케일 패키지(410)의 볼(437)이 부착되어 적층이 이루어지고 전기적으로 상호 연결된다.
전술한 제 2실시예와 제 3실시예에서와 같이 본 발명에 따른 칩 스케일 적층 패키지는 전술한 실시예들에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다.
이상과 같은 본 발명에 의한 칩 스케일 적층 패키지에 의하면, 표준 볼 매트릭스 배열을 갖는 칩 스케일 패키지에 대한 볼 매트릭스의 호환성 있고 번-인 테스트, 패키지 테스트를 거쳐 신뢰도가 확보된 칩 스케일 패키지만을 이용하여 적층 패키지를 구현할 수 있어서 패키지 신뢰성이 향상된다.

Claims (7)

  1. 일면에 형성된 볼 랜드패드들과 그에 연결되어 형성된 회로패턴을 포함하며 관통구멍이 형성된 서브스트레이트(substrate)와, 그 서브스트레이트의 관통구멍에 본딩패드가 위치하도록 서브스트레이트의 다른 면에 부착된 반도체 칩과, 본딩패드와 그에 대응되는 회로패턴을 관통구멍을 경유하여 상호 연결시키는 본딩와이어와, 반도체 칩을 봉지하는 제 1봉지부와, 본딩와이어 및 그 접합 부분을 봉지하는 제 2봉지부를 포함하는 단위 랜드 그리드 어레이 패키지들 두 개가 볼 랜드패드가 서로 반대방향을 향하도록 적층되어 부착되어 있는 적층 칩 패키지로서, 적층된 단위 랜드 그리드 어레이 패키지들은 볼 랜드패드가 서로 미러(mirror) 상으로 형성되어 있고 각각의 회로패턴들이 금속 배선이 형성된 연결 기판에 의해 전기적으로 상호 연결되어 있으며, 하위 랜드 그리드 어레이 패키지의 볼 랜드패드에 외부접속단자가 부착된 것을 특징으로 하는 칩 스케일 적층 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩은 센터패드형 반도체 칩인 것을 특징으로 하는 칩 스케일 적층 패키지.
  3. 제 1항에 있어서, 상기 상위 단위 칩 스케일 패키지의 상부에 상기 하위 단위 칩 스케일 패키지와 동일한 단위 칩 스케일 패키지가 볼 랜드패드에 볼이 부착되어 더 적층되어 있는 것을 특징으로 하는 칩 스케일 적층 패키지.
  4. 제 1항에 있어서, 상기 칩 스케일 적층 패키지 상부에 동일한 칩 스케일 적층 패키지가 볼 랜드패드에 볼이 부착되어 적어도 하나 이상 더 적층되어 있는 것을 특징으로 하는 칩 스케일 적층 패키지.
  5. 제 1항에 있어서, 상기 연결 기판은 베이스 필름에 금속배선이 형성된 유연성 회로 기판인 것을 특징으로 하는 칩 스케일 적층 패키지.
  6. 제 1항에 있어서, 상기 연결 기판은 "ㄷ"자 형태인 것을 특징으로 하는 칩 스케일 적층 패키지.
  7. 제 1항에 있어서, 상기 단위 칩 스케일 패키지들은 제 1봉지부들이 접착제로 부착된 것을 특징으로 하는 칩 스케일 적층 패키지.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564585B1 (ko) * 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
WO2006088270A1 (en) * 2005-02-15 2006-08-24 Unisemicon Co., Ltd. Stacked package and method of fabricating the same
KR100650734B1 (ko) * 2005-04-29 2006-11-27 주식회사 하이닉스반도체 에프비지에이 패키지
KR100829614B1 (ko) * 2006-12-29 2008-05-14 삼성전자주식회사 반도체 스택 패키지 및 그의 제조 방법
KR101465161B1 (ko) * 2008-09-04 2014-11-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US20050248028A1 (en) * 2004-05-05 2005-11-10 Cheng-Yen Huang Chip-packaging with bonding options connected to a package substrate
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) * 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP4991518B2 (ja) * 2005-01-31 2012-08-01 スパンション エルエルシー 積層型半導体装置及び積層型半導体装置の製造方法
TWI423401B (zh) * 2005-03-31 2014-01-11 Stats Chippac Ltd 在上側及下側具有暴露基底表面之半導體推疊封裝組件
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
JP2006339317A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 表面実装型半導体装置
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7795134B2 (en) * 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
DE102005059189B3 (de) * 2005-12-12 2007-03-08 Infineon Technologies Ag Anordnung von Halbleiterspeichereinrichtungen sowie Halbleiterspeichermodul mit einer Anordnung von Halbleiterspeichereinrichtungen
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US8026698B2 (en) * 2006-02-09 2011-09-27 Scheucher Karl F Scalable intelligent power supply system and method
US8860377B2 (en) * 2006-02-09 2014-10-14 Karl F. Scheucher Scalable intelligent power supply system and method
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US7838142B2 (en) * 2006-02-09 2010-11-23 Scheucher Karl F Scalable intelligent power supply system and method
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US7368319B2 (en) * 2006-03-17 2008-05-06 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI322492B (en) * 2006-05-30 2010-03-21 Advanced Semiconductor Eng Stacked semiconductor package having flexible circuit board therein
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR100891516B1 (ko) * 2006-08-31 2009-04-06 주식회사 하이닉스반도체 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US8409920B2 (en) * 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
US8471375B2 (en) * 2007-06-30 2013-06-25 Kinsus Interconnect Technology Corp. High-density fine line structure and method of manufacturing the same
SG149710A1 (en) 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
KR100895818B1 (ko) * 2007-09-10 2009-05-08 주식회사 하이닉스반도체 반도체 패키지
US8124451B2 (en) * 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer
US7834464B2 (en) 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
TWI358816B (en) * 2008-03-19 2012-02-21 Chipmos Technologies Inc Chip package structure
US8247894B2 (en) * 2008-03-24 2012-08-21 Stats Chippac Ltd. Integrated circuit package system with step mold recess
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US7800238B2 (en) * 2008-06-27 2010-09-21 Micron Technology, Inc. Surface depressions for die-to-die interconnects and associated systems and methods
US8270176B2 (en) 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
KR20100071522A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조
US8106498B2 (en) * 2009-03-05 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with a dual board-on-chip structure and method of manufacture thereof
TWI401785B (zh) * 2009-03-27 2013-07-11 Chipmos Technologies Inc 多晶片堆疊封裝
US8183678B2 (en) * 2009-08-04 2012-05-22 Amkor Technology Korea, Inc. Semiconductor device having an interposer
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8866302B2 (en) 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US9236864B1 (en) * 2012-01-17 2016-01-12 Altera Corporation Stacked integrated circuit with redundancy in die-to-die interconnects
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
CN103199071A (zh) * 2013-03-29 2013-07-10 日月光半导体制造股份有限公司 堆迭式封装结构及其制造方法
TWI491017B (zh) * 2013-04-25 2015-07-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10249596B1 (en) 2016-06-30 2019-04-02 Juniper Networks, Inc. Fan-out in ball grid array (BGA) package
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10319698B2 (en) * 2016-11-17 2019-06-11 Intel Corporation Microelectronic device package having alternately stacked die
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10840173B2 (en) 2018-09-28 2020-11-17 Juniper Networks, Inc. Multi-pitch ball grid array
CN111863794B (zh) * 2020-07-28 2022-10-28 南通通富微电子有限公司 一种半导体封装器件
CN113161335B (zh) * 2021-02-23 2022-09-20 青岛歌尔智能传感器有限公司 心率模组封装结构及其制备方法、以及可穿戴电子设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
KR100211421B1 (ko) * 1997-06-18 1999-08-02 윤종용 중앙부가 관통된 플렉서블 회로기판을 사용한 반도체 칩 패키지
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
JP3228257B2 (ja) 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
TW409377B (en) * 1999-05-21 2000-10-21 Siliconware Precision Industries Co Ltd Small scale ball grid array package
KR100618542B1 (ko) 1999-07-27 2006-08-31 삼성전자주식회사 적층 패키지의 제조 방법
KR100338929B1 (ko) 1999-09-27 2002-05-30 박종섭 적층형 마이크로 비지에이 패키지 및 제조방법
JP2002216327A (ja) 2001-01-22 2002-08-02 Hitachi Ltd ヘッド用サスペンションおよびｉｃチップの実装方法
US20020100600A1 (en) * 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
KR20030029743A (ko) * 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지
US6867501B2 (en) * 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US7180640B2 (en) * 2002-09-20 2007-02-20 Maltseff Paul A Monolithic micro scanning device
US6933598B2 (en) * 2002-10-08 2005-08-23 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package and electrically shielded first package
TWI236077B (en) * 2002-12-31 2005-07-11 Unisemicon Co Ltd Stack package and fabricating method thereof
KR100546374B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564585B1 (ko) * 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
WO2006088270A1 (en) * 2005-02-15 2006-08-24 Unisemicon Co., Ltd. Stacked package and method of fabricating the same
KR100650734B1 (ko) * 2005-04-29 2006-11-27 주식회사 하이닉스반도체 에프비지에이 패키지
KR100829614B1 (ko) * 2006-12-29 2008-05-14 삼성전자주식회사 반도체 스택 패키지 및 그의 제조 방법
KR101465161B1 (ko) * 2008-09-04 2014-11-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법

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