CN111863794B - 一种半导体封装器件 - Google Patents

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Abstract

本申请公开了一种半导体封装器件，属于半导体技术领域。本申请公开的半导体封装器件包括封装基板、至少一个第一封装体、感光芯片和弯折的电连接件。其中，需要与感光芯片互连的主芯片设置于第一封装体中，第一封装体表面具有外露的与主芯片电连接的电连接点；电连接件将第一封装体表面的部分电连接点与感光芯片电连接，第一封装体表面的其余部分电连接点与封装基板电连接，且感光芯片、第一封装体和封装基板堆叠设置。因此节约了横向空间，减小了感光芯片与第一封装体互连形成的半导体封装器件的整体体积，提高了集成度。

Description

一种半导体封装器件
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体封装器件。
背景技术
随着电子产品的更新换代，愈发要求电子产品的功能更多元化而体积更精小化，因此对于能够实现不同功能的芯片的集成方式需要尽可能减小其集成后的体积。现有技术中，将感光芯片与其他功能芯片集成时，通常采用横向排布的方式将其他功能芯片排布在感光芯片两侧，通过打线的方式互连，再与封装基板等其他器件连接形成半导体封装器件。如此设置的半导体封装器件往往横向尺寸较大，不利于提高集成度。
发明内容
本申请主要解决的技术问题是提供一种半导体封装器件，能够减小半导体封装器件的横向尺寸，提高集成度。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种半导体封装器件，包括：
封装基板；至少一个第一封装体，所述第一封装体包括主芯片和第一电连接结构，所述第一电连接结构与所述主芯片的功能面上的焊盘电连接，所述第一电连接结构具有从所述第一封装体的表面外露的电连接点，所述主芯片的功能面与所述封装基板相对设置，且从所述第一封装体的表面外露的部分所述电连接点与所述封装基板电连接；感光芯片，位于所述第一封装体远离所述封装基板的一侧表面，且所述感光芯片的非功能面与所述主芯片的非功能面相对且固定设置；弯折的电连接件，所述电连接件的一端与所述感光芯片的功能面上的焊盘电连接，另一端与从所述第一封装体的表面外露的其余部分所述电连接点电连接。
其中，所述电连接件为柔性的导电基带，所述导电基带的第一表面设置有外露的导电部，所述导电部与从所述第一封装体的表面外露的所述其余部分电连接点以及所述感光芯片的所述焊盘电连接。
其中，所述半导体封装器件还包括第一导电柱，所述第一导电柱的一端与从所述第一封装体的表面外露的所述部分电连接点电连接，另一端与所述封装基板电连接。
其中，所述半导体封装器件还包括逻辑芯片，位于所述第一封装体与所述封装基板之间，所述逻辑芯片的功能面朝向所述第一导电柱，且所述逻辑芯片的功能面上的部分焊盘与所述第一导电柱的所述另一端电连接，所述逻辑芯片的功能面上的其余部分所述焊盘与所述封装基板通过键合线电连接。
其中，所述半导体封装器件还包括其他芯片，设置于所述逻辑芯片的功能面上，所述其他芯片包括动态随机存取存储器芯片DRAM。
其中，所述感光芯片的所述非功能面一侧设置有多个所述第一封装体，且多个所述第一封装体同层且间隔设置；所述半导体封装器件还包括底填胶，所述底填胶填充多个所述第一封装体之间的空间以及所述第一封装体与所述封装基板之间的空间。
其中，每个所述第一封装体的至少一个侧面与所述感光芯片的一个侧面齐平。
其中，所述半导体封装器件还包括透明盖板，位于所述感光芯片的功能面一侧，所述透明盖板的边缘区域与位于所述感光芯片的功能面一侧的所述电连接件表面固定连接。
其中，所述第一封装体还包括第一塑封层和保护层；其中，所述第一塑封层覆盖所述主芯片的侧面和功能面，且所述主芯片的所述焊盘从所述第一塑封层中露出；所述第一电连接结构位于所述第一塑封层的至少部分表面，所述保护层覆盖所述第一电连接结构的至少部分表面，使所述第一电连接结构具有从所述第一封装体表面露出的所述电连接点。
其中，所述第一电连接结构全部位于所述第一塑封层和所述保护层之间，且所述第一电连接结构具有从所述保护层远离所述主芯片的一侧表面外露的所述电连接点；或者，部分所述第一电连接结构位于所述第一塑封层和所述保护层之间，其余部分所述第一电连接结构位于所述第一塑封层的侧面，且所述其余部分所述第一电连接结构具有从所述第一封装体侧面外露的所述电连接点。
本申请的有益效果是：区别于现有技术的情况，本申请提供的半导体封装器件包括封装基板、至少一个第一封装体、感光芯片和弯折的电连接件。其中，需要与感光芯片互连的主芯片设置于第一封装体中，第一封装体表面具有外露的与主芯片电连接的电连接点；电连接件将第一封装体表面的部分电连接点与感光芯片电连接，第一封装体表面的其余部分电连接点与封装基板电连接，且感光芯片、第一封装体和封装基板堆叠设置。因此节约了横向空间，减小了感光芯片与第一封装体互连形成的半导体封装器件的整体体积，提高了集成度。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请半导体封装器件一实施方式的结构示意图；
图2为图1中第一封装体的放大结构示意图；
图3为第一封装体另一实施方式的结构示意图；
图4为本申请半导体封装器件另一实施方式的结构示意图；
图5为图4中第一封装体的放大结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
本申请半导体封装器件中感光芯片与其他功能芯片进行互连，其中，其他功能芯片可以是例如DSP芯片(Digital Signal Processor，数字信号处理器、MCU芯片(MicroControl Unit，微控制器单元)、MPU芯片(Micro Processor Unit，微处理器单元)等主芯片，与感光芯片互连之前，将其设置在第一封装体中。为了提高感光芯片与上述第一封装体互连形成的半导体封装器件的集成度，本申请提出了以下解决方案。
请参阅图1和图2，图1为本申请半导体封装器件一实施方式的结构示意图，图2为图1中第一封装体的放大结构示意图。本申请半导体封装器件包括：封装基板15、至少一个第一封装体13、感光芯片12和弯折的电连接件11。
其中，第一封装体13包括主芯片131和第一电连接结构132，第一电连接结构132为图案化的，分别与主芯片131的功能面上对应的焊盘1311电连接，第一电连接结构132具有从第一封装体13的表面外露的电连接点A，图2示意性画出第一电连接结构132具有从第一封装体13的下表面外露的电连接点A。主芯片131的功能面与封装基板15相对设置，且从第一封装体13的表面外露的部分电连接点A与封装基板15电连接。
其中，感光芯片12位于第一封装体13远离封装基板15的一侧表面，且感光芯片12的非功能面与主芯片131的非功能面相对且固定设置。电连接件11的一端(图1中电连接件11上部的一端)与感光芯片12的功能面上的焊盘121电连接，另一端(图1中电连接件11下部的一端)与从第一封装体13的表面外露的其余部分电连接点A(未与封装基板15电连接的电连接点)电连接。其中，感光芯片12的焊盘121位置处和主芯片131的焊盘1311位置处均可以预先设置金属凸块，以将感光芯片12和主芯片131的电连接位置引出。
其中，电连接件11为柔性的导电基带，可以任意弯折，如软质硅基带，导电基带的第一表面设置有外露的导电部(图未示)，导电部与从第一封装体13的表面外露的其余部分电连接点以及感光芯片12的焊盘121电连接。
本实施方式中，电连接件将第一封装体表面的部分电连接点与感光芯片电连接，第一封装体表面的其余部分电连接点与封装基板电连接，且感光芯片、第一封装体和封装基板堆叠设置。因此节约了横向空间，减小了感光芯片与第一封装体互连形成的半导体封装器件的整体体积，提高了集成度。
进一步地，请继续参阅图1和图2，本申请半导体封装器件还包括第一导电柱14，第一导电柱14的一端(图1中第一导电柱14朝上的一端)与从第一封装体13的表面外露的部分电连接点电连接，另一端(图1中第一导电柱14朝下的一端)与封装基板15电连接。也就是说，本实施方式利用第一导电柱14将从第一封装体13的表面外露的部分电连接点与封装基板15电连接。其中，第一导电柱14可以为铜、镍、金等材质，可通过光刻工艺配合电镀工艺形成，其尺寸和材质可按实际需求适应性调整，工艺成熟，操作简单，器件良率更高。
进一步地，请继续参阅图1和图2，感光芯片12的非功能面一侧设置有多个第一封装体13，且多个第一封装体13同层且间隔设置。图1中示意性画出一个感光芯片12的非功能面一侧同层且间隔设置有两个第一封装体13的情况。其中，每个第一封装体13的至少一个侧面与感光芯片12的一个侧面齐平，例如图1中感光芯片12的两个侧面分别与一个第一封装体13的一个侧面齐平，使得电连接件11能够更稳固地粘贴在感光芯片12和第一封装体13的侧面，使得半导体封装器件的横向尺寸尽可能地小，从而减小其体积，提高其集成度。
此外，本申请半导体封装器件还包括底填胶17，底填胶17填充多个第一封装体13之间的空间以及第一封装体13与封装基板15之间的空间。也就是说，底填胶17包裹第一导电柱14和电连接件11与第一封装体13连接的一端，从而使得第一封装体13与封装基板15及电连接件11之间的连接更加稳固，使得本申请半导体封装器件稳定性更高，且减少了横向导通的几率，器件的可靠性也更高。
在其他实施方式中，在形成第一导电柱14之前，还可以在第一封装体13之间的空间内形成塑封层，使本申请半导体封装器件的稳定性更高。
进一步地，请继续参阅图1，本申请半导体封装器件还包括透明盖板18，位于感光芯片12的功能面一侧，透明盖板18的边缘区域与位于感光芯片12的功能面一侧的电连接件11表面固定连接。具体地，可以预先在电连接件11与感光芯片12电连接的一端涂覆非导电胶(图未示)，然后将透明盖板18的边缘区域通过预先涂覆的非导电胶与电连接件11粘合以形成固定连接。要使本申请半导体封装器件正常工作，需要使光线能够进入感光芯片12的感光区，同时还要对该感光区进行保护，因此可以使用绝缘的透明盖板(例如蓝宝石盖板)盖设在感光芯片12的功能面一侧，使光线可以透过蓝宝石盖板的中心区域进入感光芯片12的感光区。
进一步地，请继续参阅图1和图2，本申请中第一封装体13还包括第一塑封层133和保护层135。其中，第一塑封层133覆盖主芯片131的侧面和功能面，且主芯片131的焊盘1311从第一塑封层133中露出。当焊盘1311的表面未突出于主芯片131的功能面时，覆盖该功能面的第一塑封层133被研磨掉，使得焊盘1311能够露出，即第一塑封层133仅覆盖主芯片131的侧面。在其他的实施方式中，当焊盘1311的表面突出于主芯片131的功能面或者在焊盘1311位置处形成有金属凸块时，第一塑封层133a覆盖主芯片131的侧面和功能面，且焊盘1311或者金属凸块从第一塑封层133a中露出，如图3所示，图3为第一封装体另一实施方式的结构示意图。
此外，第一封装体13中的第一电连接结构132位于第一塑封层133的至少部分表面，保护层135覆盖第一电连接结构132的至少部分表面，使第一电连接结构132具有从第一封装体13表面露出的电连接点。具体地，图2和图3中，第一电连接结构132由溅射金属层1321和导电柱1322形成，其中，溅射金属层1321是图案化的，其不同部分分别与对应的焊盘1311和导电柱1322形成电连接。其中，保护层135覆盖第一电连接结构132的下表面和侧面，仅暴露导电柱1322远离主芯片131的一侧表面，暴露的部分成为从第一封装体13表面露出的电连接点A。也就是说第一电连接结构132全部位于第一塑封层133或者133a和保护层135之间，且第一电连接结构132具有从保护层135远离主芯片131的一侧表面外露的电连接点。
此外，如图3所示，第一封装体13还可以包括图案化的第一钝化层134，位于第一塑封层133a和溅射金属层1321之间，第一钝化层134对应于焊盘1311位置处设置有通孔，图案化的溅射金属层1321的不同部分通过该通孔与对应的焊盘1311形成电连接。
本实施方式中，如此设置第一封装体的结构能够避免第一电连接结构与其他器件出现横向导通，从而提高本申请半导体封装器件的可靠性。
在另一实施方式中，请参阅图4和图5，图4为本申请半导体封装器件另一实施方式的结构示意图，图5为图4中第一封装体的放大结构示意图。该半导体封装器件包括：封装基板25、至少一个第一封装体23、感光芯片22和弯折的电连接件21。图4示意性画出一个感光芯片22与两个第一封装体23互连形成半导体封装器件的情况。
其中，感光芯片22位于第一封装体23远离封装基板25的一侧表面，且感光芯片22的非功能面与第一封装体23内的主芯片231的非功能面相对且固定设置。电连接件21的一端(图4中电连接件21上部的一端)与感光芯片22的功能面上的焊盘221电连接，另一端(图4中电连接件21下部的一端)与从第一封装体23的一个侧面外露的电连接点B电连接。
其中，第一封装体23包括主芯片231和第一电连接结构232，第一电连接结构232是图案化的，分别与主芯片231的功能面上对应的焊盘2311电连接，第一电连接结构232具有从第一封装体23的表面外露的电连接点，图5示意性画出第一电连接结构232具有从第一封装体23的侧面外露的电连接点B，在与感光芯片22互连之前，还可以在第一封装体23的下表面形成通孔，以暴露出其下表面的部分电连接点(未标示)。主芯片231的功能面与封装基板25相对设置，且从第一封装体23的下表面外露的部分电连接点与封装基板25电连接。
具体地，半导体封装器件还包括第一导电柱24和逻辑芯片26，从第一封装体23的下表面外露的部分电连接点与封装基板25通过第一导电柱24和逻辑芯片26形成电连接。其中，逻辑芯片26位于第一封装体23与封装基板25之间，逻辑芯片26的功能面朝向第一导电柱24，第一导电柱24的一端(图4中第一导电柱24朝上的一端)与从第一封装体23的下表面外露的部分电连接点电连接，另一端(图4中第一导电柱24朝下的一端)与逻辑芯片26功能面上的部分焊盘261电连接，逻辑芯片26的功能面上的其余部分焊盘261与封装基板25通过键合线L电连接。也就是说，本实施方式利用第一导电柱24将从第一封装体23的下表面外露的部分电连接点与逻辑芯片26电连接，逻辑芯片26再与封装基板25电连接。其中，第一导电柱24可以为铜、镍、金等材质，可通过光刻工艺配合电镀工艺形成，其尺寸和材质可按实际需求适应性调整，工艺成熟，操作简单，器件良率更高。
进一步地，本实施方式中半导体封装器件还包括底填胶27、其他芯片29和透明盖板28。其中，底填胶27填充多个第一封装体23之间的空间以及第一封装体23与逻辑芯片26之间的空间。也就是说，底填胶27包裹第一导电柱24，对其起到保护作用，且可以使第一封装体23与逻辑芯片26之间的连接更加稳固。其中，透明盖板28位于感光芯片22的功能面一侧，透明盖板28的边缘区域与位于感光芯片22的功能面一侧的电连接件21表面固定连接。其中，其他芯片29设置于逻辑芯片26的功能面上，其他芯片29包括动态随机存取存储器芯片DRAM。
本实施方式的半导体封装器件中，感光芯片除了与第一封装体内的主芯片电连接之外，还需要与逻辑芯片电连接，其中电连接件将第一封装体侧面的部分电连接点与感光芯片电连接，第一封装体下表面的部分电连接点通过第一导电柱与逻辑芯片电连接，逻辑芯片再与封装基板电连接，且感光芯片、第一封装体、逻辑芯片和封装基板堆叠设置。本实施方式采用层层堆叠的方式有效减少了本申请半导体封装器件的横向尺寸，减小了感光芯片与第一封装体和逻辑芯片互连形成的半导体封装器件的整体体积，提高了其集成度。
进一步地，请继续参阅图4和图5，第一封装体23还包括第一塑封层233和保护层235。其中，第一塑封层233覆盖主芯片231的侧面和功能面，且主芯片231的焊盘2311从第一塑封层233中露出。当焊盘2311的表面未突出于主芯片231的功能面时，覆盖该功能面的第一塑封层233被研磨掉，使得焊盘2311能够露出，即第一塑封层233仅覆盖主芯片231的侧面。在其他的实施方式中，当焊盘2311的表面突出于主芯片231的功能面或者在焊盘2311位置处形成有金属凸块时，第一塑封层覆盖主芯片231的侧面和功能面，且焊盘2311或者金属凸块从第一塑封层中露出。
此外，第一封装体23中的第一电连接结构232位于第一塑封层233的至少部分表面，保护层235覆盖第一电连接结构232的至少部分表面，使第一电连接结构232具有从第一封装体23表面露出的电连接点。具体地，图5中，第一电连接结构232由导电柱2321和溅射金属层2322形成，其中，溅射金属层2322为图案化的，其不同部分分别与对应的焊盘2311和导电柱2321形成电连接。其中，保护层235覆盖第一电连接结构232的下表面，第一塑封层233覆盖位于左侧的导电柱2321，使得第一封装体23仅暴露另一侧的导电柱2321，暴露的部分成为从第一封装体23侧面露出的电连接点B。也就是说部分第一电连接结构232(溅射金属层2322)位于第一塑封层233和保护层235之间，其余部分第一电连接结构232(导电柱2321)位于第一塑封层233的侧面，且其余部分第一电连接结构232具有从第一封装体23侧面外露的电连接点。
图4所示两个第一封装体23与一个感光芯片22互连时，为了避免两个第一封装体23相对的侧面产生横向导通，将这两个侧面的导电柱2321由第一塑封层233覆盖，即第一封装体23仅暴露与电连接件21电连接的一个侧面的导电柱2321。而且，为了使第一封装体23与第一导电柱24形成电连接，保护层235上对应于第一导电柱24形成有通孔，该通孔暴露出第一封装体23下表面的部分电连接点。
本实施方式中，如此设置第一封装体的结构能够避免第一电连接结构与其他器件出现横向导通，从而提高本申请半导体封装器件的可靠性。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种半导体封装器件，其特征在于，包括：
封装基板；
多个同层且间隔设置的第一封装体，所述第一封装体包括主芯片和第一电连接结构，所述第一电连接结构与所述主芯片的功能面上的焊盘电连接，所述第一电连接结构具有从所述第一封装体的表面外露的电连接点，所述主芯片的功能面与所述封装基板相对设置，且从所述第一封装体的下表面外露的部分所述电连接点与所述封装基板电连接；
感光芯片，位于所述第一封装体远离所述封装基板的一侧表面，且所述感光芯片的非功能面与所述主芯片的非功能面相对且固定设置；每个所述第一封装体的至少一个侧面与所述感光芯片的一个侧面齐平；
弯折的电连接件，所述电连接件的一端与所述感光芯片的功能面上的焊盘电连接，另一端与从所述第一封装体的一个侧面外露的所述电连接点电连接。
2.根据权利要求1所述的半导体封装器件，其特征在于，所述电连接件为柔性的导电基带，所述导电基带的第一表面设置有外露的导电部，所述导电部与从所述第一封装体的一个侧面外露的所述电连接点以及所述感光芯片的所述焊盘电连接。
3.根据权利要求1或者2所述的半导体封装器件，其特征在于，所述半导体封装器件还包括第一导电柱，所述第一导电柱的一端与从所述第一封装体的表面外露的所述部分电连接点电连接，另一端与所述封装基板电连接。
4.根据权利要求3所述的半导体封装器件，其特征在于，所述半导体封装器件还包括逻辑芯片，位于所述第一封装体与所述封装基板之间，所述逻辑芯片的功能面朝向所述第一导电柱，且所述逻辑芯片的功能面上的部分焊盘与所述第一导电柱的另一端电连接，所述逻辑芯片的功能面上的其余部分所述焊盘与所述封装基板通过键合线电连接。
5.根据权利要求4所述的半导体封装器件，其特征在于，所述半导体封装器件还包括其他芯片，设置于所述逻辑芯片的功能面上，所述其他芯片包括动态随机存取存储器芯片DRAM。
6.根据权利要求1所述的半导体封装器件，其特征在于，
所述半导体封装器件还包括底填胶，所述底填胶填充多个所述第一封装体之间的空间以及所述第一封装体与所述封装基板之间的空间。
7.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括透明盖板，位于所述感光芯片的功能面一侧，所述透明盖板的边缘区域与位于所述感光芯片的功能面一侧的所述电连接件表面固定连接。
8.根据权利要求1所述的半导体封装器件，其特征在于，所述第一封装体还包括第一塑封层和保护层；其中，所述第一塑封层覆盖所述主芯片的侧面和功能面，且所述主芯片的所述焊盘从所述第一塑封层中露出；所述第一电连接结构位于所述第一塑封层的至少部分表面，所述保护层覆盖所述第一电连接结构的至少部分表面，使所述第一电连接结构具有从所述第一封装体表面露出的所述电连接点。
9.根据权利要求8所述的半导体封装器件，其特征在于，所述第一电连接结构全部位于所述第一塑封层和所述保护层之间，且所述第一电连接结构具有从所述保护层远离所述主芯片的一侧表面外露的所述电连接点；或者，部分所述第一电连接结构位于所述第一塑封层和所述保护层之间，其余部分所述第一电连接结构位于所述第一塑封层的侧面，且所述其余部分所述第一电连接结构具有从所述第一封装体侧面外露的所述电连接点。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161335B (zh) * 2021-02-23 2022-09-20 青岛歌尔智能传感器有限公司 心率模组封装结构及其制备方法、以及可穿戴电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441476B1 (en) * 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
CN103594432A (zh) * 2013-10-31 2014-02-19 中国科学院微电子研究所 一种刚柔结合板的三维封装散热结构
CN106024749A (zh) * 2015-03-31 2016-10-12 意法半导体有限公司 具有柱和凸块结构的半导体封装体
CN110364513A (zh) * 2018-03-26 2019-10-22 三星电子株式会社 半导体芯片和包括半导体芯片的半导体封装
CN111180474A (zh) * 2018-11-12 2020-05-19 通富微电子股份有限公司 一种半导体封装器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621991B1 (ko) * 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
TWI322492B (en) * 2006-05-30 2010-03-21 Advanced Semiconductor Eng Stacked semiconductor package having flexible circuit board therein
CN103681458B (zh) * 2012-09-03 2016-06-01 华进半导体封装先导技术研发中心有限公司 一种制作嵌入式超薄芯片的三维柔性堆叠封装结构的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441476B1 (en) * 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
CN103594432A (zh) * 2013-10-31 2014-02-19 中国科学院微电子研究所 一种刚柔结合板的三维封装散热结构
CN106024749A (zh) * 2015-03-31 2016-10-12 意法半导体有限公司 具有柱和凸块结构的半导体封装体
CN110364513A (zh) * 2018-03-26 2019-10-22 三星电子株式会社 半导体芯片和包括半导体芯片的半导体封装
CN111180474A (zh) * 2018-11-12 2020-05-19 通富微电子股份有限公司 一种半导体封装器件

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