KR101473905B1 - 오프셋 적층형 다이를 구비한 집적회로 패키지 시스템 - Google Patents

오프셋 적층형 다이를 구비한 집적회로 패키지 시스템 Download PDF

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Abstract

캐리어(106) 상방에 제1 집적회로 소자(104)를 장착하는 단계, 제1 집적회로 소자(104) 상방에, 접착제 스페이서(212)를 구비하는 제2 집적회로 소자(108)를 오프셋 구성으로 장착하는 단계, 캐리어(106)와 제1 집적회로 소자(104) 사이에 제1 내부 상호접속부(118)를 접속시키되, 제1 내부 상호접속부(118)가 접착제 스페이서(212) 내에 위치하도록 접속시키는 단계, 캐리어(106)와 제2 집적회로 소자(108) 사이에 제2 내부 상호접속부(120)를 접속시키는 단계, 및 제1 집적회로 소자(104), 제2 집적회로 소자(108), 제1 내부 상호접속부(118) 및 제2 내부 상호접속부(120)를 봉입하는 단계를 포함하는 집적회로 패키지 시스템(1100)이 제공된다.

Description

오프셋 적층형 다이를 구비한 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH OFFSET STACKED DIE}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것이고, 보다 구체적으로는 다수의 집적회로를 구비한 집적회로 패키지 시스템에 관한 것이다.
전자장치에는 집적회로 패키지 내에 더 많은 집적회로가 요구되며, 이와는 역설적으로, 전자장치는 시스템 내에 증가하는 집적회로의 양에 대하여 더 작은 물리적 공간을 제공한다. 몇몇 기술들은 각 집적회로 내에 더 많은 기능을 통합하는 것에 주로 중점을 두고 있다. 다른 기술들은 이러한 집적회로를 단일 패키지 내에 적층하는 것에 중점을 두고 있다. 이러한 기술들은 집적회로 내에 더 많은 기능을 부여하지만, 높이 감소, 공간 감소 및 비용 절감에 대한 요건을 완전히 해결하지는 못한다.
스마트 폰, 개인 휴대 단말기(personal digital assistant), 위치 확인 서비스 장치(location based service device), 서버, 저장 어레이와 같은 현대의 전자장치에는, 비용 감소를 위하여, 계속 축소되는 물리적 공간 내에 더 많은 집적회로가 실장되고 있다. 이러한 요건을 충족하는 여러 기술들이 개발되어 왔다. 연구 및 개발 전략들 중 일부는 새로운 패키지 기술에 중점을 두고 있고, 또 다른 일부는 기존의 패키지 기술의 개선에 중점을 두고 있다. 기존의 패키지 기술의 연구 및 개발은 다양한 여러 방향으로 이루어질 수 있다.
비용 감소를 위한 하나의 입증된 방법은 종래의 제조 방법과 설비와 함께 패키지 기술을 사용하는 것이다. 역설적으로, 종래의 제조 공정의 재사용에 의해서는, 일반적으로 패키지 치수가 감소하지 않는다. 종래의 패키징 기술 분야에서는, 오늘날 계속 요구되는 집적회로와 패키지의 집적화를 비용 효율적으로 충족시키기 위한 노력이 이루어지고 있다.
여러 패키지 방안에 의하면, 다수의 집적회로 다이스 또는 패키지-인-패키지(PIP) 또는 이들의 조합이 적층된다. 적층된 각 집적회로로의 전기 접속은 실리콘 또는 인터포저와 같은 스페이서(spacer)에 의해 전형적으로 형성된 공간을 필요로 한다. 현재의 스페이서는 부수적인 단계와 구조를 필요로 하여 제조비를 증가시키고 제조 수율을 감소시킨다. 이러한 스페이서는 높이 감소의 양을 제한하기도 한다.
스페이서뿐만 아니라, 적층형 집적회로 다이스 또는 패키징된 적층형 집적회로 방안은 본드 와이어의 우발적인 단락을 겪기도 한다. 입출력(I/O) 밀도와 패키지 프로파일 요건에 의하여, 본드 패드와 본드 와이어는 더욱더 근접할 필요가 있다. 본드 와이어들이 더욱 근접함에 따라, 몰딩 공정 중에 와이어 루프의 쓸림(sweep)이 더욱 발생하기가 용이해지고 우발적인 단락을 야기하게 된다.
따라서, 제조비 절감, 수율 향상 및 신뢰성 개선을 제공하는 집적회로 패키지 시스템에 대한 필요성은 아직 존재한다. 비용을 절감하고 효율을 개선하기 위한 계속적인 필요성을 감안하면, 이러한 문제에 대한 해결책을 찾는 것이 더욱더 중요하다.
이러한 문제의 해결책은 오랜 기간에 걸쳐 강구되어 왔으나, 선행 기술은 어떠한 해결책도 제시하거나 제안하지 않았으며, 따라서 이러한 문제의 해결책은 당업자에게는 알려져 있지 않았다.
본 발명은, 캐리어 상방에 제1 집적회로 소자를 장착하는 단계, 제1 집적회로 소자 상방에, 접착제 스페이서를 구비하는 제2 집적회로 소자를 오프셋 구성으로 장착하는 단계, 캐리어와 제1 집적회로 소자 사이에 제1 내부 상호접속부를 접속시키되, 제1 내부 상호접속부가 접착제 스페이서 내에 위치하도록 접속시키는 단계, 캐리어와 제2 집적회로 소자 사이에 제2 내부 상호접속부를 접속시키는 단계, 및 제1 집적회로 소자, 제2 집적회로 소자, 제1 내부 상호접속부 및 제2 내부 상호접속부를 봉입하는 단계를 포함하는 집적회로 패키지 시스템을 제공한다.
본 발명의 특정 실시 형태는 전술한 특징에 부가하여 또는 대체하여 다른 특징을 가진다. 첨부 도면의 참조와 더불어 이하의 상세한 설명의 검토에 의해, 당업자에게는 이러한 특징들이 명백해질 것이다.
도 1은 본 발명의 제1 실시 형태에서의 집적회로 패키지 시스템의 평면도이다.
도 2는 도 1의 선 2-2를 따른 집적회로 패키지 시스템의 단면도이다.
도 3은 본 발명의 제2 실시 형태에서의 집적회로 패키지 시스템의 평면도이다.
도 4는 본 발명의 제3 실시 형태에서의 집적회로 패키지 시스템의 평면도이다.
도 5는 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템의 평면도이다.
도 6은 도 5의 선 5-5를 따른 집적회로 패키지 시스템의 단면도이다.
도 7은 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템의 평면도이다.
도 8은 도 7의 선 8-8을 따른 집적회로 패키지 시스템의 단면도이다.
도 9는 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템의 평면도이다.
도 10은 도 9의 선 10-10을 따른 집적회로 패키지 시스템의 단면도이다.
도 11은 본 발명의 실시 형태에서의 집적회로 패키지 시스템을 제조하기 위한 집적회로 패키지 시스템의 흐름도이다.
당해 분야의 기술자가 본 발명을 실시하고 이용할 수 있도록 이하에서 실시 형태에 대하여 충분하고 상세히 설명하기로 한다. 본 발명의 개시 내용에 기초한 다른 실시 형태도 가능하다는 점과, 본 발명의 범위로부터 벗어나지 않고 시스템, 공정 또는 기구적 변경이 이루어질 수 있다는 점을 이해하여야 한다.
이하의 설명에서, 본 발명의 완전한 이해를 위하여 구체적인 여러 상세 내용이 제공된다. 그러나, 본 발명이 이러한 구체적인 상세 내용 없이도 실시 가능하다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위하여, 공지된 회로, 시스템 구성, 및 공정 단계들의 일부는 상세히 설명되어 있지는 않다. 마찬가지로, 시스템의 실시 형태를 나타내는 도면은 반-도식적이고 실제 비율을 따르지 아니하며, 특히 일부 치수들은 명확히 표현되도록 하기 위한 것이고 도면 내에 상당히 과장되어 도시되어 있다.
또한, 일부 특징을 공유하는 다수의 실시 형태가 개시되고 설명된 경우에는, 예시, 설명 및 이해의 명확성과 편의를 위하여, 서로 유사하거나 동일한 특징에 대해서는 대체적으로 동일한 도면부호를 사용하여 설명하기로 한다. 실시 형태에는 단지 설명의 편의를 위하여 제1 실시 형태, 제2 실시 형태 등으로 번호가 부여되어 있으나, 다른 특별한 의미를 가지거나 본 발명을 한정하기 위한 것은 아니다.
설명을 위한 목적으로, 여기에서 사용된 "수평"이라는 용어는 방향에 무관하게 집적회로의 평면 또는 표면에 평행한 면으로 정의된다. "수직"이라는 용어는 위에서 정의한 수평에 대하여 수직인 방향을 칭한다. "상방", "하방", "하부", "상부", ("측벽"에서와 같이) "측", "상위", "하측", "상측", "위" 및 "아래"와 같은 용어는 수평면에 대하여 정의된다. 용어 "상(on)"은 부재들 사이의 직접적인 접촉이 존재함을 의미한다. 여기에서 사용된 용어 "처리"는, 물질 부착, 패턴화, 노광, 현상, 식각, 세정, 몰딩 및/또는 물질 제거, 또는 설명된 구조체를 형성함에 있어서 필요한 처리를 포함한다. 여기에서 사용된 용어 "시스템"은, 이 용어가 사용된 문맥에 따라 본 발명의 방법과 장치를 의미하고 지칭한다.
도 1을 참조하면, 본 발명의 제1 실시 형태에서의 집적회로 패키지 시스템(100)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(100)을 나타낸다. 집적회로 패키지 시스템(100)은 바람직하게는 적층 기판(laminate substrate)과 같은 캐리어(106) 상방에 집적회로 다이와 같은 제1 집적회로 소자(104)를 구비한다. 제1 집적회로 소자(104) 상방에는 집적회로 다이와 같은 제2 집적회로 소자(108)가 오프셋 구성으로 존재하는 것이 바람직하다. 오프셋 구성은 바람직하게는 제2 집적회로 소자(108)가 제1 집적회로 소자(104)의 제1 가장자리(first side)(110)를 노출시키는 구성을 가진다.
본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(118)가 제1 집적회로 소자(104)와 캐리어(106)를 접속시키는 것이 바람직하다. 제1 내부 상호접속부(118)는 제1 가장자리(110) 근방의 제1 집적회로 소자(104)의 노출부에 접속된다. 제1 내부 상호접속부(118)는 제2 집적회로 소자(108) 하방의 제1 집적회로 소자(104)의 일부에도 접속된다.
본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(120)가 제2 집적회로 소자(108)와 캐리어(106)를 접속시키는 것이 바람직하다. 제2 내부 상호접속부(120)는 제1 내부 상호접속부(118)들 사이에 또는 근방에 위치할 수 있거나, 제1 내부 상호접속부(118)와의 우발적인 단락을 일으키지 않으면서 제1 내부 상호접속부(118) 상방에 위치할 수도 있다.
예시적인 목적으로, 제1 집적회로 소자(104)와 제2 집적회로 소자(108)는 실 질적으로 동일한 크기로 도시되어 있으나, 제1 집적회로 소자(104)와 제2 집적회로 소자(108)는 크기가 다를 수도 있다는 점을 이해하여야 한다. 또한 예시적인 목적으로, 집적회로 패키지 시스템(100)은 적층 기판으로서의 캐리어(106)를 구비하는 것으로 도시되어 있으나, 캐리어(106)는 다른 유형일 수도 있다는 점을 이해하여야 한다. 예를 들면, 캐리어(106)는 리드(도시 생략)와 다이-부착 패들(die-attach paddle)(도시 생략)을 구비한 리드 프레임(도시 생략)으로 형성될 수도 있다.
도 2를 참조하면, 도 1의 선 2-2를 따른 집적회로 패키지 시스템(100)의 단면도가 도시되어 있다. 단면도에는, 제1 비능동면(non-active side)(202)과 제1 능동면(active side)(204)을 구비하는 제1 집적회로 소자(104)가 다이-부착 접착제와 같은 접착제(206)에 의해 캐리어(104) 상방에 부착된 것으로 도시되어 있다. 제1 비능동면(202)은 캐리어(106)와 대향한다. 제1 능동면(204)은 그 위에 제조된 능동 회로를 포함하고 캐리어(106)의 반대쪽을 향하여 있다. 제1 내부 상호접속부(118)는 제1 능동면(204)과 캐리어(106)를 접속시킨다.
제2 집적회로 소자(108)는 제2 비능동면(208)과 제2 능동면(210)을 구비하고, 제2 능동면은 그 위에 제조된 능동 회로를 구비한다. 필름 스페이서, 두꺼운 필름, 두꺼운 페이스트 접착제와 같은 접착제 스페이서(212)가 제2 비능동면(208)을 덮는다. 접착제 스페이서(212)를 구비하는 제2 집적회로(108)는, 제1 가장자리(110)를 따라서 제1 집적회로 소자(104)의 일부가 노출되도록, 제1 집적회로 소자(104) 상방에 오프셋 구성으로 장착된다. 접착제 스페이서(212)는 제1 집적회로 소자(104)를 오버행(overhang) 한다. 제2 집적회로 소자(108)는 제1 가장자리(110) 근방에서 제1 내부 상호접속부(118)와 제1 집적회로 소자(104)의 접속을 방해하지 않는다.
접착제 스페이서(212)는 제1 가장자리(110) 이외의 제1 집적회로 소자(104)의 가장자리 상방에 장착된다. 접착제 스페이서(212)는 여러 기능을 한다. 예를 들면, 접착제 스페이서(212)는 제1 집적회로 소자(104)와 제2 집적회로 소자(108) 사이의 부착 접착제로서의 기능을 한다. 또 다른 예로서, 접착제 스페이서(212)는, 제2 집적회로 소자(108)에 의해 노출되지 않은 제1 집적회로 소자(104)의 부분과 제1 내부 상호접속부(118)의 접속을 방해하거나 곤란하게 하지 않도록, 제1 집적회로 소자(104)와 제2 집적회로 소자(108) 사이의 스페이서로서의 기능도 한다. 제2 집적회로 소자(108) 하방의 제1 내부 상호접속부(118)는 바람직하게는 접착제 스페이서(212) 내에 위치한다.
제2 내부 상호접속부(120)는 제2 집적회로 소자(108)와 캐리어(106)를 접속시킨다. 접착제 스페이서(212)는 제1 내부 상호접속부(118)와 제2 내부 상호접속부(120) 사이에 여분의 거리를 또한 제공하여, 제2 내부 상호접속부(120)는 우발적인 단락 없이 제1 내부 상호접속부(118) 상방으로 만곡될 수 있다.
에폭시 몰딩 화합물과 같은 패키지 봉입체(214)가 캐리어(106) 상방의 제1 집적회로 소자(104), 제2 집적회로 소자(108), 제1 내부 상호접속부(118) 및 제2 내부 상호접속부(120)를 덮는다. 땜납 볼과 같은 외부 상호접속부(216)가 캐리어(106) 하방에 부착된다.
도 3을 참조하면, 본 발명의 제2 실시 형태에서의 집적회로 패키지 시스템(300)의 평면도가 도시되어 있다. 평면도는, 도 2의 패키지 봉입체와 같은 커버가 없는 집적회로 패키지 시스템(300)을 나타낸다. 집적회로 패키지 시스템(300)은 바람직하게는 적층 기판과 같은 캐리어(306) 상방에 집적회로 다이와 같은 제1 집 적회로 소자(304)를 구비한다. 집적회로 다이와 같은 제2 집적회로 소자(308)는 바람직하게는 제1 집적회로 소자(304) 상방에 오프셋 구성으로 배치된다.
오프셋 구성은 바람직하게는 제2 집적회로 소자(308)가 제1 집적회로 소자(304)의 제1 가장자리(310)의 일부, 제2 가장자리(312)의 일부, 제3 가장자리(314) 및 제4 가장자리(316)를 노출시키는 구성을 가진다. 제1 가장자리(310)와 제2 가장자리(312)는 서로 인접하는 가장자리이다. 제1 가장자리(310)와 제3 가장자리(314)는 서로 대향하는 가장자리이다.
본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(318)는 바람직하게는 제1 집적회로 소자(304)와 캐리어(306)를 접속시킨다. 제1 내부 상호접속부(318)는 제3 가장자리(314)와 제4 가장자리(316) 근방의 제1 집적회로 소자(304)의 노출부에 접속된다. 제1 내부 상호접속부(318)는 제2 집적회로 소자(308) 하방의 제1 가장자리(310)와 제2 가장자리(312) 근방에서 제1 집적회로 소자(304)의 일부에도 접속된다. 도 2의 접착제 스페이서(212)는 바람직하게는 제1 집적회로 소자(304)와 제2 집적회로 소자(308) 사이에도 존재하여, 도 2의 집적회로 패키지 시스템(100)에 대하여 설명한 것과 같은 실질적으로 동일한 기능을 제공한다.
본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(320)는 바람직하게는 제2 집적회로 소자(308)와 캐리어(306)를 접속시킨다. 제2 내부 상호접속부(320)는 제1 내부 상호접속부(318)들 사이에 또는 근방에 위치할 수 있거나, 제1 내부 상호접속부(318)와의 우발적인 단락을 일으키지 않으면서 제1 내부 상호 접속부(318) 상방에 위치할 수도 있다.
예시적인 목적으로, 제1 집적회로 소자(304)와 제2 집적회로 소자(308)는 실질적으로 동일한 크기로 도시되어 있으나, 제1 집적회로 소자(304)와 제2 집적회로 소자(308)는 크기가 다를 수도 있다는 점을 이해하여야 한다. 또한 예시적인 목적으로, 집적회로 패키지 시스템(300)은 적층 기판으로서의 캐리어(306)를 구비하는 것으로 도시되어 있으나, 캐리어(306)는 다른 유형일 수도 있다는 점을 이해하여야 한다. 예를 들면, 캐리어(306)는 리드(도시 생략)와 다이-부착 패들(도시 생략)을 구비한 리드 프레임(도시 생략)으로 형성될 수도 있다.
도 4를 참조하면, 본 발명의 제3 실시 형태에서의 집적회로 패키지 시스템(400)의 평면도가 도시되어 있다. 평면도는 도 2의 패키지 봉입체와 같은 커버가 없는 집적회로 패키지 시스템(400)을 나타낸다. 집적회로 패키지 시스템(400)은 바람직하게는 적층 기판과 같은 캐리어(406) 상방에 집적회로 다이와 같은 제1 집적회로 소자(404)를 구비한다. 집적회로 다이와 같은 제2 집적회로 소자(408)는 바람직하게는 제1 집적회로 소자(404) 상방에 오프셋 구성으로 배치된다.
오프셋 구성은 바람직하게는 제2 집적회로 소자(408)가 제1 집적회로 소자(404)의 제1 가장자리(410), 제2 가장자리(412), 제3 가장자리(414)의 일부, 제4 가장자리(416)의 일부를 노출시키는 구성을 가진다. 제1 가장자리(410)와 제2 가장자리(412)는 서로 인접하는 가장자리이다. 제1 가장자리(410)와 제3 가장자리(414)는 서로 대향하는 가장자리이다.
본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(418)는 바 람직하게는 제1 집적회로 소자(404)와 캐리어(406)를 접속시킨다. 제1 내부 상호접속부(418)는 제1 가장자리(410)와 제2 가장자리(412) 근방의 제1 집적회로 소자(404)의 노출부에 접속된다. 제1 내부 상호접속부(418)는 제2 집적회로 소자(408) 하방의 제3 가장자리(414)와 제4 가장자리(416) 근방에서 제1 집적회로 소자(404)의 일부에도 접속된다. 도 2의 접착제 스페이서(212)는 바람직하게는 제1 집적회로 소자(404)와 제2 집적회로 소자(408) 사이에도 존재하여, 도 2의 집적회로 패키지 시스템(100)에 대하여 설명한 것과 같은 실질적으로 동일한 기능을 제공한다.
본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(420)는 바람직하게는 제2 집적회로 소자(408)와 캐리어(406)를 접속시킨다. 제2 내부 상호접속부(420)는 제1 내부 상호접속부(418)들 사이에 또는 근방에 위치할 수 있거나, 제1 내부 상호접속부(418)와의 우발적인 단락을 일으키지 않으면서 제1 내부 상호접속부(418) 상방에 위치할 수도 있다.
예시적인 목적으로, 제1 집적회로 소자(404)와 제2 집적회로 소자(408)는 실질적으로 동일한 크기로 도시되어 있으나, 제1 집적회로 소자(404)와 제2 집적회로 소자(408)는 크기가 다를 수도 있다는 점을 이해하여야 한다. 또한 예시적인 목적으로, 집적회로 패키지 시스템(400)은 적층 기판으로서의 캐리어(406)를 구비하는 것으로 도시되어 있으나, 캐리어(406)는 다른 유형일 수도 있다는 점을 이해하여야 한다. 예를 들면, 캐리어(406)는 리드(도시 생략)와 다이-부착 패들(도시 생략)을 구비한 리드 프레임(도시 생략)으로 형성될 수도 있다.
도 5를 참조하면, 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템(500)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(500)을 나타낸다. 집적회로 패키지 시스템(500)은 바람직하게는 적층 기판과 같은 캐리어(504) 상방에 패키징된 집적회로와 같은 제1 집적회로 소자(502)를 구비한다. 패키징 집적회로와 같은 제2 집적회로 소자(506)는 바람직하게는 제1 집적회로 소자(502) 상방에 오프셋 구성으로 배치된다. 오프셋 구성은 바람직하게는 제2 집적회로 소자(506)가 제1 집적회로 소자(502)의 제1 가장자리(508), 제2 가장자리(510)의 일부를 노출시키는 구성을 가진다.
본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(516)는 바람직하게는 제1 집적회로 소자(502)의 단자 패드 또는 접속 위치(connection site)와 같은 제1 단자(518)와 캐리어(504)의 접촉 패드(520)를 접속시킨다. 제1 내부 상호접속부(516)는 바람직하게는 제1 가장자리(508)와 제2 가장자리(510)에 근방에서 제1 집적회로 소자(502)에 접속된다. 제1 내부 상호접속부(516)는 제2 집적회로 소자(506) 하방의 제1 집적회로 소자(502)의 일부에도 접속된다.
본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(522)는 바람직하게는 제2 집적회로 소자(506)의 단자 패드 또는 접속 위치와 같은 제2 단자(524)와 접촉 패드(520)를 접속시킨다. 제2 내부 상호접속부(522)는 제1 내부 상호접속부(516)들 사이에 또는 근방에 위치할 수 있거나, 제1 내부 상호접속부(516)와의 우발적인 단락을 일으키지 않으면서 제1 내부 상호접속부(516) 상방에 위치할 수도 있다.
예시적인 목적으로, 제1 집적회로 소자(502)와 캐리어(504) 사이에는 제한된 개수의 제1 내부 상호접속부(516)가 도시되어 있으나, 제1 집적회로 소자(502)와 캐리어(504) 사이의 제1 내부 상호접속부(516)의 개수는 적절하게 결정된 개수일 수 있다는 점을 이해하여야 한다. 또한 예시적인 목적으로, 제2 집적회로 소자(506)와 캐리어(504) 사이에는 제한된 개수의 제2 내부 상호접속부(522)가 도시되어 있으나, 제2 집적회로 소자(506)와 캐리어(504) 사이의 제2 내부 상호접속부(522)의 개수는 적절하게 결정된 개수일 수 있다는 점을 이해하여야 한다.
도 6을 참조하면, 도 5의 선 6-6을 따른 집적회로 패키지 시스템(500)의 단면도가 도시되어 있다. 단면도는 제1 집적회로 소자(502)와 제2 집적회로 소자(506)를 구비하는 집적 패키지-인-패키지 시스템으로서 집적회로 패키지 시스템(500)을 나타낸다.
제1 집적회로 소자(502)는 에폭시 몰딩 화합물과 같은 제1 봉입체(602)와 제1 기판(604)을 포함한다. 제1 집적회로 소자(502)는 제1 봉입체(602)가 캐리어(504)와 대향하는 상태로 캐리어(504) 상방에 장착된다. 제1 내부 상호접속부(516)는 바람직하게는 제1 기판(604)의 제1 단자(518)와 접촉 패드(520)를 접속시킨다.
제2 집적회로 소자(506)는 에폭시 몰딩 화합물과 같은 제2 봉입체(606)와 제2 기판(608)을 포함한다. 필름 스페이서, 두꺼운 필름, 또는 두꺼운 페이스트 접착제와 같은 접착제 스페이서(610)가 제2 봉입체(606)의 수평부를 덮는다. 접착제 스페이서(610)를 구비하는 제2 집적회로 소자(506)는, 제2 집적회로 소자(506)가 제1 내부 상호접속부(516)와 제1 집적회로 소자(502) 사이의 접속을 방해하지 않도록, 제1 집적회로 소자(502) 상방에 장착된다. 접착제 스페이서(610)는 제1 기판(604) 상방에 장착된다.
접착제 스페이서(610)는 여러 기능을 한다. 예를 들면, 접착제 스페이서(610)는 제1 집적회로 소자(502)와 제2 집적회로 소자(506) 사이의 부착 접착제로서의 기능을 할 수도 있다. 또 다른 예로서, 접착제 스페이서(610)는, 제1 내부 상호접속부(516)와 제1 기판(604)의 제1 단자의 접속을 방해하거나 곤란하게 하지 않도록, 제1 집적회로 소자(502)와 제2 집적회로 소자(506) 사이의 스페이서로서의 기능도 한다. 제2 집적회로 소자(506) 하방의 제1 내부 상호접속부(516)는 바람직하게는 접착제 스페이서(610) 내에 위치한다.
제2 내부 상호접속부(522)는 제2 기판(608)과 캐리어(504)를 접속시킨다. 접착제 스페이서(610)는 제1 내부 상호접속부(516)와 제2 내부 상호접속부(522) 사이에 여분의 거리를 또한 제공하여, 제2 내부 상호접속부(522)는 우발적인 단락 없이 제1 내부 상호접속부(516) 상방으로 만곡될 수 있다.
에폭시 몰딩 화합물과 같은 패키지 봉입체(612)가 캐리어(504) 상방의 제1 집적회로 소자(502), 제2 집적회로 소자(506), 제1 내부 상호접속부(516) 및 제2 내부 상호접속부(522)를 덮는다. 캐리어(504) 하방에는 땜납 볼과 같은 외부 상호접속부(614)가 부착된다.
제1 집적회로 소자(502)는 바람직하게는 제1 기판(604) 하방에 장착된 제1 집적회로 다이(616)를 또한 포함한다. 제1 집적회로 소자(502)는, 제1 집적회로 다 이(616) 하방에, 제1 집적회로 다이(616)의 접속 위치와 같은 제1 본드 패드(620)를 노출시키는 오프셋 구성으로 장착된 제2 집적회로 다이(618)를 또한 포함한다. 본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(622)는 바람직하게는 제1 본드 패드(620)와 제1 기판(604)을 접속시킨다. 본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(624)는 바람직하게는 제1 기판(604)과 제2 집적회로 다이(618)의 접속 위치와 같은 제2 본드 패드(626)를 접속시킨다. 제1 봉입체(602)는 제1 기판(604) 하방의 제1 집적회로 다이(616), 제2 집적회로 다이(618), 제1 내부 상호접속부(622) 및 제2 내부 상호접속부(624)를 덮는다.
제2 집적회로 소자(506)는 바람직하게 실질적으로 동일한 구조로 도시되어 있다. 예시적인 목적으로, 제1 집적회로 소자(502)와 제2 집적회로 소자(506)는 오프셋 구성으로 적층된 집적회로로 도시되어 있으나, 제1 집적회로 소자(502)와 제2 집적회로 소자(506)는 다른 유형의 집적회로 소자일 수도 있다. 예를 들면, 제1 집적회로 소자(502)와 제2 집적회로 소자(506)는 적층된 집적회로가 아닐 수도 있다. 다른 예로서, 제1 집적회로 소자(502)와 제2 집적회로 소자(506)는 크기, 반도체 기술 또는 기능이 다른 유형의 집적회로를 구비할 수도 있다.
도 7을 참조하면, 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템(700)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(700)을 나타낸다. 집적회로 패키지 시스템(700)은 바람직하게는 적층 기판과 같은 캐리어(704) 상방에, 패키징된 집적회로와 같은 제1 집적회로 소자(702)를 구비한다. 패키징된 집적회로와 같은 제2 집적회로 소자(706)는 바람직하게는 제1 집적 회로 소자(702) 상방에 오프셋 구성으로 배치된다.
오프셋 구성은 바람직하게는 제2 집적회로 소자(706)가 제1 집적회로 소자(702)의 제1 가장자리(708), 제2 가장자리(710)의 일부 및 제4 가장자리(714)의 일부를 노출시키는 구성을 가진다. 제1 집적회로 소자(702)의 제3 가장자리(712)는 제2 집적회로 소자(706)의 하방에 위치한다.
본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(716)는 바람직하게는 제1 집적회로 소자(702)의 단자 패드 또는 접속 위치와 같은 제1 단자(718)와 캐리어(704)의 접촉 패드(720)를 접속시킨다. 제1 내부 상호접속부(716)는 바람직하게는 제1 가장자리(708), 제2 가장자리(710), 제3 가장자리(712) 및 제4 가장자리(714) 근방에서 제1 집적회로 소자(702)에 접속된다.
본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(722)는 바람직하게는 제2 집적회로 소자(706)의 단자 패드 또는 접속 위치와 같은 제2 단자(724)와 접촉 패드(720)를 접속시킨다. 제2 내부 상호접속부(722)는 제1 내부 상호접속부(716)들 사이에 또는 근방에 위치할 수 있거나, 제1 내부 상호접속부(716)와의 우발적인 단락을 일으키지 않으면서 제1 내부 상호접속부(716) 상방에 위치할 수도 있다.
예시적인 목적으로, 제1 집적회로 소자(702)와 캐리어(704) 사이에는 제한된 개수의 제1 내부 상호접속부(716)가 도시되어 있으나, 제1 집적회로 소자(702)와 캐리어(704) 사이의 제1 내부 상호접속부(716)의 개수는 적절하게 결정된 개수일 수 있다는 점을 이해하여야 한다. 또한 예시적인 목적으로, 제2 집적회로 소 자(706)와 캐리어(704) 사이에는 제한된 개수의 제2 내부 상호접속부(722)가 도시되어 있으나, 제2 집적회로 소자(706)와 캐리어(704) 사이의 제2 내부 상호접속부(722)의 개수는 적절하게 결정된 개수일 수 있다는 점을 이해하여야 한다.
도 8을 참조하면, 도 7의 선 8-8을 따른 집적회로 패키지 시스템(700)의 단면도가 도시되어 있다. 단면도는 제1 집적회로 소자(702)와 제2 집적회로 소자(706)를 구비하는 집적 패키지-인-패키지 시스템으로서 집적회로 패키지 시스템(700)을 나타낸다.
제1 집적회로 소자(702)는 에폭시 몰딩 화합물과 같은 제1 봉입체(802)와 제1 기판(804)을 포함한다. 제1 집적회로 소자(702)는 제1 봉입체(802)가 캐리어(704)와 대향하는 상태로 캐리어(704) 상방에 장착된다. 제1 내부 상호접속부(716)는 바람직하게는 제2 가장자리(710)와 제4 가장자리(714)를 따라서 제1 기판(804)의 제1 단자(718)와 접촉 패드(720)를 접속시킨다.
제2 집적회로 소자(706)는 에폭시 몰딩 화합물과 같은 제2 봉입체(806)와 제2 기판(808)을 포함한다. 필름 스페이서, 두꺼운 필름, 또는 두꺼운 페이스트 접착제와 같은 접착제 스페이서(810)가 제2 봉입체(806)의 수평부를 덮는다. 접착제 스페이서(810)를 구비하는 제2 집적회로 소자(706)는, 제2 집적회로 소자(706)가 제1 내부 상호접속부(716)와 제1 집적회로 소자(702) 사이의 접속을 방해하지 않도록, 제1 집적회로 소자(702) 상방에 장착된다. 접착제 스페이서(810)는 제1 기판(804) 상방에 장착된다.
접착제 스페이서(810)는 여러 기능을 한다. 예를 들면, 접착제 스페이 서(810)는 제1 집적회로 소자(702)와 제2 집적회로 소자(706) 사이의 부착 접착제로서의 기능을 할 수도 있다. 또 다른 예로서, 접착제 스페이서(810)는, 제1 내부 상호접속부(716)와 제1 기판(804)의 제1 단자의 접속을 방해하거나 곤란하게 하지 않도록, 제1 집적회로 소자(702)와 제2 집적회로 소자(706) 사이의 스페이서로서의 기능도 한다. 제2 집적회로 소자(706) 하방의 제1 내부 상호접속부(716)는 바람직하게는 접착제 스페이서(810) 내에 위치한다.
제2 내부 상호접속부(722)는 제2 기판(808)과 캐리어(704)를 접속시킨다. 접착제 스페이서(810)는 제1 내부 상호접속부(716)와 제2 내부 상호접속부(722) 사이에 여분의 거리를 또한 제공하여, 제2 내부 상호접속부(722)는 우발적인 단락 없이 제1 내부 상호접속부(716) 상방으로 만곡될 수 있다.
에폭시 몰딩 화합물과 같은 패키지 봉입체(812)가 캐리어(704) 상방의 제1 집적회로 소자(702), 제2 집적회로 소자(706), 제1 내부 상호접속부(716) 및 제2 내부 상호접속부(722)를 덮는다. 캐리어(704) 하방에는 땜납 볼과 같은 외부 상호접속부(814)가 부착된다.
제1 집적회로 소자(702)는 바람직하게는 제1 기판(804) 하방에 장착된 제1 집적회로 다이(816)를 또한 포함한다. 제1 집적회로 소자(702)는, 제1 집적회로 다이(816) 하방에 장착되고 제1 집적회로 다이(816)의 접속 위치와 같은 제1 본드 패드(820)를 노출시키는 제2 집적회로 다이(818)를 또한 포함한다. 본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(822)는 바람직하게는 제1 본드 패드(820)와 제1 기판(804)을 접속시킨다. 본드 와이어 또는 리본 본드 와이어와 같 은 제2 내부 상호접속부(824)는 바람직하게는 제1 기판(804)과 제2 집적회로 다이(818)의 접속 위치와 같은 제2 본드 패드(826)를 접속시킨다. 제1 봉입체(802)는 제1 기판(804) 하방의 제1 집적회로 다이(816), 제2 집적회로 다이(818), 제1 내부 상호접속부(822) 및 제2 내부 상호접속부(824)를 덮는다.
제2 집적회로 소자(706)는 바람직하게 실질적으로 동일한 구조로 도시되어 있다. 예시적인 목적으로, 제1 집적회로 소자(702)와 제2 집적회로 소자(706)는 적층된 집적회로로 도시되어 있으나, 제1 집적회로 소자(702)와 제2 집적회로 소자(706)는 다른 유형의 집적회로 소자일 수도 있다. 예를 들면, 제1 집적회로 소자(702)와 제2 집적회로 소자(706)는 적층된 집적회로가 아닐 수도 있다. 다른 예로서, 제1 집적회로 소자(702)와 제2 집적회로 소자(706)는 크기, 반도체 기술 또는 기능이 다른 유형의 집적회로를 구비할 수도 있다.
도 9를 참조하면, 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템(900)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(900)을 나타낸다. 집적회로 패키지 시스템(900)은 바람직하게는 적층 기판과 같은 캐리어(904) 상방에, 패키징된 집적회로와 같은 제1 집적회로 소자(902)를 구비한다. 패키징된 집적회로와 같은 제2 집적회로 소자(906)는 바람직하게는 제1 집적회로 소자(902) 상방에 오프셋 구성으로 배치된다. 오프셋 구성은 바람직하게는 제2 집적회로 소자(906)가 제1 집적회로 소자(902)의 제1 가장자리(908), 제2 가장자리(910), 제3 가장자리(912) 및 제4 가장자리(914)의 일부를 노출시키는 구성을 가진다.
본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(916)는 바 람직하게는 제1 집적회로 소자(902)의 단자 패드 또는 접속 위치와 같은 제1 단자(918)와 캐리어(904)의 접촉 패드(920)를 접속시킨다. 제1 내부 상호접속부(916)는 바람직하게는 제1 가장자리(908), 제2 가장자리(910), 제3 가장자리(912) 및 제4 가장자리(914)에 근방에서 제1 집적회로 소자(902)에 접속된다.
본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(922)는 바람직하게는 제2 집적회로 소자(906)의 단자 패드 또는 접속 위치와 같은 제2 단자(924)와 접촉 패드(920)를 접속시킨다. 제2 내부 상호접속부(922)는 제1 내부 상호접속부(916)들 사이에 또는 근방에 위치할 수 있거나, 제1 내부 상호접속부(916)와의 우발적인 단락을 일으키지 않으면서 제1 내부 상호접속부(916) 상방에 위치할 수도 있다.
예시적인 목적으로, 제1 집적회로 소자(902)와 캐리어(904) 사이에는 제한된 개수의 제1 내부 상호접속부(916)가 도시되어 있으나, 제1 집적회로 소자(902)와 캐리어(904) 사이의 제1 내부 상호접속부(916)의 개수는 적절하게 결정된 개수일 수 있다는 점을 이해하여야 한다. 또한 예시적인 목적으로, 제2 집적회로 소자(906)와 캐리어(904) 사이에는 제한된 개수의 제2 내부 상호접속부(922)가 도시되어 있으나, 제2 집적회로 소자(906)와 캐리어(904) 사이의 제2 내부 상호접속부(922)의 개수는 적절하게 결정된 개수일 수 있다는 점을 이해하여야 한다.
도 10을 참조하면, 도 9의 선 10-10을 따른 집적회로 패키지 시스템(900)의 단면도가 도시되어 있다. 단면도는 제1 집적회로 소자(902)와 제2 집적회로 소자(906)를 구비하는 집적 패키지-인-패키지 시스템으로서 집적회로 패키지 시스 템(900)을 나타낸다.
제1 집적회로 소자(902)는 에폭시 몰딩 화합물과 같은 제1 봉입체(1002)와 제1 기판(1004)을 포함한다. 제1 집적회로 소자(902)는 제1 봉입체(1002)가 캐리어(904)와 대향하는 상태로 캐리어(904) 상방에 장착된다. 제1 내부 상호접속부(916)는 바람직하게는 제2 가장자리(910)와 제4 가장자리(914)를 따라서 제1 기판(1004)의 제1 단자(918)와 접촉 패드(920)를 접속시킨다.
제2 집적회로 소자(906)는 에폭시 몰딩 화합물과 같은 제2 봉입체(1006)와 제2 기판(1008)을 포함한다. 필름 스페이서, 두꺼운 필름, 또는 두꺼운 페이스트 접착제와 같은 접착제 스페이서(1010)가 제2 봉입체(1006)의 수평부를 덮는다. 접착제 스페이서(1010)를 구비하는 제2 집적회로 소자(906)는, 접착제 스페이서(1010)와 제2 집적회로 소자(906)가 제2 가장자리(910)를 따라서 제1 단자(918)를 노출시키도록, 제1 집적회로 소자(902) 상방에 오프셋 구성으로 장착된다. 접착제 스페이서(1010)는 제1 기판(1004) 상방에 장착된다.
접착제 스페이서(1010)는 여러 기능을 한다. 예를 들면, 접착제 스페이서(1010)는 제1 집적회로 소자(902)와 제2 집적회로 소자(906) 사이의 부착 접착제로서의 기능을 할 수 있다. 또 다른 예로서, 접착제 스페이서(1010)는, 제1 내부 상호접속부(916)와 제1 기판(1004)의 제1 단자의 접속을 방해하거나 곤란하게 하지 않도록, 제1 집적회로 소자(902)와 제2 집적회로 소자(906) 사이의 스페이서로서의 기능도 한다. 제2 집적회로 소자(906) 하방의 제1 내부 상호접속부(916)는 바람직하게는 접착제 스페이서(1010) 내에 위치한다.
제2 내부 상호접속부(922)는 제2 기판(1008)과 캐리어(904)를 접속시킨다. 접착제 스페이서(1010)는 제1 내부 상호접속부(916)와 제2 내부 상호접속부(922) 사이에 여분의 거리를 또한 제공하여, 제2 내부 상호접속부(922)는 우발적인 단락 없이 제1 내부 상호접속부(916) 상방으로 만곡될 수 있다.
에폭시 몰딩 화합물과 같은 패키지 봉입체(1012)가 캐리어(904) 상방의 제1 집적회로 소자(902), 제2 집적회로 소자(906), 제1 내부 상호접속부(916) 및 제2 내부 상호접속부(922)를 덮는다. 캐리어(904) 하방에는 땜납 볼과 같은 외부 상호접속부(1014)가 부착된다.
제1 집적회로 소자(902)는 바람직하게는 제1 기판(1004) 하방에 장착된 제1 집적회로 다이(1016)를 또한 포함한다. 제1 집적회로 소자(902)는 바람직하게는, 제1 집적회로 다이(1016) 하방에 장착되고 제1 집적회로 다이(1016)의 접속 위치와 같은 제1 본드 패드(1020)를 노출시키는 제2 집적회로 다이(1018)를 또한 포함한다. 본드 와이어 또는 리본 본드 와이어와 같은 제1 내부 상호접속부(1022)는 바람직하게는 제1 본드 패드(1020)와 제1 기판(1004)을 접속시킨다. 본드 와이어 또는 리본 본드 와이어와 같은 제2 내부 상호접속부(1024)는 바람직하게는 제1 기판(1004)과 제2 집적회로 다이(1018)의 접속 위치와 같은 제2 본드 패드(1026)를 접속시킨다. 제1 봉입체(1002)는 제1 기판(1004) 하방의 제1 집적회로 다이(1016), 제2 집적회로 다이(1018), 제1 내부 상호접속부(1022) 및 제2 내부 상호접속부(1024)를 덮는다.
제2 집적회로 소자(906)는 바람직하게 실질적으로 동일한 구조로 도시되어 있다. 예시적인 목적으로, 제1 집적회로 소자(902)와 제2 집적회로 소자(906)는 적층된 집적회로로 도시되어 있으나, 제1 집적회로 소자(902)와 제2 집적회로 소자(906)는 다른 유형의 집적회로 소자일 수도 있다. 예를 들면, 제1 집적회로 소자(902)와 제2 집적회로 소자(906)는 적층된 집적회로가 아닐 수도 있다. 또 다른 예로서, 제1 집적회로 소자(902)와 제2 집적회로 소자(906)는 크기, 반도체 기술 또는 기능이 다른 유형의 집적회로를 구비할 수도 있다.
도 11을 참조하면, 본 발명의 실시 형태에서의 집적회로 패키지 시스템(100)을 제조하기 위한 집적회로 패키지 시스템(1100)의 흐름도가 도시되어 있다. 시스템(1100)은 블록 1102에서 캐리어 상방에 제1 집적회로 소자를 장착하는 단계; 블록 1104에서 접착제 스페이서를 구비하는 제2 집적회로 소자를 제1 집적회로 소자의 상방에 오프셋 구성으로 장착하는 단계; 블록 1106에서 캐리어와 제1 집적회로 소자 사이에 제1 내부 상호접속부를 접속시키되, 제1 내부 상호접속부가 접착제 스페이서 내에 위치하도록 접속시키는 단계; 블록 1108에서 캐리어와 제2 집적회로 소자 사이에 제2 내부 상호접속부를 접속시키는 단계; 및 블록 1110에서 제1 집적회로 소자, 제2 집적회로 소자, 제1 내부 상호접속부 및 제2 내부 상호접속부를 봉입하는 단계를 포함한다.
본 발명의 또 다른 중요한 특징은 비용 감소, 시스템 단순화 및 기능 향상의 시대적 경향을 유용하게 지지하고 제공한다는 점이다.
따라서, 본 발명의 이러한 특징과 그 밖의 유용한 특징은 기술 상태를 적어도 다음 수준으로 향상시킨다.
따라서, 본 발명의 집적회로 패키지 시스템 방법은, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결안, 성능 및 기능적 특징을 제공하여, 집적회로 패키지 시스템의 수율을 향상시키고 신뢰성을 증가시키고 비용을 감소시킨다. 그에 따른 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
최량의 특정 실시 형태와 함께 본 발명이 설명되었으며, 당해 분야의 기술자에게는 전술한 설명에 기초하여 여러 대체, 수정 및 변경 실시 형태가 명백하다는 점을 이해하여야 한다. 따라서, 본 발명은 첨부된 청구범위 내에 속하는 그러한 대체, 수정 및 변경 실시 형태를 모두 포함하는 것으로 의도된다. 본 명세서에 기재되거나 첨부 도면에 도시된 모든 사항들은 예시적이고 비제한적인 의미로 해석되어야 한다.

Claims (10)

  1. 집적회로 패키지 시스템(100)을 제조하는 방법(1100)으로서,
    캐리어(106) 상방에 제1 집적회로 소자(104)를 장착하는 단계;
    상기 제1 집적회로 소자(104) 상방에, 상기 제1 집적회로 소자(104)를 오버행(overhang)하는 접착제 스페이서(212)를 구비한 제2 집적회로 소자(108)를 오프셋 구성으로 장착하는 단계;
    캐리어(106)와 제1 집적회로 소자(104) 사이에 제1 내부 상호접속부(118)를 접속시키되, 제1 내부 상호접속부(118)가 접착제 스페이서(212) 내에 위치하도록 접속시키는 단계;
    캐리어(106)와 제2 집적회로 소자(108) 사이에 제2 내부 상호접속부(120)를 접속시키는 단계; 및
    제1 집적회로 소자(104), 제2 집적회로 소자(108), 제1 내부 상호접속부(118) 및 제2 내부 상호접속부(120)를 봉입하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템을 제조하는 방법.
  2. 제1항에 있어서,
    캐리어(106)와 제1 집적회로 소자(104) 사이에 제1 내부 상호접속부(118)를 접속시키는 단계는, 접착제 스페이서(212) 내에 위치하지 않는 제1 내부 상호접속부(118)를 접속시키는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템을 제조하는 방법.
  3. 제1항에 있어서,
    제1 집적회로 소자(104)를 장착하는 단계는 제1 집적회로 다이(104)를 장착하는 단계를 포함하고,
    제2 집적회로 소자(108)를 장착하는 단계는 제2 집적회로 다이(108)를 장착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템을 제조하는 방법.
  4. 제1항에 있어서,
    제1 집적회로 소자(502)를 장착하는 단계는 제1 집적회로 패키지 시스템(502)을 장착하는 단계를 포함하고,
    제2 집적회로 소자(506)를 장착하는 단계는 제2 집적회로 패키지 시스템(506)을 장착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템을 제조하는 방법.
  5. 제1항에 있어서,
    캐리어(106) 하방에 외부 상호접속부(216)를 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템을 제조하는 방법.
  6. 집적회로 패키지 시스템(100)으로서,
    캐리어(106);
    캐리어(106) 상방의 제1 집적회로 소자(104);
    상기 제1 집적회로 소자(104)를 오버행하는 접착제 스페이서(212)를 구비하고 상기 제1 집적회로 소자(104) 상방에 오프셋 구성으로 배치된 제2 집적회로 소자(108);
    캐리어(106)와 제1 집적회로 소자(104) 사이의 제1 내부 상호접속부(118)로서, 접착제 스페이서(212) 내에 위치하는 제1 내부 상호접속부(118);
    캐리어(106)와 제2 집적회로 소자(108) 사이의 제2 내부 상호접속부(120); 및
    제1 집적회로 소자(104), 제2 집적회로 소자(108), 제1 내부 상호접속부(118) 및 제2 내부 상호접속부(120) 상방의 패키지 봉입체(214)를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    캐리어(106)와 제1 집적회로 소자(104) 사이의 제1 내부 상호접속부(118)는 접착제 스페이서(212) 내에 위치하지 않는 제1 내부 상호접속부(118)를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항에 있어서,
    제1 집적회로 소자(104)는 제1 집적회로 다이(104)를 포함하고,
    제2 집적회로 소자(108)는 제2 집적회로 다이(108)를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항에 있어서,
    제1 집적회로 소자(502)는 제1 집적회로 패키지 시스템(502)을 포함하고,
    제2 집적회로 소자(506)는 제2 집적회로 패키지 시스템(506)을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항에 있어서,
    캐리어(106) 하방에 외부 상호접속부(216)를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727816B2 (en) 2006-07-21 2010-06-01 Stats Chippac Ltd. Integrated circuit package system with offset stacked die
US7618848B2 (en) * 2006-08-09 2009-11-17 Stats Chippac Ltd. Integrated circuit package system with supported stacked die
US7994624B2 (en) * 2008-09-24 2011-08-09 Stats Chippac Ltd. Integrated circuit package system with adhesive segment spacer
US7785925B2 (en) * 2008-12-19 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8492884B2 (en) 2010-06-07 2013-07-23 Linear Technology Corporation Stacked interposer leadframes
US20200118991A1 (en) * 2018-10-15 2020-04-16 Intel Corporation Pre-patterned fine-pitch bond pad interposer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020195697A1 (en) * 2001-06-21 2002-12-26 Mess Leonard E. Stacked mass storage flash memory package
JP2006005333A (ja) * 2004-05-20 2006-01-05 Toshiba Corp 積層型電子部品とその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2670322B1 (fr) * 1990-12-05 1997-07-04 Matra Espace Modules de memoire a l'etat solide et dispositifs de memoire comportant de tels modules
WO1993023982A1 (en) * 1992-05-11 1993-11-25 Nchip, Inc. Stacked devices for multichip modules
US5323060A (en) 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP3913481B2 (ja) 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
US6388313B1 (en) 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6680219B2 (en) 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US6569709B2 (en) 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
JP3688249B2 (ja) * 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100498488B1 (ko) 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
JP3718205B2 (ja) 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
US20050212144A1 (en) * 2004-03-25 2005-09-29 Rugg William L Stacked die for inclusion in standard package technology
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020195697A1 (en) * 2001-06-21 2002-12-26 Mess Leonard E. Stacked mass storage flash memory package
JP2006005333A (ja) * 2004-05-20 2006-01-05 Toshiba Corp 積層型電子部品とその製造方法

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Publication number Publication date
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