JP3688249B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3688249B2
JP3688249B2 JP2002104570A JP2002104570A JP3688249B2 JP 3688249 B2 JP3688249 B2 JP 3688249B2 JP 2002104570 A JP2002104570 A JP 2002104570A JP 2002104570 A JP2002104570 A JP 2002104570A JP 3688249 B2 JP3688249 B2 JP 3688249B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
semiconductor
manufacturing
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002104570A
Other languages
English (en)
Other versions
JP2003303937A (ja
Inventor
洋一郎 栗田
俊昭 城内
貴志 手塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2002104570A priority Critical patent/JP3688249B2/ja
Priority to US10/405,471 priority patent/US6930396B2/en
Publication of JP2003303937A publication Critical patent/JP2003303937A/ja
Application granted granted Critical
Publication of JP3688249B2 publication Critical patent/JP3688249B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743Apparatus for manufacturing layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73207Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06575Auxiliary carrier between devices, the carrier having no electrical connection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係り、詳しくは、パッケージ基板上に複数の半導体チップが多段に積層されてパッケージにより封止されてなる半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置の代表であるLSI(大規模半導体集積回路)は、集積度の向上につれてより高性能化されて、各種の電子装置に適用されている。このような半導体装置において、最近普及が著しい携帯電話のような移動用情報処理装置に用いられるものは、高性能を維持したままで、さらに携帯性の利点を発揮すべく小型化が要求されている。このような要求に応える半導体装置として、パッケージ基板上に複数の半導体チップが多段に積層(スタック)されてパッケージングされた構成のものが知られている。
【0003】
図22は、上述したような構成の従来の半導体装置の一例として、略同一サイズの複数の半導体チップを積層した構成を示す断面図である。同半導体装置100は、同図に示すように、表面に内部端子108、111がそれぞれ複数形成されるとともに、裏面に突起状の外部端子101が複数形成されたパッケージ基板102上に、略同一サイズでともにシリコンから成る第1の半導体チップ103と第2の半導体チップ104とがスペーサチップ105を介して多段に積層されて、第1の半導体チップ103上のパッド電極107とパッケージ基板102上の内部端子108との間は第1のボンディングワイヤ109により電気的に接続されるとともに、第2の半導体チップ104上のパッド電極110とパッケージ基板102上の内部端子111との間は同様に第2のボンディングワイヤ112により電気的に接続されている。また、第1の半導体チップ103、スペーサチップ105及び第2の半導体チップ104はそれぞれ接着剤113〜115によりマウント(固定)されている。そして、パッケージ基板102上の第1及び第2の半導体チップ103、104、第1及び第2のボンディングワイヤ109、112を含む全体は、熱硬化性樹脂により構成されたパッケージ106により封止されている。
【0004】
上述したように、スペーサチップ105を介在させたことにより、第1及び第2の半導体チップ103、104間には十分な間隔が確保される。それゆえ、第1の半導体チップ103に接続された第1のボンディングワイヤ109がスペーサチップ105により保護されて、この第1のボンディングワイヤ109と第2の半導体チップ104との接触によるショート、あるいは第2の半導体チップ104が第1のボンディングワイヤ109に接触することによるワイヤ109に与えるダメージを防止することができる。このような構成の半導体装置100によれば、複数の半導体チップ103、104が多段に積層されて半導体装置100が構成されるので、高性能を維持したままで小型化を実現できる半導体装置が得られる。
【0005】
次に、図23及び図24を参照して、同半導体装置100の製造方法を工程順に説明する。
まず、図23(a)に示すように、表面に内部端子108、111がそれぞれ複数形成されたパッケージ基板102を用いて、この表面に接着剤113を介して第1の半導体チップ103をマウントする。この第1の半導体チップ103上の側縁部には予め複数のパッド電極107が形成されている。次に、図23(b)に示すように、第1の半導体チップ103上のパッド電極107とパッケージ基板102上の内部端子108との間に、ワイヤボンディング法により第1のボンディングワイヤ109を接続する。
【0006】
次に、図23(c)に示すように、シリコンから成るスペーサチップ105を接着剤114を介して、第1の半導体チップ103上にマウントする。このスペーサチップ105は、前述したように第1のボンディングワイヤ109を保護するために用いられる。次に、図24(d)に示すように、第2の半導体チップ104を接着剤115を介して、スペーサチップ105上にマウントする。この第2の半導体チップ104上の側縁部には予め複数のパッド電極110が形成されている。次に、図24(e)に示すように、第2の半導体チップ104上のパッド電極110とパッケージ基板102上の内部端子111との間に、第2のボンディングワイヤ112を接続する。次に、図24(f)に示すように、トランスファモールド法により、パッケージ基板102上の第1及び第2の半導体チップ103、104、第1及び第2のボンディングワイヤ109、112を含む全体を覆うように熱硬化性樹脂を供給した後、加熱処理を施して熱硬化させることによりパッケージ106を形成する。続いて、パッケージ基板102の裏面に突起状の外部端子101を複数形成することにより、図22に示したような半導体装置100を完成させる。
【0007】
ところで、上述したような従来の半導体装置では、第1及び第2のの半導体チップ103、104間に十分な間隔を確保するために用いられるスペーサチップ105の材料として、高価なシリコンチップを用いているので、コストアップになるという欠点がある。また、携帯電話のような移動用情報処理装置に用いられる半導体装置では、小型化だけでなく、薄い製品を実現するために薄型化を図ることが望ましいが、このためにはスペーサチップ105を薄くすることが必要となる。しかしながら、スペーサチップ105の厚さは研削技術の進歩により20〜30μmの加工が可能であるが、このように薄く加工すると研削後のハンドリングに支障が生じてくるので、実質的に略100μm以下の厚さを実現することは困難である。それゆえ、半導体装置の薄型化には制約があった。
【0008】
上述したように、パッケージ基板上に複数の半導体チップが積層されてパッケージングされた構成の半導体装置が、例えば特開2001−308262号公報に開示されている。同半導体装置200は、図25に示すように、裏面に突起状の外部端子201が複数形成されたパッケージ基板202上に接着剤203を介して第1の半導体チップ204がマウントされ、第1の半導体チップ204と第2の半導体チップ205とが接着剤206を介して積層されて、第1及び第2の半導体チップ204、205は、樹脂から成るパッケージ207により封止されている。第1の半導体チップ204上のパッド電極(図示せず)とパッケージ基板202上の内部端子(図示せず)との間には第1のボンディングワイヤ208が接続されるとともに、第2の半導体チップ205上のパッド電極(図示せず)とパッケージ基板202上の内部端子(図示せず)との間には第2のボンディングワイヤ209が接続されている。また、第1の半導体チップ204の表面はオーバーコート層210で覆われている。
ここで、第1の半導体チップ204と第2の半導体チップ205とを接着するための接着剤206は、第1の半導体チップ204に接続された第1のボンディングワイヤ208を覆い、かつ両チップ204、205間に空間(空隙)をなくするに十分な量を塗布するように構成されている。
【0009】
【発明が解決しようとする課題】
ところで、特開2001−308262号公報記載の半導体装置では、複数の半導体チップを積層するための接着剤の量がばらつき易いため、半導体チップ間に均一な間隔を確保するのが難しいので、半導体装置の信頼性が低下するとともに、薄型化を図るのが困難になる、という問題がある。
すなわち、上記公報記載の半導体装置は、図25に示したように、第1及び第2の半導体チップ204、205は接着剤206を介して積層されているが、この接着剤206の量を一定になるように制御するのが困難なので、両半導体チップ204、205間に均一な間隔を確保するのが難しくなる。例えば、接着剤206の量が少ない場合には、上段の半導体チップである第2の半導体チップ205の姿勢が傾き易くなるので、両半導体チップ204、205が平行に保たれなくなるため、第1の半導体チップ204に接続されている第1のボンディングワイヤ208と第2の半導体チップ205とが接触するという不具合が生ずる。
【0010】
また、このように接着剤206の量が少ない場合には、両半導体チップ204、205間に微小な空隙が形成され易くなるので、この微小な空隙がそのまま残ってしまう可能性が大きい。すなわち、この微小な空隙内にはこの後の工程で行われるトランスファモールド法によっても、樹脂を注入するのが難しいので、その空隙はそのまま残ってしまうことになる。したがって、空隙が半導体装置に残っていることにより、この空隙に水分が浸入するようになって経時的に半導体装置の耐湿性が劣化してくるようになるため、半導体装置の信頼性が低下してくるようになる。
【0011】
一方、例えば接着剤206の量が多い場合には、両半導体チップ204、205間には十分な間隔が確保されるようになるので、第1のボンディングワイヤ208と第2の半導体チップ205との接触は防止できるようになるが、その間隔を均一に制御するのが難しいため、半導体装置の薄型化が困難になる。さらに、接着剤206の量が多い場合には、余分な量の接着剤206が第1の半導体チップ204の側端部からパッケージ基板202上に流れ出るようになるので、この流れ出した接着剤206によって内部端子が覆われるおそれがあるため、この後の第2の半導体チップ205に対するワイヤボンディングが困難になる。また、このように接着剤206が半導体チップ204の側端部に流れ出た場合には、この流れ出た接着剤206が第1のボンディングワイヤ208を伝わるようになり、この接着剤206とこの後のトランスファモールド法で用いられる樹脂との熱膨張率の違いにより、第1のボンディングワイヤ208に応力が加わるようになる。そして、最悪の場合には第1のボンディングワイヤ208が断線に至るようになるため、半導体装置の信頼性がさらに低下してくることになる。
【0012】
この発明は、上述の事情に鑑みてなされたもので、複数の半導体チップが多段に積層されてパッケージにより封止されてなる構成において、信頼性を向上させることができ、かつ薄型化を図ることができるようにした半導体装置の製造方法を提供することを目的としている。
【0026】
【課題を解決するための手段】
上記課題を解決するために、請求項記載の発明は、複数の半導体チップが多段に積層されてなる半導体装置の製造方法に係り、下段の半導体チップ上に複数のスペーサを形成する工程と、前記下段の半導体チップ上に前記複数のスペーサを介して上段の半導体チップを積層する工程と、前記半導体チップ、前記複数のスペーサ及び前記上段の半導体チップを絶縁体により封止する工程とを含み、前記複数のスペーサを、熱硬化のための加熱処理を不要とする光硬化性樹脂を素材とする突起状構造物で形成することを特徴としている。
【0027】
また、請求項記載の発明は、複数の半導体チップが多段に積層されてなる半導体装置の製造方法に係り、パッケージ基板上に下段の半導体チップを固定する下段半導体チップ固定工程と、前記パッケージ基板上の内部端子と前記下段の半導体チップ上の電極とを第1の導電体により電気的に接続する第1導電体接続工程と、前記下段の半導体チップ上に複数のスペーサを形成するスペーサ形成工程と、前記下段の半導体チップ上に前記複数のスペーサを介して上段の半導体チップを積層する上段半導体チップ積層工程と、前記パッケージ基板上の前記内部端子と前記上段の半導体チップ上の電極とを第2の導電体により電気的に接続する第2導電体接続工程と、前記パッケージ基板上の前記下段の半導体チップ、前記上段の半導体チップ、前記第1の導電体及び前記第2の導電体を絶縁体により封止する封止工程とを含み、前記複数のスペーサを、熱硬化のための加熱処理を不要とする光硬化性樹脂を素材とする突起状構造物で形成することを特徴としている。
【0028】
また、請求項記載の発明は、請求項記載の半導体装置の製造方法に係り、前記第1導電体接続工程の後に、前記スペーサ形成工程を行うことを特徴としている。
【0029】
また、請求項記載の発明は、請求項記載の半導体装置の製造方法に係り、前記第1導電体接続工程の前に、前記スペーサ形成工程を行うことを特徴としている。
【0030】
また、請求項記載の発明は、請求項2、3又は4記載の半導体装置の製造方法に係り、前記スペーサ形成工程を、液状樹脂を供給した後に硬化させることにより行うことを特徴としている。
【0031】
また、請求項記載の発明は、請求項記載の半導体装置の製造方法に係り、前記液状樹脂の供給方法として、ポッティング法、スクリーン印刷法又は非接触式のジェットディスペンサ法を用いることを特徴としている。
【0032】
請求項記載の発明は、請求項2乃至6のいずれか1に記載の半導体装置の製造方法に係り、前記上段半導体チップ積層工程の前に、前記下段の半導体チップ上に接着剤を形成する接着剤形成工程を含むことを特徴としている。
【0033】
また、請求項記載の発明は、請求項2乃至7のいずれか1に記載の半導体装置の製造方法に係り、前記上段半導体チップ積層工程の前に、前記上段の半導体チップの積層面に絶縁性シートを形成する絶縁性シート形成工程を含むことを特徴としている。
【0034】
また、請求項記載の発明は、複数の半導体チップが多段に積層されてなる半導体装置の製造方法に係り、前記複数の半導体チップのうち下段の半導体チップ上に突起状構造物の絶縁体からなる複数のスペーサを形成する工程と、前記下段の半導体チップ上に前記複数のスペーサを介して前記下段の半導体チップの上段の半導体チップを積層する工程と、少なくとも一つの半導体チップをフリップチップ接続によって積層する工程と、前記複数の半導体チップ及び前記複数のスペーサ前記上段の半導体チップを絶縁体により封止する工程とを含み、前記複数のスペーサを形成する工程は、熱硬化性樹脂又は光硬化性樹脂を用いて行うことを特徴としている。
【0035】
また、請求項10記載の発明は、請求項記載の半導体装置の製造方法に係り、前記半導体装置の製造方法において、さらにパッケージ基板上に最下段の半導体チップを固定する工程と、前記フリップチップ接続する半導体チップ以外の半導体チップ上の電極と前記パッケージ基板上の内部端子とを導電体により電気的に接続する工程とを有することを特徴としている。
【0038】
また、請求項11記載の発明は、請求項1乃至10のいずれか1に記載の半導体装置の製造方法に係り、前記多段に積層する前記複数の半導体チップのサイズが異なっていることを特徴としている。
【0040】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第1実施例
図1は、この発明の第1実施例である半導体装置の構成を示す断面図、図2及び図3は同半導体装置を製造する第1の製造方法を工程順に示す工程図、図4は同半導体装置の第1の製造方法の一工程を概略的に示す図、図5は同半導体装置の第1の製造方法の途中の工程における半導体チップを示す平面図、また、図6は同半導体装置を製造する第2の製造方法を工程順に示す工程図、図7は同半導体装置の第2の製造方法の一工程を概略的に示す図である。
この例の半導体装置1は、図1に示すように、表面に第1の内部端子2及び第2の内部端子3がそれぞれ複数形成されるとともに、裏面に突起状の外部端子4が複数形成されたパッケージ基板5上に接着剤6によりマウント(固定)されたシリコンから成る第1の半導体チップ(下段の半導体チップ)7と、第1の半導体チップ7と略同一サイズでこの第1の半導体チップ7上に複数の半球状のスペーサ8及び接着剤9を介して積層された第2の半導体チップ(上段の半導体チップ)11と、第1の半導体チップ7上のパッド電極12とパッケージ基板5上の第1の内部端子2とを電気的に接続する第1のボンディングワイヤ(導電体)13と、第2の半導体チップ11上のパッド電極14とパッケージ基板5上の第2の内部端子3とを電気的に接続する第2のボンディングワイヤ(導電体)15と、パッケージ基板5上の第1の半導体チップ7、第2の半導体チップ11、第1のボンディングワイヤ13及び第2のボンディングワイヤ15を封止する熱硬化性樹脂(絶縁体)により構成されたパッケージ16とを有している。
【0041】
パッケージ基板5は、ガラスエポキシ、セラミック、ポリイミド、ポリアミド等の周知の絶縁基板が用いられて、その表面の複数の第1及び第2の内部端子2、3はともにCu(銅)、Ni(ニッケル)、あるいはCu上に順次にめっきされたNi/Au(金)等から構成されるとともに、その裏面の複数の突起状の外部端子4ははんだボール、AuあるいはCuを含んだボール等から構成されている。ここで、第1及び第2の内部端子2、3と外部端子4とはパッケージ基板5の内部において導通されている。外部端子4は、半導体装置1が各種の電子装置に実装される場合に、プリント基板にはんだ付けするために用いられる。
【0042】
複数の半球状のスペーサ8は、第1の半導体チップ7に接続された第1のボンディングワイヤ13を保護して、この第1のボンディングワイヤ13が第2の半導体チップ11と接触するのを防止するため形成され、この目的に適うように第1及び第2の半導体チップ7、11間に60〜70μmの均一な間隔を確保する高さに形成されている。このスペーサ8は、例えばCRM1575C(商品名)として知られている住友ベークライト社製の熱硬化性樹脂により構成される。あるいは、スペーサ8は、例えばUFR107ND(商品名)として知られている長瀬産業社製の速硬化性樹脂や、例えばアクリレート系、ポリエン・ポリチオール系、エポキシ系の光硬化性樹脂を用いて構成することができる。特に、上述したような速硬化性樹脂や光硬化性樹脂を用いて構成した場合には、熱硬化するための加熱処理を不要にできるので、スペーサ8の形成工程の生産能力を向上させることができる。半球状のスペーサ8は、後述するように、ポッティング法、スクリーン印刷法等より形成される。また、接着剤9は第2の半導体チップ11を半球状のスペーサ8を介して第1の半導体チップ7上にマウントするために設けられ、スペーサ8と同様に上述したような熱硬化性樹脂を用いて構成される。
【0043】
第1の半導体チップ7上のパッド電極12及び第2の半導体チップ11上のパッド電極14は、ともにAl、Au等から構成され、同様に、第1及び第2のボンディングワイヤ13、15はともにAl、Au等から構成されている。また、パッケージ16は、後述するように、周知のトランスファモールド法により、エポキシ樹脂、ウレタン樹脂、フェノール樹脂等の熱硬化性樹脂を用いて形成される。このようにトランスファモールド法によって熱硬化性樹脂を用いてパッケージングすることで、低いコストで半導体装置を製造することができる。ここで、積層される第1及び第2の半導体チップ7、11は、ロジック製品同士、あるいはロジック製品とメモリ製品との組合せ等の任意の選択が可能である。
【0044】
上述したような半導体装置1によれば、第1及び第2の半導体チップ7、11が従来のようにその量を一定に制御するのが困難な接着剤を介して積層されることなく、制御性良く高さを均一に形成できる半球状のスペーサ8を介して積層されるので、両半導体チップ7、11間に均一な間隔を確保することができる。したがって、両半導体チップ7、11は常に平行に保たれるようになるため、第1の半導体チップ7に接続されている第1のボンディングワイヤ13と第2の半導体チップ11とが接触するような不具合は生じない。また、従来のようにその量を一定に制御するのが困難な接着剤を介して両半導体チップ7、11が積層されることがないので、両半導体チップ7、11間に微小な空隙が形成されてしまうことがなくなる。また、半球状のスペーサ8は、両半導体チップ7、11間に、第1のボンディングワイヤ13が第2の半導体チップ11と接触するのを防止するのに足るように均一な間隔を確保する高さに形成されていて、余分な高さには形成されていないので、容易に半導体装置の薄型化を図ることができる。
【0045】
次に、図2及び図3を参照して、この例の半導体装置の第1の製造方法を工程順に説明する。
まず、図2(a)に示すように、表面に前述したようなCu、Ni等から成る第1の内部端子2及び第2の内部端子3がそれぞれ複数形成された、ガラスエポキシ、セラミック、ポリイミド、ポリアミド等から成るパッケージ基板5を用いて、この表面に接着剤6を介して第1の半導体チップ7をマウントする。この第1の半導体チップ7上の側縁部には予めAl、Au等から成る複数のパッド電極12が形成されている。
【0046】
次に、図2(b)に示すように、第1の半導体チップ7上のパッド電極12とパッケージ基板5上の第1の内部端子2との間に、ワイヤボンディング法によりAl、Au等から成る第1のボンディングワイヤ13を接続する。
【0047】
次に、図2(c)に示すように、ポッティング法により、第1の半導体チップ7上に60〜70μmの高さの複数の半球状のスペーサ8を形成する。これは、図4に示すように、ディスペンサノズル17により、前述したような例えばCRM1575C(商品名)として知られている住友ベークライト社製の熱硬化性樹脂から成る第1の液状樹脂18を用いて、第1の半導体チップ7上の所望の位置に所望の量供給した後、加熱処理して熱硬化させることにより、複数の半球状のスペーサ8を形成する。あるいは、上述の熱硬化性樹脂に代えて、前述したような速硬化性樹脂や光硬化性樹脂を用いて、スペーサ8を形成してもよい。この場合には、熱硬化のための加熱処理は不要になる。このスペーサ8は、図5に示すように、例えば第1の半導体チップ7上の平面の4隅と中央部付近に配置するように形成することが、この後に第1の半導体チップ7上に第2の半導体チップ11を安定に積層させる上で望ましい。ここで、中央部付近のスペーサ8は、特に第2の半導体チップ11のサイズが大きい場合に、搭載する力により第2の半導体チップ11の中央部がたわむことを防止する役割を担う。しかし、第2の半導体チップ11のサイズが小さい場合には、中央部のスペーサ8は必ずしも必要ではない。スペーサ8は、原理的には3個所に配置されていればよい。このようなスペーサ8の形成は、ポッティング技術を利用することにより制御性良く60〜70μmの均一な高さに形成することができる。
【0048】
次に、図2(d)に示すように、ポッティング法により、第1の半導体チップ7上の略中央部に第2の液状樹脂から成る接着剤9を供給する。この第2の液状樹脂としては、上述した第1の液状樹脂と同様な熱硬化性樹脂を用いて、ディスペンサノズル17により塗布することができる。ただし、この接着剤9はその熱硬化性樹脂を未硬化のままにしておく。この接着剤9は、第2の半導体チップ11を第1の半導体チップ7上に接着させてマウントするために用いており、両半球状チップ7、11間に均一な間隔を確保することは目的としていないので、その塗布量は第1の半導体チップ7をマウントできる程度に制御されればよい。
【0049】
次に、図3(e)に示すように、第2の半導体チップ11を複数の半球状のスペーサ8及び接着剤9を介して、第1の半導体チップ7上にマウントする。この第2の半導体チップ11上の側縁部には予めAl、Au等から成る複数のパッド電極14が形成されている。この場合、第1の半導体チップ7上には既に均一な高さの半球状のスペーサ8が形成されているので、第2の半導体チップ11はその均一な一定の高さを保持した状態で、接着剤9により第1の半導体チップ7に積層される。したがって、第1の半導体チップ7に接続されている第1のボンディングワイヤ13は半球状のスペーサ8により保護されるので、第2の半導体チップ11と接触することはない。
【0050】
次に、未硬化の接着剤9を加熱処理して熱硬化させた後、図3(f)に示すように、第2の半導体チップ11上のパッド電極14とパッケージ基板5上の第2の内部端子3との間に、ワイヤボンディング法によりAl、Au等から成る第2のボンディングワイヤ15を接続する。
【0051】
次に、図3(g)に示すように、トランスファモールド法により、パッケージ基板5上の第1及び第2の半導体チップ7、11、第1及び第2のボンディングワイヤ13、15を含む全体を封止するように熱硬化性樹脂を供給してパッケージ16を形成する。
次に、パッケージ基板5の裏面に前述したようなはんだボールのような突起状の外部端子4を形成することにより、図1に示したような半導体装置1を完成させる。
【0052】
次に、図6を参照して、この例の半導体装置の第2の製造方法を工程順に説明する。この第2の製造方法が、上述した第1の製造方法と異なるところは、半球状のスペーサ8の形成をポッティング法に代えてスクリーン印刷法により形成するようにした点である。
まず、図6(a)に示すように、第1の製造方法の図2(a)の工程と略同様に、表面にCu、Ni等から成る第1の内部端子2及び第2の内部端子3がそれぞれ複数形成された、ガラスエポキシ、セラミック、ポリイミド、ポリアミド等から成るパッケージ基板5を用いて、この表面に接着剤6を介して第1の半導体チップ7をマウントする。この第1の半導体チップ7上の側縁部には予めAl、Au等から成る複数のパッド電極12が形成されている。
【0053】
次に、図6(b)に示すように、スクリーン印刷法により、第1の半導体チップ7上に60〜70μmの高さの複数の半球状のスペーサ8を形成する。これは、図7に示すように、第1の半導体チップ7上のスペーサ8を形成すべき位置に開口19が形成されたスクリーンマスク21を用いて、前述したようなCRM1575C(商品名)として知られている住友ベークライト社製の熱硬化性樹脂から成る第1の液状樹脂18をスキージ22により上記開口19内に所望の量供給した後、加熱処理して熱硬化させることにより、複数の半球状のスペーサ8を形成する。このようなスペーサ8は、スクリーン印刷技術を利用しても制御性良く60〜70μmの高さに形成することができる。
【0054】
次に、図6(c)に示すように、第1の半導体チップ7上のパッド電極12とパッケージ基板5上の第1の内部端子2との間に、ワイヤボンディング法によりAl、Au等から成る第1のボンディングワイヤ13を接続する。
このように、この例の第2の製造方法において、第1の半導体チップ7に対するワイヤボンディングに先立って、第1の半導体チップ7に半球状のスペーサ8を形成するのは、もし先に第1のボンディングワイヤ13を接続してしまうと、この後にスクリーン印刷法により半球状のスペーサ8を形成するときに、スクリーンマスク21が第1のボンディングワイヤ13に接触してダメージを与えてしまうおそれがあるので、このダメージを回避するためである。
次に、第1の製造方法の図2(d)以下の工程と略同様な工程を繰り返すことにより、図1に示したような半導体装置1を完成させる。
【0055】
上述したような、第1及び第2の半導体装置の製造方法によれば、ポッティング法あるいはスクリーン印刷法を利用することにより、第1の半導体チップ7上に第2の半導体チップ11を均一な間隔を確保して積層するための半球状のスペーサ8を形成するので、コストアップを伴うことなく簡単な方法で半球状のスペーサ8の高さを制御性良く形成することができる。
【0056】
このように、この例の半導体装置1によれば、第1の半導体チップ7上に高さが均一な複数の半球状のスペーサ8を介して第2の半導体チップ11が積層されているので、第1及び第2の半導体チップ7、11間に均一な間隔を確保することができる。
また、この例の半導体装置の製造方法によれば、ポッティング法あるいはスクリーン印刷法により、第1の半導体チップ7上に第2の半導体チップ11を均一な間隔を確保して積層する半球状のスペーサ8を形成するので、半球状のスペーサ8の高さを制御性良く形成することができる。
したがって、複数の半導体チップが多段に積層されてパッケージにより封止されてなる半導体装置において、信頼性を向上させることができ、かつ薄型化を図ることができる。
【0057】
◇第2実施例
図8は、この発明の第2実施例である半導体装置の構成を示す断面図である。この第2実施例の半導体装置の構成が、上述の第1実施例のそれと大きく異なるところは、絶縁性シートを介して第1及び第2の半導体チップを積層するようにした点である。
すなわち、この例の半導体装置10は、図8に示すように、第2の半導体チップ11は、これと略同一サイズの第1の半導体チップ7上に複数の半球状のスペーサ8及び接着剤9、絶縁性シート23を介して積層されている。この絶縁性シート22は、加熱により接着性を発揮するようなシートを用いて、予め第2の半導体チップ11の積層面に接着されている。
【0058】
この例の半導体装置10を製造するには、例えば第1実施例の第1の製造方法において、図3(e)の工程の代わりに、予め積層面に絶縁性シート23を形成した第2の半導体チップ11を用いて、複数の半球状のスペーサ8及び接着剤9を介して第1の半導体チップ7上にマウントすればよい。
これ以外は、上述した第1実施例と略同様である。それゆえ、図8において、図1の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【0059】
この例の半導体装置10によれば、絶縁性シート23を積層面に形成した第2の半導体チップ11を半球状のスペーサ8及び接着剤9を介して第1の半導体チップ7上にマウントしているので、第1実施例と略同様な効果を得ることができる。また、第1及び第2の半導体チップ7、11間に絶縁シート23を介在させたことにより、両半導体チップ7、11間の絶縁性をより高めることができる。
【0060】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、複数の半導体チップ間の絶縁性をより高めることができる。
【0061】
◇第3実施例
図9は、この発明の第3実施例である半導体装置の構成を示す断面図である。この第3実施例の半導体装置の構成が、上述の第1実施例のそれと大きく異なるところは、3段にわたって複数の半導体チップを積層するようにした点である。すなわち、この例の半導体装置20は、図9に示すように、第3の半導体チップ24が、これと略同一サイズの第2の半導体チップ11上に複数の半球状のスペーサ25及び接着剤26を介して積層されている。この場合、半球状のスペーサ25及び接着剤26はそれぞれ、前述した半球状のスペーサ8及び接着剤9と同様な熱硬化性樹脂が用いられる。また、パッケージ基板27としてはCu、Ni等から構成された複数の第3の内部端子28が追加して形成されたものが用いられ、第3の半導体チップ24上のAl、Au等から構成された複数のパッド電極29と上記第3の内部端子28とはAl、Au等から構成された第3のボンディングワイヤ(導電体)31により電気的に接続されている。
【0062】
この例の半導体装置20を製造するには、例えば第1実施例の第1の製造方法を利用して、図3(f)の工程の後に、図2(c)〜図3(f)の工程と略同様な工程を繰り返せばよい。
【0063】
この例の半導体装置20によれば、3つの半導体チップ7、11、24を用いて、第1の半導体チップ7により第1段目の半導体チップを構成し、第2の半導体チップ11により第2段目の半導体チップを構成し、第3の半導体チップ24により第3段目を構成している。このように、パッケージ基板27上に積層する半導体チップの段数を増やすことにより、より高性能化された半導体装置を実現することができる。そして、このように積層段数を増やす場合は、複数の半導体チップのチップ厚を可能な限り薄くして薄型化を図ることにより、第1実施例と略同様な効果を得ることができる。
【0064】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、半導体チップの積層段数を増やすことにより、より高性能化された半導体装置を実現することができる。
【0065】
◇第4実施例
図10は、この発明の第4実施例である半導体装置の構成を示す断面図である。この第4実施例の半導体装置の構成が、上述の第3実施例のそれと大きく異なるところは、半導体チップの積層段数を3段に選んだ構成において、第3段目をサイズの小さな複数の半導体チップにより構成するようにした点である。
すなわち、この例の半導体装置30は、図10に示すように、第3段目の半導体チップとして、第2の半導体チップ11よりサイズの小さい第4の半導体チップ32が、第2の半導体チップ11上に接着剤26を介して積層されている。また、第4の半導体チップ32上のAl、Au等から構成された複数のパッド電極33と上記第3の内部端子28とはAl、Au等から構成された第4のボンディングワイヤ(導電体)34により電気的に接続されている。
【0066】
この例の半導体装置30を製造するには、例えば第1実施例の第1の製造方法を利用して、第3実施例の第3の半導体チップ24に代えて第4の半導体チップ32を用いて、図3(f)の工程の後に、図2(c)〜図3(f)の工程と略同様な工程を繰り返せばよい。
【0067】
この例の半導体装置30によれば、第3実施例に比較して第3段目に積層する第3の半導体チップ24よりもサイズの小さな第4の半導体チップ32を用いる点が異なるだけなので、第3実施例と略同様な効果を得ることができる。
【0068】
このように、この例の構成によっても、第3実施例において述べたのと略同様な効果を得ることができる。
【0069】
◇第5実施例
図11は、この発明の第5実施例である半導体装置の構成を示す断面図、図12は同半導体装置に用いられる半導体チップを示す平面図である。この第4実施例の半導体装置の構成が、上述の第3実施例のそれと大きく異なるところは、半導体チップの積層段数を3段に選んだ構成において、第2段目をサイズの小さな複数の半導体チップにより構成するようにした点である。
すなわち、この例の半導体装置40は、図11に示すように、第2段目の半導体チップとして、第1の半導体チップ7よりそれぞれサイズの小さい第5の半導体チップ35が第1の半導体チップ7上に複数の半球状のスペーサ36及び接着剤37を介して積層されているとともに、第6の半導体チップ38が第1の半導体チップ7上に複数の半球状のスペーサ39及び接着剤41を介して積層されている。そして、第3段目の半導体チップとして、上記第3の半導体チップ24が第5及び第6の半導体チップ35、38上にそれぞれ半球状のスペーサ42、43及び接着剤44、45を介して積層されている。また、パッケージ基板46としてはCu、Ni等から構成された複数の第4の内部端子47が追加して形成されたものが用いられる。
【0070】
また、第5の半導体チップ35上のAl、Au等から構成された複数のパッド電極48と第2の内部端子3とはAl、Au等から構成された第5のボンディングワイヤ(導電体)49により電気的に接続されている。さらに、第6の半導体チップ38上のAl、Au等から構成された複数のパッド電極52と上記第4の内部端子47とはAl、Au等から構成された第6のボンディングワイヤ(導電体)53により電気的に接続されている。
【0071】
ここで、第2段目の半導体チップとなる第5及び第6の半導体チップ35、38としては、パッド電極48、52がそれぞれ、図12(a)に示したように、一列に半導体チップ35、38の側縁部に沿って配置されるように、あるい図12(b)に示したように一列に半導体チップ35、38の中央部に沿って配置されるように形成された構成のものが用いられる。これは、各半導体チップ35、38にボンディングワイヤ49、53を接続する際に、接続し易くするためである。
【0072】
この例の半導体装置40を製造するには、例えば第1実施例の第1の製造方法を利用して、第3実施例の第2の半導体チップ11に代えて第5及び第6の半導体チップ35、38を用いて、図2(d)の工程の後に、図3(e)、(f)の工程と略同様な工程を繰り返せばよい。
【0073】
この例の半導体装置40によれば、第3実施例に比較して第2段目に積層する第2の半導体チップ11に代えてこれよりもサイズの小さな第5及び第6の半導体チップ35、38を用いる点が異なるだけなので、第3実施例と略同様な効果を得ることができる。
【0074】
このように、この例の構成によっても、第3実施例において述べたのと略同様な効果を得ることができる。
【0075】
◇第6実施例
図13は、この発明の第6実施例である半導体装置の構成を示す断面図、図14は同半導体装置に用いられる半導体チップを示す平面図である。この第6実施例の半導体装置の構成が、上述の第1実施例のそれと大きく異なるところは、半導体チップ上におけるパッド電極の配置を変えて、パッド電極の配置に自由度を持たせるようにした点である。
すなわち、この例の半導体装置50は、図13に示すように、第1段目の半導体チップとして、パッド電極55、56が二列にその中央部に沿って配置されるように形成された第7の半導体チップ54が用いられて、第2の半導体チップ11が第7の半導体チップ54上に複数の半球状のスペーサ57及び接着剤58を介して積層されている。また、第7の半導体チップ54上のAl、Au等から構成された複数のパッド電極55、56と第1及び第2の内部端子2、3とはそれぞれAl、Au等から構成された第7及び第8のボンディングワイヤ(導電体)61、62により電気的に接続されている。
【0076】
ここで、第1段目の半導体チップとなる第7の半導体チップ54としては、パッド電極55、56がそれぞれ、例えば図14(a)に示したように、二列に半導体チップ54の中央部に沿って配置されるように、あるいは例えば図14(b)に示したように一列に半導体チップ54の中央部に沿って配置されるように形成された構成のものが用いられる。これは、各ボンディングワイヤ61、62を各パッド電極55、56に接続する際に、各パッド電極55、56を半導体チップ54の中央部に沿って配置することにより接続に自由度を持たせるためである。しかしながら、このような配置例は任意に変更するようにしてもよい。
【0077】
この例の半導体装置50を製造するには、例えば第1実施例の第1の製造方法を利用して、第1実施例の第1の半導体チップ7に代えて第7の半導体チップ54を用いて、図2(a)〜(d)の工程と略同様な工程を行えばよい。
【0078】
この例の半導体装置50によれば、第1実施例に比較して第1段目に用いる第1の半導体チップ7に代えてこれよりもパッド電極55、56の配置に自由度を持たせた第7の半導体チップ54を用いる点が異なるだけなので、第1実施例と略同様な効果を得ることができる。
【0079】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、ボンディングワイヤをパッド電極に接続する際に接続に自由度を持たせることができる。
【0080】
◇第7実施例
図15は、この発明の第7実施例である半導体装置の構成を示す断面図、図16及び図17は同半導体装置の製造方法を工程順に示す工程図である。この第7実施例の半導体装置の構成が、上述の第1実施例のそれと大きく異なるところは、フリップチップ接続を含めて複数の半導体チップを多段に積層するようにした点である。
すなわち、この例の半導体装置60は、図15に示すように、第1段目の半導体チップとして、第8の半導体チップ63が突起状の電極64を介してパッケージ基板5上の配線(図示せず)にフリップチップ接続されるとともに、その裏面には接着剤65を介して第1の半導体チップ7がマウントされている。このように半導体チップ63をフリップチップ接続した場合には、ボンディングワイヤが不要なので、ボンディングワイヤの存在による信号遅延等を回避できるため、特に半導体装置の高速化を図ることができる。なお、半導体チップ63の裏面のフリップチップ接続部は、一般にアンダーフィル樹脂25で封止されている。このアンダーフィル樹脂25は、フリップチップ接続部を周囲から保護する役割を担っている。
【0081】
ここで、突起状の電極64としては、ワイヤボンディング技術を利用して形成したAuスタッドバンプ又はAuボールバンプ、めっき技術を利用して形成したAuバンプ、あるいははんだバンプ等を用いることができる。
これ以外は、上述した第1実施例と略同様である。それゆえ、図15において、図1の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【0082】
次に、図16及び図17を参照して、この例の半導体装置の製造方法を工程順に説明する。
まず、図16(a)に示すように、表面にCu、Ni等から成る第1の内部端子2及び第2の内部端子3がそれぞれ複数形成された、ガラスエポキシ、セラミック、ポリイミド、ポリアミド等から成るパッケージ基板5を用いて、この表面に第8の半導体チップ63を突起状の電極64をフリップチップ接続によりマウントする。続いて、半導体チップ63の裏面にアンダーフィル樹脂25を注入する。
【0083】
次に、図16(b)に示すように、第8の半導体チップ63上に第1の半導体チップ7を接着剤65を介してマウントする。この第1の半導体チップ7上の側縁部には予めAl、Au等から成る複数のパッド電極12が形成されている。
【0084】
次に、図16(c)に示すように、第1の半導体チップ7上のパッド電極12とパッケージ基板5上の第1の内部端子2との間に、ワイヤボンディング法によりAl、Au等から成る第1のボンディングワイヤ13を接続する。
【0085】
次に、図17(d)に示すように、ポッティング法により、第1の半導体チップ7上に60〜70μmの高さの複数の半球状のスペーサ8を形成する。上述の熱硬化性樹脂に代えて、前述したような速硬化性樹脂や光硬化性樹脂を用いて、スペーサ8を形成してもよい。このようなスペーサ8の形成は、ポッティング技術を利用することにより制御性良く60〜70μmの均一な高さに形成することができる。
【0086】
次に、図17(e)に示すように、ポッティング法により、第1の半導体チップ7上の略中央部に第2の液状樹脂から成る接着剤9を塗布した後、第2の半導体チップ11を複数の半球状のスペーサ8及び接着剤9を介して、第1の半導体チップ7上にマウントする。この第2の半導体チップ11上の側縁部には予めAl、Au等から成る複数のパッド電極14が形成されている。この場合、第1の半導体チップ7上には既に均一な高さの半球状のスペーサ8が形成されているので、第2の半導体チップ11はその均一な一定の高さを保持した状態で、接着剤9により第1の半導体チップ7に積層される。したがって、第1の半導体チップ7に接続されている第1のボンディングワイヤ13は半球状のスペーサ8により保護されるので、第2の半導体チップ11と接触することはない。次に、未硬化の接着剤9を加熱処理して熱硬化させた後、第2の半導体チップ11上のパッド電極14とパッケージ基板5上の第2の内部端子3との間に、ワイヤボンディング法によりAl、Au等から成る第2のボンディングワイヤ15を接続する。
【0087】
次に、図17(f)に示すように、トランスファモールド法により、パッケージ基板5上の第1、第2及び第8の半導体チップ7、11、63、第1及び第2のボンディングワイヤ13、15を含む全体を覆うように熱硬化性樹脂を供給した後、加熱処理を施して熱硬化させることによりパッケージ16を形成する。
次に、パッケージ基板5の裏面にAu、Cu等から成る突起状の外部端子4を形成することにより、図15に示したような半導体装置60を完成させる。
【0088】
この例の半導体装置60によれば、複数の半導体チップ7、11、63を多段に積層する構成において、第1実施例に比較してフリップチップ接続する第1段目の半導体チップ63を含めた点が異なるだけなので、第1実施例と略同様な効果を得ることができる。
【0089】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、フリップチップ接続する半導体チップを含めるようにしたので半導体装置の高速化を図ることができる。
【0090】
◇第8実施例
図18は、この発明の第8実施例である半導体装置の構成を示す断面図である。この第8実施例の半導体装置の構成が、上述の第7実施例のそれと大きく異なるところは、第2段目及び第3段目をそれぞれサイズの小さな半導体チップにより構成するようにした点である。
すなわち、この例の半導体装置70は、図18に示すように、第2段目の半導体チップとして、第1段目の半導体チップ63よりサイズの小さな第9の半導体チップ67が半導体チップ63の裏面に接着剤66を介してマウントされている。また、第3段目の半導体チップとして、半導体チップ63よりサイズの小さな第10の半導体チップ68が第9の半導体チップ67上に複数の半球状のスペーサ71及び接着剤72を介して積層されている。また、第9の半導体チップ67上のAl、Au等から構成された複数のパッド電極73と内部端子2とはAl、Au等から構成された第9のボンディングワイヤ(導電体)74により電気的に接続されるとともに、第10の半導体チップ68上のAl、Au等から構成された複数のパッド電極75と内部端子3とはAl、Au等から構成された第10のボンディングワイヤ(導電体)76により電気的に接続されている。
これ以外は、上述した第7実施例と略同様である。それゆえ、図18において、図15の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【0091】
この例の半導体装置70によれば、第7実施例に比較して第2段目及び第3段目のそれぞれの半導体チップ67、68のサイズが第1段目の半導体チップ63のそれよりも小さい点が異なるだけなので、第7実施例と略同様な効果を得ることができる。
【0092】
このように、この例の構成によっても、第7実施例において述べたのと略同様な効果を得ることができる。
【0093】
◇第9実施例
図19は、この発明の第9実施例である半導体装置の構成を示す断面図である。この第9実施例の半導体装置の構成が、上述の第7実施例のそれと大きく異なるところは、第3段目の半導体チップのサイズを小さくするとともにフリップチップ接続するようにした点である。
すなわち、この例の半導体装置80は、図19に示すように、第3段目の第11の半導体チップ77は第2段目の第1の半導体チップ7よりもサイズが小さく形成されているとともに、突起状の電極78を介して、半導体チップ7に形成された突起状の電極79に接するようにフリップチップ接続されている。このように第1段目の半導体チップ63だけでなく第3段目の半導体チップ77もフリップチップ接続することにより、半導体装置80のより高速化を図ることができるようになる。
【0094】
この例の半導体装置80によれば、第7実施例に比較して第3段目の半導体チップ77のサイズが第2段目の半導体チップ7のそれよりも小さいとともにフリップチップ接続された点が異なるだけなので、第7実施例と略同様な効果を得ることができる。
【0095】
このように、この例の構成によっても、第7実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、複数段における半導体チップをフリップチップ接続するので、半導体装置のより高速化を図ることができる。
【0096】
◇第10実施例
図20は、この発明の第10実施例である半導体装置の構成を示す断面図である。この第10実施例の半導体装置の構成が、上述の第4実施例のそれと大きく異なるところは、上段の半導体チップを支持するスペーサを下段の半導体チップ以外の位置にも形成するようにした点である。
すなわち、この例の半導体装置90は、図20に示すように、第2段目の半導体チップ11は、第1段目の半導体チップ7上に形成された半球状のスペーサ8とともに、半導体チップ7上以外の位置であるパッケージ基板27上に形成された半球状のスペーサ81によっても支持されている。このように上段の半導体チップ(この例では半導体チップ11)を支持する複数のスペーサは、すべてが下段の半導体チップ(この例では半導体チップ7)上に形成する必要はない。
【0097】
この例の半導体装置90によれば、第4の実施例に比較して上段となる半導体チップ11を支持するスペーサ81を下段の半導体チップ7上以外の位置にも形成した点が異なるだけなので、第4実施例と略同様な効果を得ることができる。
【0098】
このように、この例の構成によっても、第4実施例において述べたのと略同様な効果を得ることができる。
【0099】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例ではパッケージ基板の裏面に形成する外部端子としては突起状のものを形成する例で説明したが、突起状に限らずにリード状のような他の形状のものを用いることができる。また、半導体チップ上のパッド電極とパッケージ基板上の内部端子とを電気的に接続する導電体は、実施例に示したようなワイヤに限らずに、TCP(Tape Carrier Package)で用いられているような帯状のリードを用いることもできる。
【0100】
また、半球状のスペーサを構成する材料は熱硬化性樹脂のような絶縁性材料(絶縁体)に限らずに、例えばAg(銀)のような導電ペーストのような導電材料(導電体)を用いることができる。あるいは、スペーサとしては、ワイヤボンディング法により形成する金のスタッドバンプやボールバンプ等を用いてもよい。また、スペーサの高さをある程度稼ぐために、複数の金バンプを積層してもよい。また、スペーサは、スクリーン印刷法等において印刷用ペーストに用いられるような粒子状の絶縁性材料により構成してもよい。この場合、この粒子状の絶縁性材料は接着剤と混合してポッティング法等により供給することができる。あるいは、先に接着剤を供給した後に、後でこの接着剤に粒子状の絶縁性材料を混合するようにしてもよい。また、スペーサは、ポッティング法、スクリーン印刷法に限らずに、非接触式のジェットディスペンサ法を用いて形成することができ、特に精度の高いサイズのスペーサを形成する場合に有利である。スペーサは、必ずしも半球状でなくとも、突起状構造物により構成されていればよい。
【0101】
また、パッケージング基板は絶縁基板に限らずに、リードフレームのような導電体を用いることもできる。また、パッケージとしては、熱硬化性樹脂のような絶縁体により全体を覆う例に限らずに、内部に窒素のような不活性気体を封入した金属製の容器により構成するようにしてもよい。また、複数の半導体チップを多段に積層する場合、各段の半導体チップの数及びサイズは、目的、用途等に応じて、任意に変更することができる。
【0102】
また、各実施例においては接着剤を用いて下段の半導体チップ上に上段の半導体チップを積層する例で説明したが、接着剤は必ずしも用いる必要はない。また、接着剤を用いる場合でも、図21に図1の第1実施例の変形例を示すように、接着剤9は上下段の半導体チップ7、11の積層面の全面にわたることなく、部分的に供給するようにしてもよい。また、半球状のスペーサの高さの値は一例を示したものであり、ボンディングワイヤの径、半導体チップの厚さ等に応じて任意の変更が可能である。要するに、この発明では、複数の半導体チップが多段に積層されている構成において、少なくともある段にマウントされている上段の半導体チップが、少なくとも下段の半導体チップ上に形成されたスペーサを含む複数のスペーサを介して積層されている関係になっていればよい。
【0103】
【発明の効果】
以上説明したように、この発明の半導体装置によれば、下部の半導体チップ上に複数のスペーサを介して、上部の半導体チップが多段に積層されているので、上部及び下部の半導体チップ間に均一な間隔を確保することができる。
また、この発明の半導体装置の製造方法によれば、ポッティング法、スクリーン印刷法あるいは非接触式のジェットディスペンサ法により、下部の半導体チップ上に上部の半導体チップを均一な間隔を確保して積層するスペーサを形成するので、スペーサの高さを制御性良く形成することができる。
したがって、複数の半導体チップが多段に積層されてパッケージにより封止されてなる半導体装置において、薄型化を図ることができ、かつ信頼性を高めることができる。
【図面の簡単な説明】
【図1】この発明の第1実施例である半導体装置の構成を示す断面図である。
【図2】同半導体装置を製造する第1の製造方法を工程順に示す工程図である。
【図3】同半導体装置を製造する第1の製造方法を工程順に示す工程図である。
【図4】同半導体装置の第1の製造方法の一工程を概略的に示す図である。
【図5】同半導体装置の第1の製造方法の途中の工程における半導体チップを示す平面図である。
【図6】同半導体装置を製造する第2の製造方法を工程順に示す工程図である。
【図7】同半導体装置の第2の製造方法の一工程を概略的に示す図である。
【図8】この発明の第2実施例である半導体装置の構成を示す断面図である。
【図9】この発明の第3実施例である半導体装置の構成を示す断面図である。
【図10】この発明の第4実施例である半導体装置の構成を示す断面図である。
【図11】この発明の第5実施例である半導体装置の構成を示す断面図である。
【図12】同半導体装置に用いられる半導体チップを示す平面図である。
【図13】この発明の第6実施例である半導体装置の構成を示す断面図である。
【図14】同半導体装置に用いられる半導体チップを示す平面図である。
【図15】この発明の第7実施例である半導体装置の構成を示す断面図である。
【図16】同半導体装置の製造方法を工程順に示す工程図である。
【図17】同半導体装置の製造方法を工程順に示す工程図である。
【図18】この発明の第8実施例である半導体装置の構成を示す断面図である。
【図19】この発明の第9実施例である半導体装置の構成を示す断面図である。
【図20】この発明の第10実施例である半導体装置の構成を示す断面図である。
【図21】この発明の第1実施例の半導体装置の変形例の構成を示す断面図である。
【図22】従来の半導体装置の構成を示す断面図である。
【図23】同半導体装置の製造方法を工程順に示す工程図である。
【図24】同半導体装置の製造方法を工程順に示す工程図である。
【図25】従来の半導体装置の構成を示す断面図である。
【符号の説明】
1、10、20、30、40、50、60、70、80、90 半導体装置
2、3、28、47 内部端子
4 外部端子
5、27、46 パッケージ基板
6、9、26、37、41、43〜45、58、65〜66、72 接着剤
7、11、24、32、35、38、54、63、67、68、77 半導体チップ
8、36、39、42、57、71、81 半球状のスペーサ
12、14、28、31、48、52、55、56、73、75 パッド電極
13、15、31、34、49、53、61、62、74、76 ボンディングワイヤ(導電体)
16 パッケージ
17 ディスペンサノズル
18 液状樹脂
19 開口
21 スクリーンマスク
22 スキージ
23 絶縁性シート
25 アンダーフィル樹脂
64、78、79 電極

Claims (11)

  1. 複数の半導体チップが多段に積層されてなる半導体装置の製造方法であって、
    下段の半導体チップ上に複数のスペーサを形成する工程と、
    前記下段の半導体チップ上に前記複数のスペーサを介して上段の半導体チップを積層する工程と、
    前記半導体チップ、前記複数のスペーサ及び前記上段の半導体チップを絶縁体により封止する工程とを含み、
    前記複数のスペーサを、熱硬化のための加熱処理を不要とする光硬化性樹脂を素材とする突起状構造物で形成することを特徴とする半導体装置の製造方法。
  2. 複数の半導体チップが多段に積層されてなる半導体装置の製造方法であって、
    パッケージ基板上に下段の半導体チップを固定する下段半導体チップ固定工程と、
    前記パッケージ基板上の内部端子と前記下段の半導体チップ上の電極とを第1の導電体により電気的に接続する第1導電体接続工程と、
    前記下段の半導体チップ上に複数のスペーサを形成するスペーサ形成工程と、
    前記下段の半導体チップ上に前記複数のスペーサを介して上段の半導体チップを積層する上段半導体チップ積層工程と、
    前記パッケージ基板上の前記内部端子と前記上段の半導体チップ上の電極とを第2の導電体により電気的に接続する第2導電体接続工程と、
    前記パッケージ基板上の前記下段の半導体チップ、前記上段の半導体チップ、前記第1の導電体及び前記第2の導電体を絶縁体により封止する封止工程とを含み、
    前記複数のスペーサを、熱硬化のための加熱処理を不要とする光硬化性樹脂を素材とする突起状構造物で形成することを特徴とする半導体装置の製造方法。
  3. 前記第1導電体接続工程の後に、前記スペーサ形成工程を行うことを特徴とする請求項記載の半導体装置の製造方法。
  4. 前記第1導電体接続工程の前に、前記スペーサ形成工程を行うことを特徴とする請求項記載の半導体装置の製造方法。
  5. 前記スペーサ形成工程を、液状樹脂を供給した後に硬化させることにより行うことを特徴とする請求項2、3又は4記載の半導体装置の製造方法。
  6. 前記液状樹脂の供給方法として、ポッティング法、スクリーン印刷法又は非接触式のジェットディスペンサ法を用いることを特徴とする請求項記載の半導体装置の製造方法。
  7. 前記上段半導体チップ積層工程の前に、前記下段の半導体チップ上に接着剤を形成する接着剤形成工程を含むことを特徴とする請求項2乃至6のいずれか1に記載の半導体装置の製造方法。
  8. 前記上段半導体チップ積層工程の前に、前記上段の半導体チップの積層面に絶縁性シートを形成する絶縁性シート形成工程を含むことを特徴とする請求項2乃至7のいずれか1に記載の半導体装置の製造方法。
  9. 複数の半導体チップが多段に積層されてなる半導体装置の製造方法であって、
    前記複数の半導体チップのうち下段の半導体チップ上に突起状構造物の絶縁体からなる複数のスペーサを形成する工程と、
    前記下段の半導体チップ上に前記複数のスペーサを介して前記下段の半導体チップの上段の半導体チップを積層する工程と、
    少なくとも一つの半導体チップをフリップチップ接続によって積層する工程と、
    前記複数の半導体チップ及び前記複数のスペーサ前記上段の半導体チップを絶縁体により封止する工程とを含み、
    前記複数のスペーサを形成する工程は、熱硬化性樹脂又は光硬化性樹脂を用いて行うことを特徴とする半導体装置の製造方法。
  10. 前記半導体装置の製造方法において、さらにパッケージ基板上に最下段の半導体チップを固定する工程と、
    前記フリップチップ接続する半導体チップ以外の半導体チップ上の電極と前記パッケージ基板上の内部端子とを導電体により電気的に接続する工程とを有することを特徴とする請求項記載の半導体装置の製造方法。
  11. 前記多段に積層する前記複数の半導体チップのサイズが異なっていることを特徴とする請求項1乃至10のいずれか1に記載の半導体装置の製造方法。
JP2002104570A 2002-04-05 2002-04-05 半導体装置の製造方法 Expired - Fee Related JP3688249B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002104570A JP3688249B2 (ja) 2002-04-05 2002-04-05 半導体装置の製造方法
US10/405,471 US6930396B2 (en) 2002-04-05 2003-04-03 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002104570A JP3688249B2 (ja) 2002-04-05 2002-04-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003303937A JP2003303937A (ja) 2003-10-24
JP3688249B2 true JP3688249B2 (ja) 2005-08-24

Family

ID=28672328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002104570A Expired - Fee Related JP3688249B2 (ja) 2002-04-05 2002-04-05 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6930396B2 (ja)
JP (1) JP3688249B2 (ja)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
JP4175138B2 (ja) * 2003-02-21 2008-11-05 日本電気株式会社 半導体装置
JP3729266B2 (ja) * 2003-02-24 2005-12-21 セイコーエプソン株式会社 半導体装置の製造方法
JP2004312008A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd 半導体マルチチップパッケージ及びその製造方法
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
JP3693057B2 (ja) 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
US8970049B2 (en) 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP3949665B2 (ja) 2004-02-24 2007-07-25 株式会社東芝 半導体装置の製造方法
US8017444B2 (en) * 2004-04-20 2011-09-13 Hitachi Chemical Company, Ltd. Adhesive sheet, semiconductor device, and process for producing semiconductor device
JP4544407B2 (ja) * 2004-05-17 2010-09-15 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US20050258545A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Multiple die package with adhesive/spacer structure and insulated die surface
WO2005117092A2 (en) * 2004-05-24 2005-12-08 Chippac, Inc. Stacked semiconductor package having adhesive/spacer structure and insulation
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7253511B2 (en) 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US7492039B2 (en) * 2004-08-19 2009-02-17 Micron Technology, Inc. Assemblies and multi-chip modules including stacked semiconductor dice having centrally located, wire bonded bond pads
US7015587B1 (en) * 2004-09-07 2006-03-21 National Semiconductor Corporation Stacked die package for semiconductor devices
US7332801B2 (en) * 2004-09-30 2008-02-19 Intel Corporation Electronic device
US7215031B2 (en) * 2004-11-10 2007-05-08 Oki Electric Industry Co., Ltd. Multi chip package
WO2006061673A1 (en) * 2004-12-09 2006-06-15 Infineon Technologies Ag Semiconductor package having at least two semiconductor chips and method of assembling the semiconductor package
JP4824327B2 (ja) * 2005-03-16 2011-11-30 Okiセミコンダクタ株式会社 半導体装置の製造方法
CN1943029A (zh) * 2005-03-23 2007-04-04 松下电器产业株式会社 半导体器件及其制造方法
JP4704084B2 (ja) * 2005-03-29 2011-06-15 三菱電機株式会社 半導体装置
US7429787B2 (en) 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
KR101172527B1 (ko) 2005-03-31 2012-08-10 스태츠 칩팩, 엘티디. 상부면 및 하부면에서 노출된 기판 표면들을 갖는 반도체적층 패키지 어셈블리
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US8586413B2 (en) 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
JP2007035865A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージとその製造方法
DE102005036324A1 (de) * 2005-07-29 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Bonddrähten und Verfahren zur Herstellung desselben
KR101185479B1 (ko) 2005-08-24 2012-10-02 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP4871280B2 (ja) * 2005-08-30 2012-02-08 スパンション エルエルシー 半導体装置およびその製造方法
JP4798348B2 (ja) * 2005-09-30 2011-10-19 セイコーエプソン株式会社 シリコンウェハの処理方法及び液体噴射ヘッドの製造方法
US7342308B2 (en) * 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US20070152314A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Low stress stacked die packages
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
US20070178666A1 (en) * 2006-01-31 2007-08-02 Stats Chippac Ltd. Integrated circuit system with waferscale spacer system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
SG135066A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
WO2007145599A1 (en) * 2006-06-12 2007-12-21 Stats Chippac Ltd Integrated circuit package system with offset stacked die
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
KR100809701B1 (ko) 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US20080131998A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Method of fabricating a film-on-wire bond semiconductor device
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
JP4897451B2 (ja) * 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
US20080224305A1 (en) * 2007-03-14 2008-09-18 Shah Amip J Method, apparatus, and system for phase change memory packaging
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2008243853A (ja) * 2007-03-23 2008-10-09 Renesas Technology Corp インターポーザ基板、それを利用したlsiチップ及び情報端末装置、インターポーザ基板製造方法、並びにlsiチップ製造方法
JPWO2008152730A1 (ja) * 2007-06-15 2010-08-26 株式会社日本マイクロニクス 積層型パッケージ及びその形成方法
US8198713B2 (en) * 2007-07-13 2012-06-12 Infineon Technologies Ag Semiconductor wafer structure
US7969023B2 (en) * 2007-07-16 2011-06-28 Stats Chippac Ltd. Integrated circuit package system with triple film spacer having embedded fillers and method of manufacture thereof
SG150395A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
KR20090055316A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
JP2010199548A (ja) 2009-01-30 2010-09-09 Elpida Memory Inc 半導体装置およびその製造方法
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
JP5287763B2 (ja) * 2010-02-24 2013-09-11 株式会社デンソー センサ装置およびその製造方法
KR101195266B1 (ko) * 2010-12-07 2012-11-14 에스케이하이닉스 주식회사 반도체 패키지 및 반도체 패키지의 칩 선택방법
JP6125209B2 (ja) * 2012-11-19 2017-05-10 株式会社ジェイデバイス 半導体装置及びその製造方法
CN105280621B (zh) 2014-06-12 2019-03-19 意法半导体(格勒诺布尔2)公司 集成电路芯片的堆叠和电子器件
JP6677183B2 (ja) * 2017-01-25 2020-04-08 オムロン株式会社 制御装置
KR20180117238A (ko) * 2017-04-18 2018-10-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP6981033B2 (ja) * 2017-04-19 2021-12-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
US10247629B2 (en) * 2017-04-27 2019-04-02 Continental Automotive Systems, Inc. Stacked or unstacked MEMS pressure sensor with through-hole cap and plurality of chip capacitors
CN117133727A (zh) * 2023-08-29 2023-11-28 江苏柒捌玖电子科技有限公司 一种三维堆叠封装结构及其封装方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689538B2 (ja) 1992-05-21 1994-11-09 株式会社新潟鉄工所 回転ブラシ式ロータリ除雪車
KR100273499B1 (ko) * 1995-05-22 2001-01-15 우찌가사끼 이사오 배선기판에전기접속된반도체칩을갖는반도체장치
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
JP3643706B2 (ja) * 1998-07-31 2005-04-27 三洋電機株式会社 半導体装置
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
JP2001044358A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6441481B1 (en) * 2000-04-10 2002-08-27 Analog Devices, Inc. Hermetically sealed microstructure package
JP2001308262A (ja) 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止bga型半導体装置
TW445610B (en) * 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
JP3723453B2 (ja) * 2000-09-12 2005-12-07 ローム株式会社 半導体装置
US6414384B1 (en) * 2000-12-22 2002-07-02 Silicon Precision Industries Co., Ltd. Package structure stacking chips on front surface and back surface of substrate
US6437449B1 (en) * 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
JP2003179200A (ja) * 2001-12-10 2003-06-27 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP4036694B2 (ja) * 2002-03-28 2008-01-23 シャープ株式会社 積層型半導体装置

Also Published As

Publication number Publication date
US20030189259A1 (en) 2003-10-09
JP2003303937A (ja) 2003-10-24
US6930396B2 (en) 2005-08-16

Similar Documents

Publication Publication Date Title
JP3688249B2 (ja) 半導体装置の製造方法
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
US8885356B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US20070257348A1 (en) Multiple chip package module and method of fabricating the same
US20030006494A1 (en) Thin profile stackable semiconductor package and method for manufacturing
US7749806B2 (en) Fabricating process of a chip package structure
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US20060163702A1 (en) Chip on board leadframe for semiconductor components having area array
TWI550782B (zh) 具有路徑電路引線之積體電路封裝系統及其製造方法
WO2001071806A1 (fr) Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
KR19980070720A (ko) 반도체장치 및 그 제조방법
KR20100095268A (ko) 반도체 패키지 및 그 제조 방법
CN109755202B (zh) 电子封装件及其制法
JP2002009236A (ja) 多層半導体装置及びその製造方法
JP2006196709A (ja) 半導体装置およびその製造方法
JP2000196008A (ja) マルチチップ型半導体装置
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001007472A (ja) 電子回路装置およびその製造方法
JP2009094434A (ja) 半導体装置およびその製造方法
JP2002373968A (ja) 電子回路装置およびその製造方法
WO2000019515A1 (fr) Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
JP4417974B2 (ja) 積層型半導体装置の製造方法
TW200933868A (en) Stacked chip package structure
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040524

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050118

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20050217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050322

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050607

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080617

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090617

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100617

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100617

Year of fee payment: 5

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100617

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100617

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110617

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120617

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120617

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130617

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees