JP2002373968A - 電子回路装置およびその製造方法 - Google Patents

電子回路装置およびその製造方法

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Abstract

(57)【要約】 【課題】半導体チップ等の電子素子の端子配置にできる
だけ制限されずに電子素子を積み重ねて、小型化を図る
ことができる電子回路装置およびその製造方法を提供す
る。 【解決手段】所定の位置に端子８が配置された複数の電
子素子１，２が基板５上に積み重ねられてなる電子回路
装置であって、基板５上に搭載された第１の電子素子１
と、第１の電子素子１の端子８と重ならないように、少
なくとも一部の部位が当該第１の電子素子１上に搭載さ
れた第２の電子素子２と、基板５と第２の電子素子２と
の間隙を埋めて、当該第２の電子素子２を支持するスペ
ーサ１０とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子回路装置およ
びその製造方法に関し、特に複数の半導体チップが格納
された電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
【０００３】そして、これに応えるため、近年、複数の
半導体チップを１つのパッケージに実装したマルチチッ
プパッケージが使用されてきている。
【０００４】図６は、上記のマルチチップパッケージの
断面図である。図６に示すマルチチップパッケージで
は、半導体チップ１１および半導体チップ１２が、ダイ
ボンド材３により、インタポーザ５上に固定されてい
る。半導体チップ１１，１２は、それぞれ所定の配置で
パッド８が形成されており、インタポーザ５に形成され
たインナーリード６と、金線などからなるボンディング
ワイヤ４により、電気的に接続されている。
【０００５】半導体チップ１１，１２が搭載されたイン
タポーザ５上には、半導体チップ１１，１２を保護する
ための封止樹脂９が形成されている。インタポーザ５の
チップ搭載面の裏面には、インナーリード６と電気的に
接続された外部接続端子７が形成されている。
【０００６】上記の半導体チップ１１，１２を格納する
マルチチップパッケージは、不図示のマザーボードの端
子とインタポーザ５の外部接続端子７とが電気的に接続
されるように、マザーボード上に実装されて使用される
ことになる。
【０００７】上記構成のマルチチップパッケージでは、
２次元方向に横並びに半導体チップ１１，１２を搭載し
ていることから、広い実装面積を必要とするため、さら
なる素子の高集積化および高密度化の要求に対応するこ
とが困難となってきている。
【０００８】従って、近年、上記のさらなる要求に対応
すべく、半導体チップを積み上げて、３次元に搭載され
たスタック構造のマルチチップパッケージが使用される
ようになってきている。
【０００９】図７は、スタック構造のマルチチップパッ
ケージの断面図である。図７に示すマルチチップパッケ
ージでは、相対的に面積の大きい半導体チップ１１上
に、相対的に面積の小さい半導体チップ１２が搭載され
ている構造となっている。
【００１０】すなわち、相対的に面積の大きい半導体チ
ップ１１がダイボンド材３により、インタポーザ５上に
固定されており、半導体チップ１１のパッド８に干渉し
ないように、半導体チップ１２がダイボンド材３により
半導体チップ１１上に固定されている。
【００１１】半導体チップ１１，１２に形成された各パ
ッド８と、インタポーザ５に形成されたインナーリード
６とが、金線などからなるボンディングワイヤ４によ
り、電気的に接続されている。
【００１２】そして、インタポーザ５上に積み重ねられ
た半導体チップ１１，１２が封止樹脂９により封止され
ている。インタポーザ５のチップ搭載面の裏面には、イ
ンナーリード６と電気的に接続された外部接続端子７が
形成されている。
【００１３】上記構成のスタック構造のマルチチップパ
ッケージは、上述したように、マザーボード上に実装さ
れて使用される際に、２次元のマルチチップパッケージ
に比して、平面方向の実装面積を縮小できることから、
さらなる素子の高集積化および高密度化の要求に応える
ことができる。
【００１４】
【発明が解決しようとする課題】しかしながら、例え
ば、スタック構造のマルチチップパッケージを採用する
場合には、上述したように、半導体チップ１２は、半導
体チップ１１のパッド８に干渉しないように搭載する必
要があることから、半導体チップ１１に配置されたパッ
ド８により制限を受ける。
【００１５】図７に示すように、例えば、半導体チップ
１１，１２のパッド８が、ともにチップの周囲に形成さ
れており、半導体チップ１１に配置されたパッド８の内
側に、半導体チップ１２が搭載することができる場合
等、限られた条件下において上記の構造を採用すること
ができる。
【００１６】例えば、図８に示すように、主に、ＳＲＡ
Ｍ（Static Random Access Memory)などのメモリ系にお
いては、パッド８がチップの中央に一方向に配置された
センターパッド配置チップ１が使用されている。このセ
ンターパッド配置チップ１と、当該チップサイズ以下
で、チップ周囲にパッド８が配置されたペリフェラルパ
ッド配置チップ２とをマルチチップパッケージ化する場
合には、センターパッド配置チップ１のパッド８とペリ
フェラルパッド配置チップ２とが干渉してしまうため、
図７に示すスタック構造を採用することができず、図６
に示す横並びにする構成しか採用することができないと
いう問題がある。
【００１７】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、半導体チップ等の電子素子の端子
配置にできるだけ制限されずに電子素子を積み重ねて、
小型化を図ることができる電子回路装置およびその製造
方法を提供することにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の電子回路装置は、所定の位置に端子が配置
された複数の電子素子が基板上に積み重ねられた電子回
路装置であって、前記基板上に搭載された第１の電子素
子と、前記第１の電子素子の端子と重ならないように、
少なくとも一部の部位が当該第１の電子素子上に搭載さ
れた第２の電子素子と、前記基板と前記第２の電子素子
との間隙を埋めて、当該第２の電子素子を支持するスペ
ーサとを有する。
【００１９】好適には、前記スペーサは、前記第１の電
子素子の厚みと実質的に同等の厚みを有する。
【００２０】例えば、前記第１および第２の電子素子
は、前記端子が形成された面とは反対側の面を前記基板
に向けて搭載されている。この場合、前記基板は、前記
第１および第２の電子素子の端子と電気的に接続するた
めの基板端子を有し、前記第１および第２の電子素子の
端子と前記基板端子とがワイヤにより結線されている。
【００２１】好適には、前記第１の電子素子の少なくと
も外縁部に、前記ワイヤの前記第１の電子素子への接触
を防止するための絶縁性樹脂が形成されている。
【００２２】例えば、前記第１の電子素子は、端子形成
面の中央部において一方向に配列された端子を有する。
【００２３】例えば、前記基板は、前記基板端子と電気
的に接続された外部接続用端子を有する。
【００２４】上記の本発明の電子回路装置では、基板上
に第１の電子素子が搭載され、当該第１の電子素子の端
子と重ならないように、第１の電子素子上において、第
２の電子素子の一部の部位が搭載されている。そして、
基板と第２の電子素子との間隙を埋めて、当該第２の電
子素子を支持するスペーサが形成されていることから、
第２の電子素子は、第１の電子素子およびスペーサによ
り支持されて積み重ねられることとなる。従って、第１
の電子素子の端子配置により、第１の電子素子の端子を
除く領域が、第２の電子素子を搭載するほどの領域を有
さない場合であっても、スペーサが設けられていること
で、第１の電子素子およびスペーサ上に第２の電子素子
を搭載することができ、基板上に横並びに電子素子を搭
載するのに比して、実装面積が削減される。
【００２５】さらに、上記の目的を達成するため、本発
明の電子回路装置の製造方法は、所定の位置に端子が配
置された複数の電子素子が基板上に積み重ねられた電子
回路装置の製造方法であって、前記基板上に第１の電子
素子を搭載する工程と、前記基板上にスペーサを搭載す
る工程と、前記第１の電子素子および前記スペーサ上
に、前記第１の電子素子の前記端子と重ならないよう
に、第２の電子素子を搭載する工程とを有する。
【００２６】好適には、前記スペーサを搭載する工程に
おいて、前記第１の電子素子の厚みと実質的に同等な厚
みを有するスペーサを搭載する。
【００２７】例えば、前記第１および第２の電子素子を
搭載する工程において、前記端子が形成された面とは反
対側の面を前記基板に向けて前記第１および第２の電子
素子を搭載する。そして、前記基板は、前記第１および
第２の電子素子の端子と電気的に接続するための基板端
子を有し、前記第２の電子素子を搭載する工程の後に、
前記第１および第２の電子素子の端子と前記基板端子と
をワイヤにより結線する工程を有する。
【００２８】好適には、前記ワイヤにより結線する工程
の前に、前記第１の電子素子の少なくとも外縁部に、前
記ワイヤの前記第１の電子素子への接触を防止するため
の絶縁性樹脂を形成する工程を有する。
【００２９】上記の本発明の電子回路装置の製造方法に
よれば、基板上に第１の電子素子を搭載し、基板上にス
ペーサを搭載し、第１の電子素子およびスペーサ上に、
第１の電子素子の端子に重ならないように、第２の電子
素子を搭載することで、第１の電子素子の端子配置に影
響されずに、電子素子を積み重ねることができる。
【００３０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、一例として、ＢＧＡ（Ball Grid Array)型のマル
チチップパッケージからなる電子回路装置を例に図面を
参照して説明する。
【００３１】図１は、本実施形態に係る電子回路装置の
断面図である。図２は、図１に示す電子回路装置におけ
る半導体チップの積み重ねの様子を示す平面図である。
【００３２】本実施形態に係る電子回路装置では、図２
に示すように、チップの中央部に一方向に複数のパッド
８が配置されたセンターパッド配置チップからなる第１
の半導体チップ１上に、チップの周囲に沿って複数のパ
ッド８が配置されたペリフェラルパッド配置チップから
なる第２の半導体チップ２を積み重ねて、ＢＧＡ（Ball
Grid Array)型のマルチチップパッケージからなる電子
回路装置が構成されている。上記の第１の半導体チップ
１に示すパッド８の配置は、主に、ＳＲＡＭ（Static R
andom Access Memory)などのメモリ系に使用されてい
る。
【００３３】第１の半導体チップ１は、例えば、フィル
ムあるいはペースト状の接着材であるダイボンド材３に
より、例えば、０．４〜０．６ｍｍ程度の厚みのガラス
エポキシ基板等からなるインタポーザ５上に固定されて
いる。ダイボンド材３は、例えば、ペースト状のものを
使用する場合には、銀ペーストを使用することができ、
２０μｍ程度の厚みを有する。
【００３４】第１の半導体チップ１に隣接して、ダイボ
ンド材３により、第１の半導体チップ１と同等の厚みを
有するスペーサ１０が固定されている。スペーサ１０
は、例えば、半導体チップ１，２との熱膨張率の差が小
さくなるように、例えば、半導体チップを構成する材料
であるシリコン（Ｓｉ）により構成される。あるいは、
半導体チップ１，２から発せられる熱を効率的に放散さ
せるために、熱伝導率の高い銅（Ｃｕ）等の金属を使用
してもよい。
【００３５】第１の半導体チップ１およびスペーサ１０
上には、第１の半導体チップ１に配置されたパッド８に
接触しないように、ダイボンド材３により、第２の半導
体チップ２が固定されている。上記の第１の半導体チッ
プ１および第２の半導体チップ２は、例えば、１５０μ
ｍ〜３００μｍの厚みを有している。
【００３６】インタポーザ５のチップ搭載面には、銅
（Ｃｕ）、ニッケル（Ｎｉ）、あるいは金（Ａｕ）等か
らなるインナーリード６が形成されており、半導体チッ
プ１，２に配置された各パッド８とインタポーザ５のイ
ンナリード６とが、例えば、金線などからなるボンディ
ングワイヤ４により接続されている。ボンディングワイ
ヤ４は、チップの周辺部に触れないように、チップ側で
盛り上がったループ形状に形成されている。また、ボン
ディングワイヤ４は、各ボンディングワイヤが重ならな
いように、図４の断面に直交する方向において、交互に
形成されている。
【００３７】ここで、下側の第１の半導体チップ１のエ
ッジには、ボンディングワイヤ４と第１の半導体チップ
１とが接触して短絡するのを防止するため、例えば、絶
縁性の液状樹脂からなるエッジコート材１３が塗布され
ている。これは、図１に示すように、半導体チップ１，
２のパッド８とインナーリード等の距離が長い場合や、
チップの中央部にパッド８が配置されている場合等に
は、後に説明する封止樹脂を封入する際に、ボンディン
グワイヤ４が樹脂の重みでチップのエッジに接触する恐
れがあるため、これを防止するためである。
【００３８】インタポーザ５上には、第１の半導体チッ
プ１および第２の半導体チップ２を被覆して、当該半導
体チップ１，２を保護するための封止樹脂９が形成され
ている。インタポーザ５のチップ搭載面の裏面には、イ
ンナーリード６と電気的に接続された例えば半田等から
なる球状の外部接続端子７が形成されている。
【００３９】上記の第１の半導体チップ１と第２の半導
体チップ２を格納する電子回路装置は、不図示のマザー
ボードの端子とインタポーザ５の外部接続端子とが電気
的に接続されるように、マザーボード上に実装されて使
用されることになる。
【００４０】上記の本実施形態に係る電子回路装置で
は、第１の半導体チップ１上に、当該第１の半導体チッ
プ１のパッド８に干渉しないように、第２の半導体チッ
プ２が積み重ねられており、第１の半導体チップ１に支
持されていない第２の半導体チップ２の下側には、第２
の半導体チップ２を支持するスペーサ１０が配置され
て、安定した３次元実装を可能にしている。従って、第
１の半導体チップ１のパッド８とインタポーザ５のイン
ナーリード６との、ボンディングワイヤ４による接続を
妨げることなく、チップを積み重ねることができ、電子
回路装置の小型化を実現することができる。さらに、ス
ペーサ１０が第１の半導体チップ１の厚みと同等の厚み
を有することにより、第２の半導体チップ２を平行に搭
載することができ、安定した搭載を実現することができ
る。
【００４１】次に、上記の本実施形態の電子回路装置の
製造方法について、図３〜図５を用いて説明する。
【００４２】まず、図３（ａ）に示すように、インナー
リード６が形成されたインタポーザ５上において、第１
の半導体チップ１およびスペーサ１０を搭載する箇所
に、ダイボンド材３を塗布する。続いて、マウンタによ
り、第１の半導体チップ１をダイボンド材３を介して、
インタポーザ５上に搭載する。
【００４３】次に、図３（ｂ）に示すように、第１の半
導体チップ１と同等の厚みを有するスペーサ１０を用意
して、マウンタにより当該スペーサ１０をダイボンド材
３を介してインタポーザ５上に搭載する。
【００４４】次に、図３（ｃ）に示すように、第１の半
導体チップ１に配置されたパッド８に干渉しないよう
に、第１の半導体チップ１およびスペーサ１０上に、ダ
イボンド材３を塗布する。続いて、マウンタにより、第
２の半導体チップ２をダイボンド材３を介して、第１の
半導体チップ１およびスペーサ１０上に搭載する。
【００４５】次に、図４（ｄ）に示すように、第１の半
導体チップ１のエッジに、例えば、絶縁性の液状樹脂か
らなるエッジコート材１３を塗布する。このエッジコー
ト材１３は、半導体チップ１のエッジの全てに塗布する
必要はなく、比較的長いボンディングワイヤが半導体チ
ップ１のエッジをまたぐこととなる部位に塗布すればよ
い。
【００４６】次に、図４（ｅ）に示すように、第１の半
導体チップ１および第２の半導体チップ２のパッド８
と、インタポーザ５のインナ−リード６とを、例えば、
金線などからなるボンディングワイヤ４により接続す
る。
【００４７】次に、図５（ｆ）に示すように、上記の第
１および第２の半導体チップ１，２が搭載されたインタ
ポーザ５を金型成形機にセットして、樹脂を流しこんで
成形硬化させて、第１および第２の半導体チップ１，２
を保護する封止樹脂９を形成する。
【００４８】最後に、図５（ｇ）に示すように、インタ
ポーザ５のチップ搭載面の裏面において、インナーリー
ド６に接続するように配置された不図示のランド上に、
球状の半田等からなる外部接続端子７を形成することに
より、本実施形態に係る電子回路装置が製造される。
【００４９】上記のようにして形成された電子回路装置
は、不図示のマザーボードに形成された電極と、外部接
続端子７とをリフローはんだ付けなどにより、接続させ
ることにより、マザーボード上に実装されることとな
る。
【００５０】上記の本実施形態に係る電子回路装置の製
造方法によれば、スペーサ１０を形成する工程を追加す
るのみで、第１の半導体チップ１のパッド配置に影響さ
れることなく、第２の半導体チップ２を搭載することが
でき、小型化されたスタック型の電子回路装置を製造す
ることができる。
【００５１】本発明は、上記の実施形態の説明に限定さ
れない。例えば、本実施形態では、第１の半導体チップ
として、チップの中央部に一方向に複数配置されたパッ
ドを有するセンターパッド配置チップを一例に説明した
が、これに限られるものでなく、特に、パッドの配置に
は限定はない。同様に、第２の半導体チップとして、チ
ップの周辺部に沿ってパッドが複数配置されたペリフェ
ラルパッド配置チップを例に説明したが、特に限定され
るものでなく、センターパッド配置チップの他、様々な
パッド配置を有するチップを使用することができる。
【００５２】また、スペーサ１０は、第１の半導体チッ
プ１と同じ厚さで、その上に搭載される第２の半導体チ
ップ２を平行に保つことができ、かつ、半導体チップ
１，２のパッド８とインナーリード６とのボンディング
ワイヤ４による接続に問題がなければ、どのような形状
でもよく、またどのような材質であってもよい。例え
ば、スペーサ１０は、第２の半導体チップ２とインタポ
ーザ５との間隙を全て埋める必要はなく、第２の半導体
チップ２を平行に搭載できる限りにおいて、間隙の一部
を埋めるように形成してもよい。
【００５３】また、ダイボンド材３は、信頼性の向上等
のため、第１の半導体チップ１の搭載用と、第２の半導
体チップ２の搭載用とで材料を変えてもよい。例えば、
第２の半導体チップ２の搭載用に、フィルム状のダイボ
ンド材を使用することで、ダイボンド材が流れて第１の
半導体チップ１のパッド８を覆ってしまうのを防止する
ことができる。また、例えば、第１の半導体チップ１の
搭載用に、フィルム状のダイボンド材を使用すること
で、搭載後の第１の半導体チップ１が傾くのを防止で
き、その後にマウンタにより、第２の半導体チップ２を
第１の半導体チップ１上に搭載する際に、位置決めを容
易にすることができる。
【００５４】また、本実施形態では、ＢＧＡ型のパッケ
ージからなる電子回路装置について説明したが、これに
限られるものでなく、例えば、半田等からなる球状の外
部接続端子７は存在せず、チップ搭載面の裏面にはパッ
ドしか形成されていないＬＧＡ（Land Grid array)型に
適用することも可能である。また、本実施形態における
電子回路装置の外形サイズを限りなく半導体チップのサ
イズに近づけたＣＳＰ（Chip Size Package)形態の電子
回路装置に適用することもできる。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
【００５５】
【発明の効果】本発明によれば、半導体チップ等の電子
素子の端子配置にできるだけ制限されずに電子素子を積
み重ねて、小型化された電子回路装置を実現することが
できる。
【図面の簡単な説明】
【図１】本実施形態に係る電子回路装置の断面図であ
る。
【図２】図１に示す電子回路装置における半導体チップ
の積み重ねの様子を示す平面図である。
【図３】本実施形態に係る電子回路装置の製造工程にお
いて、（ａ）は第１の半導体チップの搭載工程までを示
す断面図、（ｂ）はスペーサの搭載工程までを示す断面
図、（ｃ）は第２の半導体チップの搭載工程までを示す
断面図である。
【図４】本実施形態に係る電子回路装置の製造工程にお
いて、（ｄ）はエッジコート材の塗布工程までを示す断
面図、（ｅ）はボンディングワイヤによる接続工程まで
を示す断面図である。
【図５】本実施形態に係る電子回路装置の製造工程にお
いて、（ｆ）は封止樹脂の形成工程までを示す断面図、
（ｇ）は外部接続端子の形成工程までを示す断面図であ
る。
【図６】図６は、従来例に係る２次元マルチチップパッ
ケージの断面図である。
【図７】図７は、従来例に係る３次元マルチチップパッ
ケージの断面図である。
【図８】図８は、従来例に係るマルチチップパッケージ
の問題点を説明するための図である。
【符号の説明】
１…第１の半導体チップ、２…第１の半導体チップ、３
…ダイボンド材、４…ボンディングワイヤ、５…インタ
ーポーザ、６…インナーリード、７…外部接続端子、８
…パッド、９…封止樹脂、１０…スペーサ、１１…半導
体チップ、１２…半導体チップ、１３…エッジコート
材。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】所定の位置に端子が配置された複数の電子
    素子が基板上に積み重ねられた電子回路装置であって、 前記基板上に搭載された第１の電子素子と、 前記第１の電子素子の端子と重ならないように、少なく
    とも一部の部位が当該第１の電子素子上に搭載された第
    ２の電子素子と、 前記基板と前記第２の電子素子との間隙を埋めて、当該
    第２の電子素子を支持するスペーサとを有する電子回路
    装置。
  2. 【請求項２】前記スペーサは、前記第１の電子素子の厚
    みと実質的に同等の厚みを有する請求項１記載の電子回
    路装置。
  3. 【請求項３】前記第１および第２の電子素子は、前記端
    子が形成された面とは反対側の面を前記基板に向けて搭
    載されている請求項１記載の電子回路装置。
  4. 【請求項４】前記基板は、前記第１および第２の電子素
    子の端子と電気的に接続するための基板端子を有し、 前記第１および第２の電子素子の端子と前記基板端子と
    がワイヤにより結線されている請求項３記載の電子回路
    装置。
  5. 【請求項５】前記第１の電子素子の少なくとも外縁部
    に、前記ワイヤの前記第１の電子素子への接触を防止す
    るための絶縁性樹脂が形成されている請求項４記載の電
    子回路装置。
  6. 【請求項６】前記第１の電子素子は、端子形成面の中央
    部において一方向に配列された端子を有する請求項１記
    載の電子回路装置。
  7. 【請求項７】前記基板は、前記基板端子と電気的に接続
    された外部接続用端子を有する請求項１記載の電子回路
    装置。
  8. 【請求項８】所定の位置に端子が配置された複数の電子
    素子が基板上に積み重ねられた電子回路装置の製造方法
    であって、 前記基板上に第１の電子素子を搭載する工程と、 前記基板上にスペーサを搭載する工程と、 前記第１の電子素子および前記スペーサ上に、前記第１
    の電子素子の前記端子と重ならないように、第２の電子
    素子を搭載する工程とを有する電子回路装置の製造方
    法。
  9. 【請求項９】前記スペーサを搭載する工程において、前
    記第１の電子素子の厚みと実質的に同等な厚みを有する
    スペーサを搭載する請求項８記載の電子回路装置の製造
    方法。
  10. 【請求項１０】前記第１および第２の電子素子を搭載す
    る工程において、前記端子が形成された面とは反対側の
    面を前記基板に向けて前記第１および第２の電子素子を
    搭載する請求項８記載の電子回路装置の製造方法。
  11. 【請求項１１】前記基板は、前記第１および第２の電子
    素子の端子と電気的に接続するための基板端子を有し、 前記第２の電子素子を搭載する工程の後に、前記第１お
    よび第２の電子素子の端子と前記基板端子とをワイヤに
    より結線する工程を有する請求項１０記載の電子回路装
    置の製造方法。
  12. 【請求項１２】前記ワイヤにより結線する工程の前に、
    前記第１の電子素子の少なくとも外縁部に、前記ワイヤ
    の前記第１の電子素子への接触を防止するための絶縁性
    樹脂を形成する工程を有する請求項１１記載の電子回路
    装置の製造方法。
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