KR20160012589A - 인터포저 기판을 갖는 반도체 패키지 적층 구조체 - Google Patents

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KR20160012589A
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

하부 반도체 패키지, 상기 하부 반도체 패키지 상에 배치되고, 상기 하부 반도체 패키지의 수평 폭보다 큰 수평 폭을 갖는 인터포저 기판, 상기 인터포저 기판 상에 배치된 상부 반도체 패키지 및 상기 하부 반도체 패키지와 상기 인터포저 기판의 사이를 채우고, 상기 하부 반도체 패키지의 측면들을 감싸는 언더필부를 포함하는 반도체 패키지 적층 구조체가 설명된다.

Description

인터포저 기판을 갖는 반도체 패키지 적층 구조체{Semiconductor package stack structure having interposer substrate}
본 발명은 인터포저 기판을 갖는 반도체 패키지 적층 구조체에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화 및 소형화 요구가 급증하고 있다. 이러한 추세에 대응하고자 하나의 기판에 여러 개의 칩을 실장하는 스택(stack) 패키지가 등장을 하게 되었으며, 지속적으로 요구되는 고성능, 고밀도 패키지를 실현하기 위해 패키지 위에 패키지를 쌓는 POP(package on package)가 등장하였다.
최근, 이러한 POP 구조에서 하부 패키지는 로직 디바이스의 회로 선 폭이 좁아지면서 크기가 작아지는 반면, 상부 패키지는 반도체 표준 규약에 따른 기준을 유지하려는 경향이 있어 하부 패키지의 크기가 상부 패키지의 크기보다 작은 POP 구조의 필요성이 대두되고 있다.
본 발명이 해결하고자 하는 과제는 하부 반도체 패키지의 크기를 줄이는 동시에 크기가 다른 상부 반도체 패키지와의 접합이 용이한 반도체 패키지 적층 구조체를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지 적층 구조체를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지 적층 구조체를 포함하는 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지 적층 구조체를 포함하는 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지 적층 구조체를 포함하는 모바일 무선 폰을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지 적층 구조체는 하부 반도체 패키지, 상기 하부 반도체 패키지 상에 배치되고, 상기 하부 반도체 패키지의 수평 폭보다 큰 수평 폭을 갖는 인터포저 기판, 상기 인터포저 기판 상에 배치된 상부 반도체 패키지 및 상기 하부 반도체 패키지와 상기 인터포저 기판의 사이를 채우고, 상기 하부 반도체 패키지의 측면들을 감싸는 언더필부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지 적층 구조체는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 및 상기 하부 패키지 기판 상에 상기 하부 반도체 칩의 측면들을 감싸도록 형성된 하부 몰딩재를 갖는 하부 반도체 패키지, 상부 패키지 기판, 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩, 및 상기 상부 패키지 기판 상에 상기 상부 반도체 칩의 측면들 및 상면들을 덮도록 형성된 상부 몰딩재를 갖는 상부 반도체 패키지, 상기 하부 반도체 패키지와 상부 반도체 패키지 사이에 배치되고, 상기 하부 반도체 패키지의 수평 폭보다는 큰 수평 폭을 갖는 인터포저 기판 및 상기 하부 반도체 패키지와 상기 인터포저 기판 사이를 채우고 및 상기 하부 반도체 패키지의 측면들을 감싸는 언더필부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지 적층 구조체는 하부 반도체 패키지, 상기 하부 반도체 패키지 상에 배치된 상부 반도체 패키지, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 배치된 인터포저 기판 및 상기 인터포저 기판과 상기 하부 반도체 패키지 사이를 채우고, 상기 하부 반도체 패키지의 측면들을 감싸는 언더필부를 포함하고, 평면상에서 상기 인터포저 기판의 면적은 상기 하부 반도체 패키지의 면적보다 클 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체는 상부 반도체 패키지와 실질적으로 동일한 크기의 인터포저 기판을 하부 반도체 패키지와 상부 반도체 패키지 사이에 배치함으로써, 하부 반도체 패키지의 크기를 줄여 원가를 절감하는 동시에 서로 크기가 다른 하부 반도체 패키지와 상부 반도체 패키지를 용이하게 접합할 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a는 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 개념적으로 보이는 종단면도(cross-sectional view)이다.
도 1b 및 도 1c는 각각 도 1a의 반도체 패키지 적층 구조체에서 하부 반도체 패키지의 상부 평면도 및 인터포저 기판의 하부 평면도이다.
도 2a 내지 도 3b는 본 발명의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들을 개념적으로 보이는 종단면도(cross-sectional view)들이다.
도 4a 내지 4g는 본 발명의 일 실시 예들에 의한 반도체 패키지 적층 구조체를 제조하는 방법을 설명하는 도면들이다.
도 5 내지 도 8은 본 발명의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들이 적용된 모듈, 전자 시스템들 및 모바일 무선 폰을 개념적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 개념적으로 보이는 종단면도이고, 도 1b 및 도 1c는 각각 도 1a의 반도체 패키지 적층 구조체에서 하부 반도체 패키지의 상부 평면도 및 인터포저 기판의 하부 평면도이다.
도 1a 내지 1c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100a)는 하부 반도체 패키지(110), 인터포저 기판(120), 상부 반도체 패키지(130), 연결 단자들(140), 열 전달층(150) 및 언더필(underfill)부(160)를 포함할 수 있다.
상기 하부 반도체 패키지(110)는 하부 패키지 기판(111), 하부 반도체 칩(112), 칩 범프들(113), 외부 단자들(115), 및 하부 몰딩재(116)를 포함할 수 있다.
상기 하부 패키지 기판(111)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 및 경-연성 인쇄 회로 기판(rigid-flexible printed citcuit board)를 포함할 수 있다. 상기 하부 패키지 기판(111)은 단층 인쇄 회로 기판(single-layer printed circuit board) 및 다층 인쇄 회로 기판(multi-layer printed circuit board)를 포함할 수 있다. 상기 하부 패키지 기판(111)는 칩 범프용 패드들(117), 외부 단자용 패드들(118), 상부 접속 패드들(119), 및 하부 기판 배선들(114)을 더 포함할 수 있다.
상기 칩 범프용 패드들(117)은 상기 하부 패키지 기판(111)의 상면 상에 형성될 수 있다. 상기 칩 범프용 패드들(117) 상에 상기 칩 범프들(113)이 배치될 수 있다.
상기 외부 단자용 패드들(118)은 상기 하부 패키지 기판(111)의 하면 상에 형성될 수 있다. 상기 외부 단자용 패드들(118) 상에 상기 외부 단자들(115)이 배치될 수 있다.
상기 상부 접속 패드들(119)은 상기 하부 패키지 기판(111)의 상면 상에 형성될 수 있다. 상기 칩 범프용 패드들(117), 외부 단자용 패드들(118) 및 상부 접속 패드들(119)은 각각 구리(Cu), 니켈(Ni) 또는 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다.
상기 하부 기판 배선들(114)은 상기 하부 패키지 기판(111) 내에 형성될 수 있다. 상기 하부 기판 배선들(114)은 상기 칩 범프용 패드들(117), 상기 외부 단자용 패드들(118), 및 상기 상부 접속 패드들(119)을 전기적으로 연결할 수 있다.
상기 하부 반도체 칩(112)은 로직 칩(logic chip)을 포함할 수 있다. 상기 하부 반도체 칩(112)의 상면은 노출될 수 있다. 상기 하부 반도체 칩(112)은 그 하면이 상기 하부 패키지 기판(111)의 상면과 마주보도록 상기 하부 패키지 기판(111) 상에 실장될 수 있다.
상기 칩 범프들(113)은 상기 하부 패키지 기판(111)의 상면과 상기 하부 반도체 칩(112)의 하면 사이에 형성될 수 있다. 상기 칩 범프들(113)은 상기 하부 패키지 기판(111)과 상기 하부 반도체 칩(112)을 전기적으로 연결할 수 있다.
상기 칩 범프들(113)은 솔더 볼(solder ball), 또는 구리 필러(copper pillar)을 포함할 수 있다. 상기 칩 범프들(113)을 이용하여 상기 하부 반도체 칩(112)은 상기 하부 패키지 기판(111)의 상면 상에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다.
상기 외부 단자들(115)은 상기 하부 패키지 기판(111)의 하면 상에 형성될 수 있다. 상기 외부 단자들(115)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 구리 필러(copper pillar), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자들(115)은 상기 하부 기판 배선들(114)과 전기적으로 연결될 수 있다
상기 하부 몰딩재(116)는 상기 하부 패키지 기판(111) 상에 상기 하부 반도체 칩(112)의 측면들을 둘러싸도록 형성될 수 있다. 상기 하부 몰딩재(116)는 상기 하부 반도체 칩(112)의 하면과 상기 하부 패키지 기판(111)의 상면 사이를 채울 수 있다. 상기 하부 몰딩재(116)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 상기 하부 반도체 칩(112)의 상면과 상기 하부 몰딩재(116)의 상면은 실질적으로 평탄하게 공면을 가질 수 있다.(be co-planar) 상기 하부 몰딩재(116)의 측면들과 상기 하부 패키지 기판(111)의 측면들은 수직으로 정렬될 수 있다. 즉, 상기 하부 몰딩재(116)의 수평 폭과 상기 하부 패키지 기판(111)의 수평 폭은 실질적으로 동일할 수 있다.
상기 인터포저 기판(120)은 하부 절연층(121), 상부 절연층(122) 및 방열 비아들(124)를 포함할 수 있다. 또한, 상기 인터포저 기판(120)은 제1 접속 패드들(125) 및 제2 접속 패드들(126)을 더 포함할 수 있다.
상기 하부 절연층(121) 및 상부 절연층(122)은 각각 에폭시 수지, 폴리이미드(polyimide), 플라스틱, 세라믹, 또는 고분자 유기물 등과 같은 절연성 물질을 포함할 수 있다. 상기 하부 절연층(121)의 상면과 상기 상부 절연층(122)의 하면은 직접적으로 접촉할 수 있다. 즉, 상기 인터포저 기판(120)은 상기 하부 절연층(121)과 상부 절연층(122)이 접합된 구조일 수 있다. 상기 하부 절연층(121)의 하면과 상기 상부 절연층(122)의 상면은 노출될 수 있다.
상기 방열 비아들(124)은 상기 하부 절연층(121) 및 상부 절연층(122)을 관통하도록 형성될 수 있다. 상기 방열 비아들(124)은 열 전도율이 우수한 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 스테인리스 스틸(Stainless Steel), 또는 이들의 합금을 포함할 수 있다. 상기 방열 비아들(124)은 수평 방향으로 서로 이격된 섬(island) 형태로 배치될 수 있다.
상기 제1 접속 패드들(125)은 상기 하부 절연층(121)의 하면 상에서 상기 하부 패키지 기판(111)의 상면 상에 형성된 상기 상부 접속 패드들(119)과 대응되는 위치에 형성될 수 있다. 상기 제2 접속 패드들(126)은 상기 상부 절연층(122)의 상면 상에서 상기 상부 반도체 패키지(130)의 상부 패키지 기판(131)의 하면에 형성된 하부 접속 패드들(137)과 대응되는 위치에 형성될 수 있다. 상기 제1 접속 패드들(125) 및 제2 접속 패드들(126)은 각각 구리(Cu), 니켈(Ni) 또는 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다. 상기 제1 접속 패드들(125) 및 제2 접속 패드들(126)은 서로 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지(130)는 상부 패키지 기판(131), 상부 반도체 칩들(132), 접착층들(133), 와이어(134) 및 상부 몰딩재(135)를 포함할 수 있다.
상기 상부 패키지 기판(131)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 및 경-연성 인쇄 회로 기판(rigid-flexible printed citcuit board)를 포함할 수 있다. 상기 상부 패키지 기판(131)은 단층 인쇄 회로 기판(single-layer printed circuit board) 및 다층 인쇄 회로 기판(multi-layer printed circuit board)를 포함할 수 있다. 상기 상부 패키지 기판(131)는 본딩 패드들(136) 및 하부 접속 패드들(137)을 더 포함할 수 있다.
상기 본딩 패드들(136)은 상기 상부 패키지 기판(131)의 상면 상에 배치될 수 있다. 상기 하부 접속 패드들(137)은 상기 상부 패키지 기판(131)의 하면 상에 배치될 수 있다. 상기 하부 접속 패드들(137)은 상기 상부 패키지 기판(131)의 하면 상에서 상기 인터포저 기판(120)의 상면 상에 배치된 제2 접속 패드들(126)과 각각 대응되는 위치에 배치될 수 있다. 상기 본딩 패드들(136) 및 하부 접속 패드들(137)은 각각 구리(Cu), 니켈(Ni) 또는 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다. 상기 본딩 패드들(136) 및 하부 접속 패드들(137)은 전기적으로 서로 연결될 수 있다.
상기 상부 반도체 칩들(132)은 디램(DRAM) 또는 플래시(Flash) 같은 메모리 칩을 포함할 수 있다. 상기 상부 반도체 칩들(132)은 상기 상부 패키지 기판(131)의 상면 상에 적층된 제1 상부 반도체 칩(132a) 및 상기 제1 상부 반도체 칩(132a) 상에 적층된 제2 상부 반도체 칩(132b)을 포함할 수 있다. 도 1a에서는 상기 상부 반도체 칩들(132)이 두 개의 상부 반도체 칩들(132a, 132b)을 포함하는 것으로 도시하고 있으나, 하나 또는 세 개 이상을 포함할 수도 있다. 상기 상부 반도체 칩들(132)의 수평 폭은 상기 하부 반도체 칩(112)의 수평 폭보다 클 수 있다.
상기 상부 반도체 칩들(132) 사이에는 상기 접착층들(133)이 형성될 수 있다. 예를 들어, 상기 접착층들(133)은 상기 상부 패키지 기판(131)의 상면과 상기 제1 상부 반도체 칩(132a)의 하면 사이에 형성된 제1 접착층(133a) 및 상기 제1 상부 반도체 칩(132a)의 상면과 상기 제2 상부 반도체 칩(132b)의 하면 사이에 형성된 제2 접착층(133b)을 포함할 수 있다. 상기 접착층들(133)은 에폭시 수지와 같은 비전도성 접착 물질을 포함할 수 있다.
상기 와이어들(134)은 상기 상부 반도체 칩들(132)과 상기 상부 패키지 기판(131)을 전기적으로 연결할 수 있다. 상기 와이어들(134)은 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 금(Au)과 같은 금속 물질을 포함할 수 있다. 한편, 상기 상부 반도체 칩들(132)의 상면에는 상기 와이어들(134)이 본딩되는 와이어 본딩용 패드들이 형성될 수 있다. 상기 와이어 본딩용 패드들은 도면이 복잡해지는 것을 피하기 위해 생략되었다. 상기 본딩 패드들(136)에는 상기 와이어들(134)이 본딩될 수 있다.
상기 상부 몰딩재(135)는 상기 상부 패키지 기판(131) 상에 상기 상부 반도체 칩들(132)의 상면들 및 측면들을 감싸도록 형성될 수 있다. 상기 상부 몰딩재(135)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 상기 상부 몰딩재(135)의 측면들과 상기 상부 패키지 기판(131)의 측면들은 수직으로 정렬될 수 있다. 즉, 상기 상부 몰딩재(135)의 수평 폭과 상기 상부 패키지 기판(131)의 수평 폭은 실질적으로 동일할 수 있다.
상기 연결 범프들(140)은 하부 연결 범프들(141) 및 상부 연결 범프들(143)을 포함할 수 있다.
상기 하부 연결 범프들(141)은 상기 하부 반도체 패키지(110)와 인터포저 기판(120)을 물리적 및/또는 전기적으로 연결할 수 있다. 상기 하부 연결 범프들(141)은 상기 하부 몰딩재(116)에 형성된 홀들(116a) 내에 형성될 수 있다. 예를 들어, 상기 하부 연결 범프들(141)은 상기 홀들(116a) 내에 형성되고, 상기 하부 연결 범프들(141)의 상부들은 상기 인터포저 기판(120)의 제1 접속 패드들(125)과 접촉하고, 상기 하부 연결 범프들(141)의 하부들은 상기 하부 패키지 기판(111)의 상부 접속 패드들(119)과 접촉할 수 있다. 상기 하부 연결 범프들(141)의 수직 길이는 상기 홀들(116a)의 수직 길이보다 길 수 있다. 즉, 상기 하부 연결 범프들(141)의 상단부는 상기 하부 몰딩재(116)의 상면으로부터 상부로 돌출될 수 있다.
상기 상부 연결 범프들(143)은 상기 상부 반도체 패키지(130)와 인터포저 기판(120)을 물리적 및/또는 전기적으로 연결할 수 있다. 예를 들어, 상기 상부 연결 범프들(143)은 상기 상부 패키지 기판(131)의 하면에 형성된 상기 하부 접속 패드들(137)과 상기 인터포저 기판(120)의 상면에 형성된 상기 제2 접속 패드들(126) 사이에 형성될 수 있다. 구체적으로, 상기 상부 연결 범프들(143)의 상면들은 상기 상부 패키지 기판(131)의 하부 접속 패드들(137)과 접촉하고, 상기 상부 연결 범프들(143)의 하면들은 상기 인터포저 기판(120)의 제2 접속 패드들(126)과 접촉할 수 있다. 상기 하부 연결 범프들(141) 및 상부 연결 범프들(143)은 각각 솔더 볼(solder ball)을 포함할 수 있다.
상기 열 전달층(150)은 상기 인터포저 기판(120)의 하면과 상기 하부 반도체 패키지(110)의 상면 사이에 형성될 수 있다. 구체적으로, 상기 열 전달층(150)은 상기 인터포저 기판(120)의 하면에서 상기 방열 비아들(124)이 위치한 부분과 상기 하부 반도체 칩(112)의 상면 사이에 형성될 수 있다. 도 1a에 도시한 바와 같이, 상기 열 전달층(150)은 상기 하부 몰딩재(116)의 상면 중 상기 하부 반도체 칩(112)의 측면들과 인접한 부분까지 연장될 수 있다. 이에 따라, 평면상에서 상기 열 전달층(150)의 면적은 상기 하부 반도체 칩(112)의 면적보다 클 수 있다.
상기 열 전달층(150)은 우수한 열 전달 특성을 갖는 열 전달 물질(Thermal Interface Material, TIM)을 포함할 수 있다. 상기 열 전달층(150)은 액상 또는 페이스트 형태의 열 전달 물질(TIM)을 경화시켜 형성된 것일 수 있다. 상기 열 전달 물질(TIM)은 열 전도성 접착제(Thermally Conductive Adhesive), 열 전도성 컴파운드(Thermally Conductive Compound) 또는 열 전도성 젤(Thermally Conductive Gel)을 포함할 수 있다. 또한, 상기 열 전달 물질(TIM)은 금속 입자 같은 열 전도성 필러(filler)를 포함할 수 있다. 상기 열 전달층(150)은 상기 하부 반도체 칩(112) 상면과 상기 방열 비아들(124)에 접촉하여 상기 하부 반도체 칩(112)으로부터 발생된 열을 상기 방열 비아들(124)로 효율적으로 전달할 수 있다.
상기 언더필부(160)는 상기 인터포저 기판(120)의 하면과 상기 하부 반도체 패키지(110) 사이를 채우고, 상기 하부 반도체 패키지(110)의 측면들을 덮도록 형성될 수 있다. 상기 언더필부(160)는 에폭시 수지와 같은 절연성 물질을 포함할 수 있다. 상기 언더필부(160)의 측면들(161)은 제1 측면들(161a) 및 제2 측면들(161b)을 포함할 수 있다. 상기 언더필부(160)의 제1 측면들(161a) 및 제2 측면들(161b)은 각각 상기 하부 반도체 패키지(110)의 상부 측면들 및 하부 측면들과 대응되는 위치일 수 있다. 이때, 상기 하부 반도체 패키지(110)의 상부 측면들 및 하부 측면들은 각각 하부 몰딩재(116)의 측면들 및 하부 패키지 기판(111)의 측면들에 해당할 수 있다.
예를 들어, 상기 언더필부(160)의 제1 측면들(161a)은 상기 인터포저 기판(120)의 측면들과 수직으로 정렬될 수 있다. 한편, 상기 언더필부(160)의 제2 측면들(161b)은 상기 인터포저 기판(120)의 측면들과 수직으로 정렬되지 않고 경사질 수 있다. 구체적으로, 상기 언더필부(160)의 제2 측면들(161b)은 상기 제1 측면들(161a)과 접한 부분으로부터 상기 하부 반도체 패키지(110)의 하단으로 갈수록 상기 하부 반도체 패키지(110)와의 거리가 가까워지는 형상으로 역방향으로(reversly) 경사질 수 있다. 또한, 상기 언더필부(160)의 제2 측면들(161b)은 도 1에 도시한 바와 같이, 하부 반도체 패키지(110) 방향으로 오목한 형상일 수 있다. 또한, 상기 언더필부(160)는 상기 하부 몰딩재(116)의 표면으로부터 상부로 돌출된 상기 하부 연결 범프들(141)의 상단부의 측면들 및 상기 열 전달층(150)의 측면들을 덮을 수 있다.
본 실시 예에 의한 반도체 패키지 적층 구조체(100a)에서 상기 상부 반도체 패키지(130)의 수평 폭은 상기 인터포저 기판(120)의 수평 폭과 실질적으로 동일하고, 상기 하부 반도체 패키지(110)의 수평 폭보다 클 수 있다.
본 실시 예에 의한 반도체 패키지 적층 구조체에서 상기 인터포저 기판(120)의 수평 폭은 도 1a에 도시한 바와 같이, 상기 하부 반도체 패키지(110)의 수평 폭보다 클 수 있다. 구체적으로, 도 1b 및 도 1c를 참조하면, 평면상에서(in a top view) 하부 반도체 패키지(110)의 가로 길이(X11)는 인터포저 기판(120)의 가로 길이(X2) 보다 짧고, 하부 반도체 패키지(110)의 세로 길이(Y11) 역시 인터포저 기판(120)의 세로 길이(Y2) 보다 짧을 수 있다. 이에 따라, 평면상에서 인터포저 기판(120)의 면적은 하부 반도체 패키지(110)의 면적보다 클 수 있다.
한편, 하부 반도체 패키지(110)의 가로 길이(X11)와 하부 반도체 패키지(110)의 측면들로부터 언더필부(160)의 측면들까지의 길이(X12)를 합한 총 가로 길이(X1)는 인터포저 기판(120)의 가로 길이(X2)와 동일하고, 하부 반도체 패키지(110)의 세로 길이(Y11)와 하부 반도체 패키지(110)의 측면들로부터 언더필부(160)의 측면들까지의 길이(Y12)를 합한 총 세로 길이(Y1)는 인터포저 기판(120)의 세로 길이(Y2)와 동일할 수 있다. 즉, 인터포저 기판(120)의 측면들과 언더필부(160)의 측면들은 수직으로 정렬될 수 있다.
이상, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100a)에 대하여 설명하였다. 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100a)는 하부 반도체 패키지의 크기를 줄임으로써, 반도체 패키지 적층 구조체의 원가를 절감할 수 있다.
또한, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100a)는 크기가 상이한 하부 반도체 패키지와 상부 반도체 패키지 사이에 상부 반도체 패키지의 실질적으로 동일한 크기를 갖는 인터포저 기판을 배치함으로써, 크기가 다른 하부 반도체 패키지와 상부 반도체 패키지를 용이하게 접합할 수 있다.
최근 들어, 로직 칩(logic chip)을 포함하는 하부 반도체 패키지는 회로 선폭이 좁아짐에 따라 점점 크기가 작아지는 반면, 메모리 칩(memory chip)을 포함하는 상부 반도체 패키지는 반도체 표준 규약에 따른 기준을 유지하려는 경향이 있기 때문에 하부 반도체 패키지의 크기가 상부 반도체 패키지의 크기보다 작은 반도체 패키지 적층 구조가 지속적으로 요구되고 있다.
이때, 하부 반도체 패키지의 크기와 상부 반도체 패키지의 크기가 달라지게 되면, 하부 반도체 패키지 상에 상부 반도체 패키지를 적층하여 접합할 때 하부 반도체 패키지가 고정되지 않아 하부 반도체 패키지와 상부 반도체 패키지 간의 접합 불량이 발생할 수 있다. 이러한 문제를 해결하기 위해 본 발명의 일 실시 예에서는 상부 반도체 패키지와 실질적으로 동일한 크기의 인터포저 기판을 하부 반도체 패키지와 상부 반도체 패키지 사이에 배치한다. 이에 따라, 하부 반도체 패키지의 크기를 줄여 원가를 절감하는 동시에 서로 크기가 다른 하부 반도체 패키지와 상부 반도체 패키지를 용이하게 접합할 수 있다.
도 2a 내지 도 3b는 본 발명의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들을 개념적으로 보이는 종단면도들(cross-sectional views)이다.
도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100b)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 상기 인터포저 기판(120)의 상기 방열 비아들(124) 및 상기 인터포저 기판(120)의 하면과 상기 하부 반도체 패키지(110) 사이의 상기 열 전달층(150)을 포함하지 않고, 및 에폭시를 포함하는 접착 물질층(170)을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100c)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 상기 하부 절연층(121)과 상기 상부 절연층(122) 사이의 코어층(123)을 가진 상기 인터포저 기판(120)을 포함할 수 있다. 상기 코어층(123)은 유리 섬유 또는 필러 등과 같은 보강재를 포함할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100d)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 상기 하부 절연층(121)과 상기 상부 절연층(122) 사이의 코어층(123)을 가진 상기 인터포저 기판(120)을 포함할 수 있고, 상기 인터포저 기판(120)을 관통하는 상기 방열 비아들(124)을 포함하지 않을 수 있다. 또한, 도 2b의 상기 반도체 패키지 적층 구조체(100b)를 더 참조하며, 상기 인터포저 기판(120)의 하면과 상기 하부 반도체 패키지(110)의 상면 사이에 열 전달층(150)이 형성되지 않고, 및 에폭시를 포함하는 접착 물질층(170)이 형성될 수 있다.
도 2d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100e)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 상기 하부 반도체 칩(112)을 수직으로 관통하는 TSV들(through silicon via, 180)을 포함할 수 있다. 또한, 상기 하부 반도체 칩(112)은 그 상면 상에 배치된 내부 단자들(185)을 더 포함할 수 있다. 상기 내부 단자들(185)은 상기 하부 반도체 칩(112)과 상기 인터포저 기판(120)을 전기적으로 연결할 수 있다. 상기 TSV들(180)은 상기 칩 범프들(113)과 상기 내부 단자들(185)을 전기적으로 연결할 수 있다. 또한, 상기 인터포저 기판(120)에는 상기 방열 비아들(124)이 형성되지 않을 수 있다. 또한, 상기 인터포저 기판(120)의 하면과 상기 하부 패키지 기판(111) 사이에 상기 열 전달층(150)이 형성되지 않을 수 있다. 또한, 상기 내부 단자들(185)의 측면들은 상기 언더필부(160)에 의해 덮일 수 있다.
도 2e를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100f)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 상기 하부 반도체 칩(112)을 수직으로 관통하는 TSV들(through silicon via, 180)을 포함할 수 있다. 또한, 상기 하부 반도체 칩(112)은 그 상면 상에 형성된 내부 단자들(185)을 더 포함할 수 있다. 상기 내부 단자들(185)은 상기 하부 반도체 칩(112)과 상기 인터포저 기판(120)을 전기적으로 연결할 수 있다. 상기 TSV들(180)은 상기 칩 범프들(113)과 내부 단자들(185)을 전기적으로 연결할 수 있다. 또한, 상기 인터포저 기판(120)은 상기 하부 절연층(121)과 상기 상부 절연층(122) 사이에 상기 코어층(123)을 더 포함할 수 있다. 또한, 상기 내부 단자들(185)의 측면들은 상기 언더필부(160)에 의해 덮일 수 있다.
도 3a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100g)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 평평한 형상을 가진 상기 경사진 제2 측면들(161b)을 포함할 수 있다.
도 3b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체(100h)는, 도 1a의 상기 반도체 패키지 적층 구조체(100a)와 비교하여, 상기 언더필부(160)가 측면들(161) 및 하면(163)을 포함할 수 있고, 상기 측면들(161)은 상기 인터포저 기판(120)의 측면들 및 상기 상부 반도체 패키지(130)의 측면들과 실질적으로 수직으로 정렬되고, 상기 언더필부(160)의 하면(163)은 상기 하부 패키지 기판(111)의 하면과 실질적으로 동일한 면(co-planar)일 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법을 도면들이다.
도 4a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 제1 접속 패드들(125), 제2 접속 패드들(126) 및 방열 비아들(124)을 갖는 인터포저 기판(120)을 형성하는 것을 포함할 수 있다. 상기 인터포저 기판(120)을 형성하는 것은 하부 절연층(121) 및 상기 하부 절연층(121)의 상면에 접하는 상부 절연층(122)을 준비하고, 상기 하부 절연층(121)의 하면 및 상기 상부 절연층(122)의 상면에 각각 상기 제1 접속 패드들(125) 및 제2 접속 패드들(126)을 형성하고, 상기 하부 절연층(121) 및 상부 절연층(122)을 관통하는 비아홀들을 형성하고, 상기 비아홀들 내에 상기 방열 비아들(124)을 형성하는 것을 포함할 수 있다. 상기 제1 접속 패드들(125), 제2 접속 패드들(126) 및 방열 비아들(124)은 스크린 프린트 공정, 증착 공정 또는 도금 공정 등을 이용하여 형성될 수 있다. 이와 같은 공정을 수행하여 인터포저 기판(120)을 형성한 후, 본 실시 예에서는 후속 공정을 위해 상기 인터포저 기판(120)을 상부 절연층(122)의 상면(U)이 아래를 향하고, 하부 절연층(121)의 하면(L)이 위를 향하도록 배치할 수 있다. 즉, 상기 인터포저 기판(120)을 하부 반도체 패키지(110)가 접합될 하면(L)이 위쪽을 향하도록 배치하는 것이다.
도 4b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 상기 인터포저 기판(120)의 하부 절연층(121)의 하면(L) 상의 상기 방열 비아들(124) 상에 열 전달 물질층(150a)을 도포하고, 제1 접속 패드들(125) 상에 제1 솔더 볼들(solder ball, 141a)을 형성하는 것을 포함할 수 있다. 상기 열 전달 물질층(150a)은 디스펜서 등을 이용하여 상기 방열 비아들(124)을 덮도록 도포될 수 있다. 상기 제1 솔더 볼들(141a)은 스크린 프린트 공정, 잉크젯 공정 또는 솔더링 공정을 이용하여 형성될 수 있다. 상기 제1 솔더 볼들(141a)은 상기 제1 접속 패드들(125)과 전기적으로 연결될 수 있다. 또한, 상기 제1 솔더 볼들(141a) 상에 용제(flux)를 분사하는 것을 더 포함할 수 있다.
도 4c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 상기 인터포저 기판(120)의 하부 절연층(121)의 하면(L)의 상부에 하부 반도체 패키지들(110)을 배치하는 것을 포함할 수 있다. 이때, 상기 하부 반도체 패키지들(110)은 각각 하부 반도체 칩(112)의 상면 및 하부 몰딩재(116)의 상면이 아래를 향하도록 배치될 수 있다. 또한, 하부 반도체 패키지들(110) 각각의 하부 몰딩재(116)의 홀들(116a) 내에는 제2 솔더 볼들(141b)이 배치될 수 있다. 예를 들어, 상기 제2 솔더 볼들(141b)은 상기 홀들(116a)에 의해 노출된 상부 접속 패드들(119) 상에 접촉할 수 있다. 상기 하부 반도체 패키지들(110)은 각각 상기 홀들(116a)이 상기 인터포저 기판(120) 상의 제1 솔더 볼들(141a)과 수직으로 정렬되도록 상기 인터포저 기판(120) 상부에 배치될 수 있다. 이후, 하부 반도체 패키지들(110)은 각각 화살표 방향으로 인터포저 기판(120) 상에 적층될 수 있다.
도 4d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 리플로우(reflow) 공정을 수행하여 상기 하부 반도체 패키지들(110)을 인터포저 기판(120) 상에 부착하는 것을 포함할 수 있다. 이때, 상기 인터포저 기판(120)의 제1 접속 패드들(125) 상에 형성된 제1 솔더 볼들(141a)과 상기 하부 반도체 패키지들(110)의 홀들(116a) 내에 형성된 제2 솔더 볼들(141b)이 용융되어 하부 연결 범프들(141)이 형성될 수 있다. 또한, 본 과정에서 하부 반도체 칩들(112)의 상면과 인터포저 기판(120) 사이에 위치한 열 전달 물질층(150a)이 경화되어 열 전달층(150)이 형성될 수 있다.
도 4e를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 상기 하부 반도체 패키지들(110) 사이 및 상기 하부 반도체 패키지들(110)과 인터포저 기판(120) 사이를 채우는 언더필부(160)를 형성하는 것을 포함할 수 있다. 상기 언더필부(160)를 형성하는 것은 상기 하부 반도체 패키지들(110) 사이에 언더필액을 주입한 다음, 가열 공정을 수행하여 주입된 언더필액을 경화시키는 것을 포함할 수 있다. 상기 언더필액은 에폭시 같은 절연 물질을 포함할 수 있다. 또한, 상기 언더필액은 낮은 점도를 가질 수 있다. 이에 따라, 상기 언더필액은 간격이 좁은 부분에도 보이드(void) 없이 주입될 수 있다. 또한, 상기 언더필부(160) 중 상기 하부 반도체 패키지들(110) 사이에 위치한 부분은 도 4e에 도시한 바와 같이, 오목한 형상으로 형성될 수 있다.
도 4f를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 절단 공정을 수행하여 인터포저 기판(120)이 부착된 하부 반도체 패키지(110)를 얻는 것을 포함할 수 있다.
도 4g를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 상기 인터포저 기판(120) 상에 상부 반도체 패키지(130)를 배치하는 것을 포함할 수 있다. 상기 인터포저 기판(120) 상에 상부 반도체 패키지(130)를 배치하는 것은 상기 인터포저 기판(120)이 부착된 하부 반도체 패키지(110)를 인터포저 기판(120)의 상부 절연층(122)의 상면이 위쪽을 향하도록 배치한 다음, 제2 접속 패드들(126) 상에 제3 솔더 볼들(143a)을 형성한 후, 상부 반도체 패키지(130)를 상부 패키지 기판(131)의 하면이 상기 인터포저 기판(120)의 상부 절연층(122)과 마주하도록 배치하는 것을 포함할 수 있다. 상기 상부 반도체 패키지(130)는 화살표 방향으로 인터포저 기판(120)의 상부 절연층(122) 상에 적층될 수 있다.
도 1a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지 적층 구조체를 제조하는 방법은 리플로우 공정을 수행하여 인터포저 기판(120)의 상부 절연층(122) 상에 상부 반도체 패키지(130)를 부착하는 것을 포함할 수 있다. 이때, 리플로우 공정에 의해 상기 제3 솔더 볼들(143a)이 용융되어 상기 인터포저 기판(120)의 제2 접속 패드들(126)과 상부 반도체 패키지(130)의 하부 접속 패드들(137)을 연결하는 상부 연결 범프들(143)이 형성될 수 있다.
도 5는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들을 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 모듈을 개념적으로 도시한 도면이다. 도 5를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 모듈(2000)은, 모듈 기판(2010) 상에 반도체 소자(2030)를 포함하고, 반도체 소자(2030)는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들을 포함할 수 있다. 모듈(2000)은 모듈 기판(2010) 상에 실장된 마이크로 프로세서(2020)를 더 포함할 수 있다. 모듈 기판(2010)의 적어도 한 변에는 입출력 터미널들(2040)이 배치될 수 있다. 반도체 소자(2030)는 모듈 기판(2010) 상에서 플립 칩 기술 등을 이용하여 실장될 수 있다.
도 6은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 시스템을 설명하기 위한 시스템 블록도이다.
도 6을 참조하면, 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들은 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서(Micro Processor; 2120), 파워 유닛(Power unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서(2120)는 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다. 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들은 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다.
도 7은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들 중 적어도 하나를 포함하는 다른 전자 시스템(2200)을 개략적으로 도시한 블록도이다.
도 7을 참조하면, 전자 시스템(2200)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2200)은 메모리(2212), 마이크로 프로세서(2214), 램(2216) 및 전원 공급 장치(2218)를 포함할 수 있다. 상기 마이크로 프로세서(2214)는 상기 전자 시스템(2200)을 프로그램 및 컨트롤할 수 있다. 상기 램(2216)은 상기 마이크로 프로세서(2214)의 동작 메모리로 사용될 수 있다. 상기 마이크로 프로세서(2214), 상기 램(2216) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리(2212)는 상기 마이크로 프로세서(2214) 동작용 코드들, 상기 마이크로 프로세서(2214)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리(2212)는 컨트롤러 및 메모리를 포함할 수 있다.
본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들은 상기 마이크로 프로세서(2214), 상기 램(2216), 또는 상기 메모리(2212)에 적용될 수 있다.
도 8은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 적층 구조체들 중 적어도 하나를 포함하는 모바일 무선 폰(2300)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2300)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지 적층 구조체들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3(MP3) 플레이어, MP4 플레이어, 내비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전제품에 사용될 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100a - 100h : 반도체 패키지 적층 구조체
110 : 하부 반도체 패키지
111 : 하부 패키지 기판 112 : 하부 반도체 칩
113 : 칩 범프 114 : 하부 기판 배선
115 : 외부 단자 116 : 하부 몰딩재
116a : 홀 117 : 칩 범프용 패드
118 : 외부 단자용 패드 119 : 상부 접속 패드
120 : 인터포저 기판
121 : 하부 절연층 122 : 상부 절연층
123 : 코어층 124 : 방열 비아
125 : 제1 접속 패드 126 : 제2 접속 패드
127 : 칩 연결 패드
130 : 상부 반도체 패키지
131 : 상부 패키지 기판 132 : 상부 반도체 칩
132a : 제1 상부 반도체 칩 132b : 제2 상부 반도체 칩
133 : 접착층 133a : 제1 접착층
133b : 제2 접착층 134 : 와이어
135 : 상부 몰딩재 136 : 본딩 패드
137 : 하부 접속 패드
140 : 연결 범프
141 : 하부 연결 범프
141a : 제1 솔더 볼 141b : 제2 솔더 볼
143 : 상부 연결 범프 143a : 제3 솔더 볼
150 : 열 전달층 150a : 열 전달 물질층
160 : 언더필부
161 : 측면 161a : 제1 측면
161b : 제2 측면 163 : 하면
170 : 접착 물질 층
180 : TSV 185 : 내부 단자

Claims (10)

  1. 하부 반도체 패키지;
    상기 하부 반도체 패키지 상에 배치되고, 상기 하부 반도체 패키지의 수평 폭보다 큰 수평 폭을 갖는 인터포저 기판;
    상기 인터포저 기판 상에 배치된 상부 반도체 패키지; 및
    상기 하부 반도체 패키지와 상기 인터포저 기판의 사이를 채우고, 상기 하부 반도체 패키지의 측면들을 감싸는 언더필부
    를 포함하는 반도체 패키지 적층 구조체.
  2. 제1항에 있어서,
    상기 언더필부의 측면들은 각각 상기 인터포저 기판의 측면들과 수직으로 정렬되는 제1 측면 및 상기 제1 측면으로부터 연장되고 경사진 제2 측면을 포함하는 반도체 패키지 적층 구조체.
  3. 제1항에 있어서,
    상기 언더필부는,
    상기 인터포저 기판의 측면들과 수직으로 정렬되는 측면들; 및
    상기 하부 반도체 패키지의 하부 패키지 기판의 하면과 공면인(co-planar) 하면을 포함하는 반도체 패키지 적층 구조체.
  4. 제1항에 있어서,
    상기 인터포저 기판은,
    하부 절연층;
    상기 하부 절연층 상에 배치된 상부 절연층; 및
    상기 하부 절연층 및 상부 절연층을 관통하는 방열 비아들
    을 포함하는 반도체 패키지 적층 구조체.
  5. 제4항에 있어서,
    상기 하부 반도체 패키지와 상기 인터포저 기판의 상기 방열 비아들 사이에 형성된 열 전달층을 더 포함하는 반도체 패키지 적층 구조체.
  6. 제4항에 있어서,
    상기 인터포저 기판은 상기 하부 절연층과 상기 상부 절연층 사이에 배치된 코어층을 더 포함하고,
    상기 방열 비아들은 상기 코어층을 관통하는 반도체 패키지 적층 구조체.
  7. 제1항에 있어서,
    상기 하부 반도체 패키지와 상기 인터포저 기판을 연결하는 하부 연결 범프들을 더 포함하는 반도체 패키지 적층 구조체.
  8. 제1항에 있어서,
    상기 하부 반도체 패키지는,
    하부 패키지 기판의 상면 상에 실장된 하부 반도체 칩;
    상기 하부 패키지 기판의 상면 상에 형성되고, 상기 하부 반도체 칩의 측면들을 감싸는 하부 몰딩재;
    상기 하부 패키지 기판과 상기 하부 반도체 칩 사이에 형성된 칩 범프들; 및
    상기 하부 패키지 기판의 하면에 형성된 외부 단자들
    을 포함하는 반도체 패키지 적층 구조체.
  9. 제8에 있어서,
    상기 하부 반도체 칩은 본체를 수직으로 관통하는 TSV(through silicon via)들을 더 포함하는 반도체 패키지 적층 구조체.
  10. 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 및 상기 하부 패키지 기판 상에 상기 하부 반도체 칩의 측면들을 감싸도록 형성된 하부 몰딩재를 갖는 하부 반도체 패키지;
    상부 패키지 기판, 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩, 및 상기 상부 패키지 기판 상에 상기 상부 반도체 칩의 측면들 및 상면들을 덮도록 형성된 상부 몰딩재를 갖는 상부 반도체 패키지;
    상기 하부 반도체 패키지와 상부 반도체 패키지 사이에 배치되고, 상기 하부 반도체 패키지의 수평 폭보다는 큰 수평 폭을 갖는 인터포저 기판; 및
    상기 하부 반도체 패키지와 상기 인터포저 기판 사이를 채우고 및 상기 하부 반도체 패키지의 측면들을 감싸는 언더필부
    를 포함하는 반도체 패키지 적층 구조체.
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