JP2005175423A - 半導体パッケージ - Google Patents

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chip
substrate
semiconductor chip
semiconductor
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English (en)
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Atsushi Kashiwazaki
篤志 柏崎
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Denso Corp
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Denso Corp
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Abstract

【課題】 インターポーザ基板を用いた半導体パッケージにおいて小型化を図ることができる半導体パッケージを提供する。
【解決手段】 放熱板１の一方の面に、貫通孔４を有する第１のインターポーザ基板３の一方の面が固定されるとともに、第１のインターポーザ基板３の貫通孔４の内部において半導体チップ５の非能動面が放熱板１の一方の面に固定されている。半導体チップ５と第１のインターポーザ基板３とが金線１０によって電気的に接続されている。第１のインターポーザ基板３の貫通孔４の内部において、半導体チップ５の能動面側に第２のインターポーザ基板７の一方の面側が固定され、半導体チップ５と第２のインターポーザ基板７とが金線１３によって電気的に接続されている。
【選択図】 図１

Description

本発明は、半導体チップとインターポーザ基板がワイヤーボンディングにより電気的に接続された半導体パッケージに関するものである。
インターポーザ基板を用いた半導体パッケージにおいて、放熱性が要求される場合、例えば図１６に示す構成とする。図１６において、放熱板１００の一方の面には、貫通孔１０１ａを有するインターポーザ基板１０１が接着されるとともに、インターポーザ基板１０１の貫通孔１０１ａにおいて半導体チップ１０２が放熱板１００に接着されている（インターポーザ基板１０１の貫通孔１０１ａ内に半導体チップ１０２が収納されている）。また、半導体チップ１０２とインターポーザ基板１０１とが金線１０３により電気的に接続されている。インターポーザ基板１０１には、金線のボンディング用電極１０４と、マザー基板１０７との接合を行うための電極（パッド１０５）が設けられ、電極（パッド１０５）には半田ボール１０６が設けられている。半導体チップ１０２を収納した貫通孔１０１ａ内は、金線１０３を保護するために樹脂１０８で封止される。
また、放熱板を用いるほどの発熱素子でない場合には、図１７に示す形態もある。図１７において、キャビティー部（凹部）１１０ａを有するインターポーザ基板１１０が用いられ、キャビティー部（凹部）１１０ａの底面部において半導体チップ１１１が接着され、半導体チップ１１１がキャビティー部（凹部）１１０ａに収納されている。また、インターポーザ基板１１０の裏面（半導体チップ１１１の搭載面とは反対の面）に電子部品１１２が表面実装されている。このような構成とすることにより、製品基板全体の小型化が実現できる。
図１６，１７に示した半導体パッケージでは、いずれの場合も、マザー基板１０７との接続電極は、インターポーザ基板１０１，１１０上にしか形成することができない。そのため、半導体パッケージの下面の全てをマザー基板１０７との接合に使用することができず、効率的なパッケージの小型化ができない。チップサイズに比べて、外部出力端子の多いチップの場合、小型化の効率は更に悪くなる。
本発明はこのような背景の下になされたものであり、その目的は、インターポーザ基板を用いた半導体パッケージにおいて小型化を図ることができる半導体パッケージを提供することにある。
請求項１に記載の発明は、第１のインターポーザ基板の貫通孔の内部において、半導体チップの能動面側に第２のインターポーザ基板の一方の面側が固定され、半導体チップと第２のインターポーザ基板とが金線によって電気的に接続されてなることを特徴としている。請求項１に記載の発明によれば、マザー基板との電気的接続を行うための電極を半導体チップの能動面に設けられた第２のインターポーザ基板にも配置することができ、半導体パッケージを小型化することができる。
ここで、請求項２に記載のように、請求項１に記載の半導体パッケージにおいて、半導体チップは、複数のチップを積層したスタック構造をなし、かつ、当該スタック構造における各チップは一方のチップにおける能動面に他方のチップの非能動面が対向するように配置され、結線構造として、少なくとも、スタック構造における各チップのうちの１つのチップと第１のインターポーザ基板、および他の１つのチップと第２のインターポーザ基板とが金線によって電気的に接続されていると、複数のチップを積層したスタック構造とした場合において小型化を図るという観点から好ましいものになる。
請求項３に記載の発明は、第１のインターポーザ基板の凹部の内部において、半導体チップの能動面側に第２のインターポーザ基板の一方の面側が固定され、半導体チップと第２のインターポーザ基板とが金線によって電気的に接続されてなることを特徴としている。請求項３に記載の発明によれば、マザー基板との電気的接続を行うための電極を半導体チップの能動面に設けられた第２のインターポーザ基板にも配置することができ、半導体パッケージを小型化することができる。
ここで、請求項４に記載のように、請求項３に記載の半導体パッケージにおいて、半導体チップは、複数のチップを積層したスタック構造をなし、かつ、当該スタック構造における各チップは一方のチップにおける能動面に他方のチップの非能動面が対向するように配置され、結線構造として、少なくとも、スタック構造における各チップのうちの１つのチップと第１のインターポーザ基板、および他の１つのチップと第２のインターポーザ基板とが金線によって電気的に接続されていると、複数のチップを積層したスタック構造とした場合において小型化を図るという観点から好ましいものになる。
請求項５に記載のように、請求項３または４に記載の半導体パッケージにおいて第１のインターポーザ基板における半導体チップが配置された面とは反対の面に電子部品が実装されてなるものであると、マザー基板に実装していた電子部品を半導体パッケージの背面に実装することによって、マザー基板を小型化することができる。
請求項６に記載のように、請求項３または４に記載の半導体パッケージにおいて第１のインターポーザ基板における半導体チップが配置された面とは反対の面に、別の半導体チップが実装されてなるものであると、マザー基板に実装していた半導体チップを半導体パッケージの背面に実装することによって、マザー基板を小型化することができる。
請求項７に記載のように、請求項１〜４のいずれか１項に記載の半導体パッケージにおいて第１と第２のインターポーザ基板における半導体チップの電極側の辺に段差部が設けられ、その段差部に金線をボンディングするための電極が配置されてなるものであると、金線を保護するために注入する樹脂の拡がりを段差部で抑えることによって、ボンディング電極とマザー基板との接合のための電極との距離を小さくすることができ、半導体パッケージの小型化ができる。また、樹脂の高さもインターポーザ基板の表面以下に抑えることができ、マザー基板との接合のために電極に半田ボールを備える必要がなく、コストが削減できる。
請求項８に記載のように、請求項１〜４のいずれか１項に記載の半導体パッケージにおいて半導体チップと第２のインターポーザ基板とがバンプを介してフリップチップ接合されてなるものであると、半導体チップの電極が半導体チップの周辺部のみでなく内部にも配置されている半導体チップにおいても、請求項１〜４と同様の小型化効果のある半導体パッケージを実現できる。
請求項９に記載のように、請求項１〜４のいずれか１項に記載の半導体パッケージにおいて第２のインターポーザ基板に配置されたマザー基板との接続のための電極のピッチが、第１のインターポーザ基板に配置されたマザー基板との接続のための電極のピッチと異なると、例えば、第２のインターポーザ基板での電極のピッチを小さくすることによって、第２のインターポーザ基板に配置できる電極の数を増やすことができ、その分、第１のインターポーザ基板での電極を減らすことができ、半導体パッケージを小型化できる。
請求項１０に記載のように、請求項１〜４のいずれか１項に記載の半導体パッケージにおいて第２のインターポーザ基板におけるマザー基板との接続のための電極を配置した面の高さが、第１のインターポーザ基板におけるマザー基板との接続のための電極を配置した面の高さと異なると、例えば、第１および第２のインターポーザ基板の電極配置面は、マザー基板と半田や銀ペースト等の導電材料によって電気的・機械的に接続されるが、請求項９のように電極のピッチサイズが異なる場合、電極のサイズも異なる。電極サイズが異なれば、マザー基板との接続のために供給される導電材料の量も異なる。第１のインターポーザと第２のインターポーザ基板の高さを変えることで、導電材料の量に合わせた最適なギャップに制御することができる。
請求項１１に記載のように、請求項１〜４のいずれか１項に記載の半導体パッケージにおいて第１と第２のインターポーザ基板の材質が異なると、マザー基板との接続には半田等の導電材料が用いられるが、マザー基板と半導体パッケージの線膨張係数の違いにより、温度変化によってその接続部に応力が加わり、繰り返しにより接続部が破断して不良となる。このような線膨張係数の違いによる熱応力は電極群の中心からの距離が遠いところの方が大きくなる。従って、周辺部の応力の発生を抑制するために、第１のインターポーザ基板は、マザー基板との線膨張係数に近い材料を使う。また、第２のインターポーザ基板は、半導体チップのサイズによってそのサイズは制約されるが、ここに多くの電極を配置することによって、半導体パッケージをさらに小型化できる。従って、第２のインターポーザ基板は、高密度な配線が可能な基板を使う。このように、基材の適材適所によりサイズとコストを両立した半導体パッケージを作ることができる。
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図面に従って説明する。
図１は、本実施の形態における半導体パッケージの縦断面図である。図２は、本実施の形態における半導体パッケージの下面図（図１のマザー基板１６と対向する面の平面図）である。
放熱板１は四角板状をなしている。放熱板１の一方の面（下面）に第１のインターポーザ基板３の一方の面が接着剤２によって固定されている。第１のインターポーザ基板３の中央部には貫通孔４が形成されている。第１のインターポーザ基板３の貫通孔４の内部において、半導体チップ５の非能動面が放熱板１の一方の面（下面）に接着剤２によって固定され、半導体チップ５が貫通孔４の内部において収納されている。さらに、第１のインターポーザ基板３の貫通孔４の内部において、半導体チップ５の能動面（下面）においてその中央部には第２のインターポーザ基板７の一方の面が接着剤６によって固定されている。広義には、半導体チップ５の能動面側に第２のインターポーザ基板７の一方の面側が固定されている。ここで、半導体チップ５よりも第２のインターポーザ基板７の方が小さく、半導体チップ５の能動面（下面）における第２のインターポーザ基板７の無い領域（周辺部）には多数のボンディングパッド（電極）９が形成されている。
第１のインターポーザ基板３の下面において貫通孔４に近い箇所には多数のボンディングパッド（電極）８ａが形成されている。半導体チップ５のボンディングパッド９と第１のインターポーザ基板３のボンディングパッド８ａとはボンディングワイヤとしての金線１０によって電気的に接続されている。第１のインターポーザ基板３の下面においてマザー基板１６との接続用のパッド（電極）８ｂが多数形成され、さらに、このパッド８ｂには半田ボール１１が搭載されている。
第２のインターポーザ基板７の下面において貫通孔４の側壁面に近い箇所には多数のボンディングパッド（電極）１２ａが形成されている。半導体チップ５のボンディングパッド９と第２のインターポーザ基板７のボンディングパッド１２ａとはボンディングワイヤとしての金線１３によって電気的に接続されている。第２のインターポーザ基板７の下面においてマザー基板１６との接続用のパッド（電極）１２ｂが多数形成され、さらに、このパッド１２ｂには半田ボール１４が搭載されている。
また、第１のインターポーザ基板３と第２のインターポーザ基板７の隙間は金線１０，１３を保護するために樹脂１５で封止されている。インターポーザ基板３，７の厚みは、半田ボール１１，１４の高さが同一面上になるように設計されるのが望ましい。
このように、従来のインターポーザ基板を半導体チップ周囲に配した構造（図１６に示す構造）においては、マザー基板（回路基板）１０７との電気的接続を行うためのインターポーザ基板１０１上に設けられた電極は、半導体パッケージの周辺部にしか配置することができなかった。これに対し、本実施形態の半導体パッケージにおいては、第２のインターポーザ基板７を半導体チップ５の能動面上に設けることによって、マザー基板（回路基板）１６との接続用のパッド１２ｂ（及び半田ボール１４）を第２のインターポーザ基板７にも配置することができる。その結果、インターポーザ基板３上に配置すべきパッド（電極）８ｂ及び半田ボール１１の数を減らすことができ、半導体パッケージを小型化することができる。即ち、マザー基板１６との電気的接続を行うための電極（１２ｂ）を半導体チップ５の能動面に設けられた第２のインターポーザ基板７にも配置することができ、半導体パッケージを小型化することができる。
（第２の実施の形態）
次に、第２の実施の形態を説明する。
図３は、本実施の形態における半導体パッケージの縦断面図である。
第１のインターポーザ基板２０は四角板状をなしている。第１のインターポーザ基板２０での一方の面（下面）の中央部には凹部（キャビティー）２１が形成されている。第１のインターポーザ基板２０での凹部２１の内部において半導体チップ２３の非能動面が凹部２１の底面に接着剤２２により固定され、凹部２１の内部に半導体チップ２３が収納されている。第１のインターポーザ基板２０の凹部２１の内部において半導体チップ２３の能動面（下面）には第２のインターポーザ基板２５の一方の面が接着剤２４により固定されている。広義には、半導体チップ２３の能動面側に第２のインターポーザ基板２５の一方の面側が固定されている。ここで、半導体チップ２３よりも第２のインターポーザ基板２５の方が小さく、半導体チップ２３の下面における第２のインターポーザ基板２５の無い領域（周辺部）には多数のボンディングパッド（電極）２７が形成されている。
第１のインターポーザ基板２０の下面において凹部２１に近い箇所には多数のボンディングパッド（電極）２６ａが形成されている。半導体チップ２３のボンディングパッド２７と第１のインターポーザ基板２０のボンディングパッド２６ａとはボンディングワイヤとしての金線２８によって電気的に接続されている。第１のインターポーザ基板２０の下面においてマザー基板３６との接続用のパッド（電極）２６ｂが多数形成され、さらに、このパッド２６ｂには半田ボール２９が搭載されている。
第２のインターポーザ基板２５の下面において凹部２１の側壁面に近い箇所には多数のボンディングパッド（電極）３０ａが形成されている。半導体チップ２３のボンディングパッド２７と第２のインターポーザ基板２５のボンディングパッド３０ａとはボンディングワイヤとしての金線３１によって電気的に接続されている。第２のインターポーザ基板２５の下面においてマザー基板３６との接続用のパッド（電極）３０ｂが多数形成され、さらに、このパッド３０ｂには半田ボール３２が搭載されている。
また、凹部２１の側壁面付近における第１のインターポーザ基板２０と第２のインターポーザ基板２５の隙間は金線２８，３１を保護するために樹脂３３で封止されている。第１のインターポーザ基板２０の厚みや凹部２１の深さや第２のインターポーザ基板２５の厚みは、半田ボール２９，３２の高さが同一面上になるように設計されるのが望ましい。
従来のインターポーザ基板を半導体チップ周囲に配した構造（図１７に示す構造）においては、マザー基板（回路基板）１０７との電気的接続を行うためのインターポーザ基板１１０上に設けられた電極は、半導体パッケージの周辺部にしか配置することができなかった。これに対し、本実施形態の半導体パッケージにおいては、第２のインターポーザ基板２５を半導体チップ２３の能動面上に設けることによって、マザー基板（回路基板）３６との接続用のパッド３０ｂ（及び半田ボール３２）を第２のインターポーザ基板２５にも配置することができる。その結果、インターポーザ基板２０上に配置すべきパッド（電極）２６ｂ及び半田ボール２９の数を減らすことができ、半導体パッケージを小型化することができる。即ち、マザー基板３６との電気的接続を行うための電極（３０ｂ）を半導体チップ２３の能動面に設けられた第２のインターポーザ基板２５にも配置することができ、半導体パッケージを小型化することができる。
更に、第１のインターポーザ基板２０における半導体チップ２３が配置された面とは反対の面に電子部品３４が半田や銀ペースト等の導電材料３５によって実装されている。マザー基板３６に実装していた電子部品３４を半導体パッケージの背面に実装することによって、マザー基板３６上に実装する電子部品点数が削減され、マザー基板３６を小型化することができる。
インターポーザ基板２０に実装される電子部品３４は、抵抗、コンデンサ等の受動部品だけでなく、半導体チップ等の能動部品を実装する場合もある。その際の半導体チップの実装方法としては、ワイヤーボンディングやフリップチップ接続技術を用いる。具体的には、図４，５に示す構成とする。図４において、第１のインターポーザ基板２０における半導体チップ２３が配置された面とは反対の面に、別の半導体チップ６１が実装されている。詳しくは、第１のインターポーザ基板２０と半導体チップ６１とが接着剤６０にて固定されるとともに金線６２にてボンディングされ（電気的に接続され）、さらに、半導体チップ６１と金線６２とが樹脂６３にてモールドされている。
図５において、第１のインターポーザ基板２０における半導体チップ２３が配置された面とは反対の面に、別の半導体チップ６４が実装されている。詳しくは、第１のインターポーザ基板２０に半導体チップ６４がフリップチップ実装され（電気的に接続され）、さらに、半導体チップ６４と第１のインターポーザ基板２０との間には樹脂６５が配置されている。
図４，５の場合、マザー基板３６に実装していた半導体チップ６１，６４を半導体パッケージの背面に実装することによって、マザー基板３６を小型化することができる。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図６は、本実施の形態における半導体パッケージの縦断面図である。
インターポーザ基板３，７に設けられた半導体チップ５との接続のためのボンディングパッド（電極）８ａ，１２ａの配置箇所に段差部４０，４１が形成されている。つまり、第１と第２のインターポーザ基板３，７における半導体チップ５のパッド（電極）９側の辺に段差部４０，４１が設けられ、その段差部４０，４１に金線１０，１３をボンディングするためのパッド（電極）８ａ，１２ａが配置されている。
これにより、金線１０，１３を保護するために注入する樹脂１５の拡がりを段差部４０，４１で抑えることによって、ボンディングパッド（電極）１２ａと、マザー基板１６との接合のためのボンディングパッド（電極）１２ｂとの距離を小さくすることができ、半導体パッケージの小型化ができる。また、樹脂１５の高さもインターポーザ基板３，７の表面以下に抑えることができ、マザー基板１６との接合のためにボンディングパッド（電極）１２ｂに半田ボールを備える必要がなく、コストが削減できる。
これは、第２の実施の形態のようにインターポーザ基板２０の凹部２１内に半導体チップ２３を配する場合において実施してもよい。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図７は、本実施の形態における半導体パッケージの縦断面図である。
半導体チップ５の能動面にはパッド（電極）５０が形成されている。また、第２のインターポーザ基板７における上面にはパッド（電極）５１が形成されている。そして、半導体チップ５と第２のインターポーザ基板７とがバンプ５２を介してフリップチップ接続されている。このように、半導体チップ５のパッド（電極）５０が半導体チップ５の周辺部のみでなく内部にも配置されている場合にも小型化効果のある半導体パッケージを実現できる。
これは、第２の実施の形態のようにインターポーザ基板２０の凹部２１内に半導体チップ２３を配する場合において実施してもよい。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図８は、本実施の形態における半導体パッケージの縦断面図である。
第２のインターポーザ基板７に配置されたマザー基板１６との接続のためのパッド（電極）１２ｂのピッチＰ２が、第１のインターポーザ基板３に配置されたマザー基板１６との接続のためのボンディングパッド（電極）８ｂのピッチＰ１とは異なり、ピッチＰ２はピッチＰ１よりも小さい（Ｐ２＜Ｐ１）。
このように、第２のインターポーザ基板７上の電極のピッチＰ２を小さくすることによって、第２のインターポーザ基板７に配置できる電極の数を増やすことができ、その分、第１のインターポーザ基板３上の電極を減らすことができ、半導体パッケージを小型化できる。
なお、ピッチＰ２をピッチＰ１よりも大きくする形態で実施することも可能である。
さらに、第２のインターポーザ基板７におけるマザー基板１６との接続のためのパッド（電極）１２ｂを配置した面の高さＨ２が、第１のインターポーザ基板３におけるマザー基板１６との接続のためのパッド（電極）８ｂを配置した面の高さＨ１と異なっている。
インターポーザ基板３，７の電極配置面（下面）は、マザー基板１６と半田や銀ペースト等の導電材料によって電気的・機械的に接続されるが、電極のピッチサイズが異なる場合、電極のサイズも異なる。電極サイズが異なれば、マザー基板１６との接続のために供給される導電材料の量も異なる。インターポーザ基板３，７の高さＨ１，Ｈ２を変えることで、導電材料の量に合わせた最適なギャップに制御することができる。
具体的には、接続後のギャップの最適値を電極サイズ（パッドサイズ）の半径とした場合、第１のインターポーザ基板３の電極ピッチＰ１を０．８ｍｍ、電極サイズをφ０．４５ｍｍ、第２のインターポーザ基板７の電極ピッチＰ２を０．５ｍｍ、電極サイズを０．２５ｍｍとすると、各最適ギャップは、第１のインターポーザ基板３では、０．２２５ｍｍ、第２のインターポーザ基板７では、０．１２５ｍｍとなる。従って、第１のインターポーザ基板３の電極の配置高さＨ１と第２のインターポーザ基板７の電極の配置高さＨ２を、第２のインターポーザ基板７のマザー基板１６とのギャップが０．１ｍｍ小さくなるように、両インターポーザ基板３，７を設計する。
つまり、両インターポーザ基板３，７の電極配置高さが同一の場合において、異なる電極サイズ（半田量）でマザー基板１６と接合される場合、接合部のギャップは、インターポーザ基板の電極サイズ（半田量）の大きいものによって決定される。その結果、図８のように第１のインターポーザ基板３での電極サイズが大きい場合、第２のインターポーザ基板７の電極における接合後のマザー基板１６とのギャップ（距離）は最適値よりも大きくなる。即ち、電極サイズと半田量から決まる最適なギャップからずれてしまい接続信頼性の低下を招く虞がある。両インターポーザ基板３，７の高さＨ１，Ｈ２を変えることで、これを回避することができる。
第１の実施の形態で説明したが、第２の実施の形態のようにインターポーザ基板２０の凹部２１内に半導体チップ２３を配する場合において実施してもよい。
第１〜第５の実施形態において、第１と第２のインターポーザ基板の材質が異なるようにしてもよい。
図７を用いて詳しく説明する。マザー基板１６との接続には半田等の導電材料が用いられるが、マザー基板１６と半導体パッケージの線膨張係数の違いにより、温度変化によってその接続部に応力が加わり、繰り返しにより接続部が破断して不良となる。このような線膨張係数の違いによる熱応力は電極群の中心からの距離が遠いところの方が大きくなる。従って、周辺部の応力の発生を抑制するために、第１のインターポーザ基板３は、マザー基板１６との線膨張係数に近い基材を使う。また、第２のインターポーザ基板７は、半導体チップ５のサイズによってそのサイズは制約されるが、ここに多くの電極を配置することによって、半導体パッケージをさらに小型化できる。従って、第２のインターポーザ基板７は、高密度な配線が可能な基板を使う。このように、基材の適材適所によりサイズとコストを両立した半導体パッケージを作ることができる。
さらに、第２のインターポーザ基板７が半導体チップ５上にフリップチップ接続されている場合、フリップチップ接続の接続信頼性を向上させるために、第２のインターポーザ基板７は、半導体チップ５の線膨張係数（＝３〜４ｐｐｍ／℃）に近い基材を選択するとよい。
具体的には、マザー基板１６がガラスエポキシ樹脂基板（線膨張係数＝１５ｐｐｍ／℃）の場合、第１のインターポーザ基板３には、安価なマザー基板１６と同じ材質のガラエポ基材を選択する。第２のインターポーザ基板７には、高密度でかつ、低線膨張係数（＝７ｐｐｍ／℃）であるセラミックス多層基板を選択する。このようにすることによって、マザー基板１６との接続信頼性、半導体チップ５とのフリップチップ接続信頼性、第２のインターポーザ基板７の高密度化が実現できる。
（第６の実施の形態）
次に、第６の実施の形態を、第１の実施形態との相違点を中心に説明する。
図９は、図１に代わる本実施の形態における半導体パッケージの縦断面図である。図１０は、図２に代わる本実施の形態における半導体パッケージの下面図（図９のマザー基板１６と対向する面の平面図）である。
図１，２においては、第１のインターポーザ基板３の貫通孔４の内部において、半導体チップ５の非能動面が放熱板１の一方の面（下面）に接着剤２によって固定され、半導体チップ５が貫通孔４の内部において収納されていた。これに対し図９，１０に示す本実施形態においては、半導体チップは、複数のチップ７０，７１を積層したスタック構造をなしている。また、スタック構造における各チップ７０，７１は一方のチップ７０における能動面に他方のチップ７１の非能動面が対向するように配置されている。詳しくは、貫通孔４の内部において放熱板１に対し半導体チップ７０の非能動面が接着剤２にて接着されるとともに半導体チップ７０に対し接着剤７２により半導体チップ７１が接着され、さらに、半導体チップ７１の能動面に接着剤７３により第２のインターポーザ基板７が接着されている。ここで、チップ７０よりもチップ７１の方が小さく、チップ７０の能動面（下面）におけるチップ７１の無い領域（周辺部）には多数のパッド（電極）７７が形成されている。さらに、チップ７１よりも第２のインターポーザ基板７の方が小さく、チップ７１の能動面（下面）における第２のインターポーザ基板７の無い領域（周辺部）には多数のパッド（電極）７８が形成されている。
また、第２のインターポーザ基板７における一方の面において外周部にパッド（電極）７９ａが、また、その内方においてマザー基板１６との接続用のパッド（電極）７９ｂが形成されている。
第１のインターポーザ基板３のパッド（電極）８ａと半導体チップ７０のパッド７７とが金線（ボンディングワイヤ）７４にて電気的に接続されている。半導体チップ７０のパッド７７と半導体チップ７１のパッド７８とが金線（ボンディングワイヤ）７５にて電気的に接続されている。半導体チップ７１のパッド７８と第２のインターポーザ基板７のパッド７９ａとが金線（ボンディングワイヤ）７６にて電気的に接続されている。なお、更に、半導体チップ７０のパッド７７と第２のインターポーザ基板７のパッド７９ａとを金線にて電気的に接続したり、半導体チップ７１のパッド７８と第１のインターポーザ基板３のパッド８ａとを金線にて電気的に接続してもよい。要は、結線構造として、少なくとも、スタック構造における各チップ７０，７１のうちの１つのチップ７０と第１のインターポーザ基板３、および他の１つのチップ７１と第２のインターポーザ基板７とが金線７４，７６によって電気的に接続されていればよい。
また、金線７４，７５，７６を含めたパッド（電極）８ａ，７７，７８，７９ａは樹脂１５にて封止されている。これら以外の事項については第１の実施形態と同じである。そのため、図９，１０において、図１，２での符号と同じ符号を付すことによりその説明は省略する。
図１５は比較例であり、この図１５および前述の図１６と、図９の本実施形態とを比較する。
図１５の比較例において、複数のチップ２０１，２０２を１つのパッケージに収容すべく、インターポーザ基板２００に第１の半導体チップ２０１が搭載され、第１の半導体チップ２０１の能動面上に第２の半導体チップ２０２が搭載されている。また、インターポーザ基板２００と各半導体チップ２０１，２０２が金線（ボンディングワイヤ）２０３，２０４，２０５によって相互に電気的に接続されている。さらに、インターポーザ基板２００の下面（裏面）において電極２０７とバンプ２０８を介してマザー基板２０９と接続される。さらに、インターポーザ基板２００の上面において樹脂２０６にて金線２０３，２０４，２０５および半導体チップ２０１，２０２の能動面が保護されている（樹脂封止されている）。図１５に示した構造では、半導体チップ２０１，２０２は樹脂２０６で封止されているために放熱性が悪い。また、図１６のように、放熱板１００を用いる場合には、放熱性を向上できるが、小型化に関しては問題がある。
これに対し図９に示す構造においては、複数のチップ７０，７１を積層したスタック構造とした場合において図１５に比べ放熱板１を用いているので放熱性に優れるとともに、図１６に比べ小型化を図るという観点から好ましいものになる。
このような複数のチップを積層したスタック構造とした場合の構成として、以下のように実施してもよい。
第２の実施形態における図３に代わる構成として、図１１に示すようにする。図１１において、半導体チップは、複数のチップ８０，８１を積層したスタック構造をなし、かつ、当該スタック構造における各チップ８０，８１は一方のチップ８０における能動面に他方のチップ８１の非能動面が対向するように配置されている。より詳しくは、第１のインターポーザ基板２０の凹部２１内において凹部２１の底面に半導体チップ８０の非能動面が接着剤２２にて接着されるとともに半導体チップ８０に対し接着剤８２により半導体チップ８１が接着され、さらに、半導体チップ８１の能動面に接着剤８３により第２のインターポーザ基板２５が接着されている。ここで、チップ８０よりもチップ８１の方が小さく、チップ８０の能動面（下面）におけるチップ８１の無い領域（周辺部）には多数のパッド（電極）８７が形成されている。さらに、チップ８１よりも第２のインターポーザ基板２５の方が小さく、チップ８１の能動面（下面）における第２のインターポーザ基板２５の無い領域（周辺部）には多数のパッド（電極）８８が形成されている。
半導体チップ８０のパッド８７と第１のインターポーザ基板２０のパッド（電極）２６ａとが金線８４にて電気的に接続されている。半導体チップ８０のパッド８７と半導体チップ８１のパッド８８とが金線８５にて電気的に接続されている。半導体チップ８１のパッド８８と第２のインターポーザ基板２５のパッド（電極）８９ａとが金線８６にて電気的に接続されている。なお、更に、半導体チップ８０のパッド８７と２のインターポーザ基板２５のパッド８９ａとを金線にて電気的に接続したり、半導体チップ８１のパッド８８と第１のインターポーザ基板２０のパッド２６ａとを金線にて電気的に接続してもよい。要は、結線構造として、少なくとも、スタック構造における各チップ８０，８１のうちの１つのチップ８０と第１のインターポーザ基板２０、および他の１つのチップ８１と第２のインターポーザ基板２５とが金線８４，８６によって電気的に接続されていればよい。
また、第２のインターポーザ基板２５におけるパッド８９ａの形成面においてパッド８９ａの形成部よりも内方においてマザー基板３６との接続用のパッド（電極）８９ｂが形成されている。さらに、金線８４，８５，８６およびパッド（電極）２６ａ，８７，８８，８９ａは樹脂３３にて封止されている。また、第１のインターポーザ基板２０における半導体チップ（８０，８１）が配置された面とは反対の面に電子部品３４が半田や銀ペースト等の導電材料３５によって実装されている。電子部品３４は抵抗やコンデンサ等の受動部品である。これに代わり、図４，５に示したように、第１のインターポーザ基板２０における半導体チップ（８０，８１）が配置された面とは反対の面に、別の半導体チップ（６１，６４）、即ち、能動部品を実装してもよい。このときの実装方法としてはワイヤボンディングやフリップチップ接続技術を用いる。
以上のごとく、図１１の構成においても、複数のチップ８０，８１を積層したスタック構造とした場合において小型化を図るという観点から好ましいものになる。
なお、これら以外の事項については第２の実施形態と同じである。そのため、図１１において、図３での符号と同じ符号を付すことによりその説明は省略する。
図９に示した構成の変形例として、図１２に示すようにしてもよい（図６に代わる構成）。
図１２において、第１と第２のインターポーザ基板３，７におけるチップ７０，７１のパッド（電極）７７，７８側の辺に段差部４０，４１が設けられ、その段差部４０，４１に金線７４，７６をボンディングするためのパッド（電極）８ａ，７９ａが配置されている。金線７４，７５，７６を保護するために注入する樹脂１５の拡がりを段差部４０，４１で抑えることによって、ボンディングパッド（電極）７９ａと、マザー基板１６との接合のためのパッド（電極）７９ｂとの距離を小さくすることができ、半導体パッケージの小型化ができる。また、樹脂１５の高さも各インターポーザ基板３，７の表面以下に抑えることができ、マザー基板１６との接合のためにパッド（電極）７９ｂに半田ボールを備える必要がなく、コストが削減できる。図１２で説明した段差部４０，４１は図１１の構成において設けてもよい。
図１２に示した構成の変形例として、図１３に示すようにしてもよい（図７に代わる構成）。
図１３において、第２のインターポーザ基板７には、チップ７１との電気的接続のためのパッド（電極）５１が、マザー基板１６との接続のためのパッド７９ｂを配した面とは反対面に設けられている。また、チップ７１の能動面に第２のインターポーザ基板７と接続するためのパッド（電極）５０が形成されている。そして、パッド５１とパッド５０とがバンプ５２を介して接続されている。つまり、チップ７１と第２のインターポーザ基板７とがバンプ５２を介してフリップチップ接合されている。図１３で説明したチップと第２のインターポーザ基板をバンプで接続する構成は図９や図１１の構成において実施してもよい。さらに、図１３において、バンプ５２による接続に加えて、第２のインターポーザ基板７とチップ７０，７１とを金線によって電気的に接続してもよい。また、図９や図１１や図１２の場合において更にチップと第２のインターポーザ基板とをバンプを介して接続してもよい。
図１２に示した構成の変形例として、図１４に示すようにしてもよい（図８に代わる構成）。
図１４において、第２のインターポーザ基板７に配置されたマザー基板１６との接続のためのパッド（電極）７９ｂのピッチＰ２が、第１のインターポーザ基板３に配置されたマザー基板１６との接続のためのパッド（電極）８ｂのピッチＰ１よりも小さい（広義には、ピッチＰ２がピッチＰ１と異なっている）。第２のインターポーザ基板７上のパッド７９ｂのピッチＰ２を小さくすることによって、第２のインターポーザ基板７に配置できるパッド７９ｂの数を増やすことができ、その分第１のインターポーザ基板３上のパッド８ｂを減らすことができ、半導体パッケージを小型化できる。各インターポーザ基板３，７のマザー基板１６との接続のためのパッド（電極）８ｂ，７９ｂには半田ボール１１，１４が設けられており、第２のインターポーザ基板７に設けられた半田ボール１４は、第１のインターポーザ基板３に設けられた半田ボール１１よりも径が小さい。半田ボールの高さを合わせるために、第１のインターポーザ基板３の下面と第２のインターポーザ基板７の下面の高さは異なる（Ｈ２＞Ｈ１）。つまり、第２のインターポーザ基板７におけるマザー基板１６との接続のためのパッド（電極）７９ｂを配置した面の高さＨ２が、第１のインターポーザ基板３におけるマザー基板１６との接続のためのパッド（電極）８ｂを配置した面の高さＨ１と異なる。図１４で説明したピッチＰ２とピッチＰ１を異ならせる構成、及び、高さＨ２と高さＨ１を異ならせる構成は、図１１の構成において実施してもよい。
なお、これら以外の事項については第５の実施形態と同じである。そのため、図１４において、図８での符号と同じ符号を付すことによりその説明は省略する。
チップをスタック構造にした場合において、各インターポーザ基板の材質を異ならせてもよい。詳細（基板の材質等）については前述の第５の実施形態において説明した通りでありその説明は省略する。
チップをスタック構造にする場合において、図９，１１等においてはチップを２つ積層しているが、３つ以上積層してもよい。積層するチップ数が増えれば小型化するという観点からより好ましい。
第１の実施の形態における半導体パッケージの縦断面図。 半導体パッケージの下面図。 第２の実施の形態における半導体パッケージの縦断面図。 半導体パッケージの縦断面図。 半導体パッケージの縦断面図。 第３の実施の形態における半導体パッケージの縦断面図。 第４の実施の形態における半導体パッケージの縦断面図。 第５の実施の形態における半導体パッケージの縦断面図。 第６の実施の形態における半導体パッケージの縦断面図。 半導体パッケージの下面図。 半導体パッケージの縦断面図。 半導体パッケージの縦断面図。 半導体パッケージの縦断面図。 半導体パッケージの縦断面図。 比較例における半導体パッケージの縦断面図。 背景技術を説明するための半導体パッケージの縦断面図。 背景技術を説明するための半導体パッケージの縦断面図。
符号の説明
１…放熱板、３…第１のインターポーザ基板、４…貫通孔、５…半導体チップ、７…第２のインターポーザ基板、８ａ，８ｂ…電極、１０…金線、１２ａ…パッド、１３…金線、１６…マザー基板、２０…第１のインターポーザ基板、２１…凹部、２３…半導体チップ、２５…第２のインターポーザ基板、２８…金線、３１…金線、３４…電子部品、４０，４１…段差部、５０，５１…パッド、５２…バンプ、６１，６４…半導体チップ、７０…チップ、７１…チップ、７４…金線、７６…金線、８０…チップ、８１…チップ、８４…金線、８６…金線。

Claims (11)

  1. 放熱板（１）の一方の面に、貫通孔（４）を有する第１のインターポーザ基板（３）の一方の面が固定されるとともに、第１のインターポーザ基板（３）の貫通孔（４）の内部において半導体チップ（５）の非能動面が前記放熱板（１）の一方の面に固定され、半導体チップ（５）と第１のインターポーザ基板（３）とが金線（１０）によって電気的に接続された半導体パッケージであって、
    前記第１のインターポーザ基板（３）の貫通孔（４）の内部において、半導体チップ（５）の能動面側に第２のインターポーザ基板（７）の一方の面側が固定され、半導体チップ（５）と第２のインターポーザ基板（７）とが金線（１３）によって電気的に接続されてなることを特徴とする半導体パッケージ。
  2. 前記半導体チップは、複数のチップ（７０，７１）を積層したスタック構造をなし、かつ、当該スタック構造における各チップ（７０，７１）は一方のチップ（７０）における能動面に他方のチップ（７１）の非能動面が対向するように配置され、結線構造として、少なくとも、スタック構造における各チップ（７０，７１）のうちの１つのチップ（７０）と第１のインターポーザ基板（３）、および他の１つのチップ（７１）と第２のインターポーザ基板（７）とが金線（７４，７６）によって電気的に接続されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 凹部（２１）を有する第１のインターポーザ基板（２０）での前記凹部（２１）の内部において半導体チップ（２３）の非能動面が凹部（２１）の底面に固定され、半導体チップ（２３）と第１のインターポーザ基板（２０）とが金線（２８）によって電気的に接続された半導体パッケージであって、
    前記第１のインターポーザ基板（２０）の凹部（２１）の内部において、半導体チップ（２３）の能動面側に第２のインターポーザ基板（２５）の一方の面側が固定され、半導体チップ（２３）と第２のインターポーザ基板（２５）とが金線（３１）によって電気的に接続されてなることを特徴とする半導体パッケージ。
  4. 前記半導体チップは、複数のチップ（８０，８１）を積層したスタック構造をなし、かつ、当該スタック構造における各チップ（８０，８１）は一方のチップ（８０）における能動面に他方のチップ（８１）の非能動面が対向するように配置され、結線構造として、少なくとも、スタック構造における各チップ（８０，８１）のうちの１つのチップ（８０）と第１のインターポーザ基板（２０）、および他の１つのチップ（８１）と第２のインターポーザ基板（２５）とが金線（８４，８６）によって電気的に接続されていることを特徴とする請求項３に記載の半導体パッケージ。
  5. 前記第１のインターポーザ基板（２０）における半導体チップ（２３）が配置された面とは反対の面に電子部品（３４）が実装されてなることを特徴とする請求項３または４に記載の半導体パッケージ。
  6. 前記第１のインターポーザ基板（２０）における半導体チップ（２３）が配置された面とは反対の面に、別の半導体チップ（６１，６４）が実装されてなることを特徴とする請求項３または４に記載の半導体パッケージ。
  7. 前記第１と第２のインターポーザ基板（３，７）における半導体チップ（５）の電極（９）側の辺に段差部（４０，４１）が設けられ、その段差部（４０，４１）に金線（１０，１３）をボンディングするための電極（８ａ，１２ａ）が配置されてなることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  8. 前記半導体チップ（５）と第２のインターポーザ基板（７）とがバンプ（５２）を介してフリップチップ接合されてなることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  9. 前記第２のインターポーザ基板（７）に配置されたマザー基板（１６）との接続のための電極（１２ｂ）のピッチ（Ｐ２）が、前記第１のインターポーザ基板（３）に配置されたマザー基板（１６）との接続のための電極（８ｂ）のピッチ（Ｐ１）と異なることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  10. 前記第２のインターポーザ基板（７）におけるマザー基板（１６）との接続のための電極（１２ｂ）を配置した面の高さ（Ｈ２）が、前記第１のインターポーザ基板（３）におけるマザー基板（１６）との接続のための電極（８ｂ）を配置した面の高さ（Ｈ１）と異なることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  11. 前記第１と第２のインターポーザ基板（３，７）の材質が異なることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
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