KR100725517B1 - 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조 - Google Patents

본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조 Download PDF

Info

Publication number
KR100725517B1
KR100725517B1 KR1020050072510A KR20050072510A KR100725517B1 KR 100725517 B1 KR100725517 B1 KR 100725517B1 KR 1020050072510 A KR1020050072510 A KR 1020050072510A KR 20050072510 A KR20050072510 A KR 20050072510A KR 100725517 B1 KR100725517 B1 KR 100725517B1
Authority
KR
South Korea
Prior art keywords
wiring board
multilayer wiring
ball
substrate
bonding pads
Prior art date
Application number
KR1020050072510A
Other languages
English (en)
Other versions
KR20070017869A (ko
Inventor
김문정
이종주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050072510A priority Critical patent/KR100725517B1/ko
Priority to US11/371,155 priority patent/US20070029663A1/en
Publication of KR20070017869A publication Critical patent/KR20070017869A/ko
Application granted granted Critical
Publication of KR100725517B1 publication Critical patent/KR100725517B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

본 발명은 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판 및 이를 이용한 반도체 패키지 구조에 관한 것으로서, 다층 배선 기판의 본딩 패드를 여러 층에 형성함으로써 패드 피치의 축소 없이 본딩 패드의 수를 증가시킬 수 있으며, 신호선에 연결된 본딩 패드와 볼 랜드를 동일 층에 형성함으로써 비아 없이 신호선을 배선하여 고속 동작에 효과적으로 대응할 수 있다. 따라서 본 발명은 메모리 제품의 고집적화, 다기능화, 고속화 추세에 효과적으로 부응할 수 있다.
다층 배선 기판, 반도체 패키지, 본딩 패드, 볼 랜드, 신호선, 비아

Description

본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판 및 이를 이용한 반도체 패키지 구조{multi-layered circuit substrate having bonding pads and ball lands arranged on two or more layers, and semiconductor package structure using the same}
도 1은 본 발명의 제1 실시예에 따른 다층 배선 기판의 평면도이다.
도 1a는 도 1의 "A" 부분을 확대하여 보여주는 확대도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도에 해당하며, 다층 배선 기판의 제조 과정을 예시하고 있다.
도 3은 도 1에 도시된 다층 배선 기판을 이용한 반도체 패키지 구조를 나타내는 단면도이다.
도 4는 제1 실시예의 변형예에 따른 반도체 패키지 구조의 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 다층 배선 기판의 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 다층 배선 기판의 평면도이다.
<도면에 사용된 참조 번호의 설명>
100, 400, 500: 다층 배선 기판(multi-layered circuit substrate)
111, 112, 112a, 112b: 본딩 패드(bonding pad)
113, 113-1, 113-2, 313: 볼 랜드(ball land)
114, 115: 배선(circuit line)
116: 비아(via)
120: 제1 기판(lower substrate)
130, 430, 530: 제2 기판(upper substrate)
121, 131, 431, 531: 개구부(window)
126, 136: 절연 수지층(dielectric resin layer)
127, 137: 구리 배선층(copper layer)
200, 300: 반도체 패키지 구조(semiconductor package structure)
210: 집적회로 칩(IC chip)
211: 칩 패드(chip pad)
220: 본딩 와이어(bonding wire)
230, 330: 볼 단자(ball terminal)
240, 241: 보호 수지(protection resin)
본 발명은 반도체 패키지 기술 및 이에 이용되는 배선 기판에 관한 것으로서, 좀 더 구체적으로는 본딩 패드가 여러 층에 형성되고 신호선에 연결된 본딩 패드와 볼 랜드가 동일 층에 형성되는 다층 배선 기판 및 이를 이용한 반도체 패키지 구조에 관한 것이다.
근래 들어 디지털 전자산업의 눈부신 발전에 따라 메모리 제품들도 고속화, 고집적화, 다기능화되고 있다. 이에 따라 이들 제품에 적용되는 반도체 패키지의 구조는 다층 배선 기판을 사용하는 것이 일반화되고 있다.
한편, 메모리 제품의 고집적화, 다기능화에 따라 패키지 구조에서 필요로 하는 본딩 패드(bonding pad)의 수와 볼 단자(ball terminal)의 수는 점점 증가하고 있다. 배선 기판의 한정된 영역에 더 많은 수의 본딩 패드와 볼 단자를 배치하려면 피치(pitch)를 줄이는 수밖에 없다. 그러나 본딩 패드의 경우 캐필러리(capillary)를 이용하는 와이어 본딩 공정의 제약 때문에 패드 피치를 축소하여 대응하기에는 한계가 있다.
또한, 다층 배선 기판의 종래 기술에서는 신호선의 배선 설계 과정에서 배선적정성(routing feasibility)을 향상시키기 위하여 비아(via)를 사용하기도 하는데, 이는 임피던스 불연속성(discontinuity), 용량성 부하(capacitive loading)의 증가 등으로 인하여 동작 속도의 저하를 초래할 수 있다.
따라서 본 발명의 목적은 패드 피치의 축소 없이 배선 기판에 배치할 수 있는 본딩 패드의 수를 증가시켜 메모리 제품의 고집적화, 다기능화 추세에 부응하고자 하는 것이다.
본 발명의 다른 목적은 배선 적정성을 증가시키되 비아를 사용하지 않고 신호선을 배선함으로써 메모리 제품의 고속화 추세에 부응하고자 하는 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 본딩 패드가 여러 층에 형성됨으로써 패드 피치의 축소 없이 본딩 패드의 수를 증가시킬 수 있으며, 신호선에 연결된 본딩 패드와 볼 랜드가 동일 층에 형성됨으로써 비아 없이 고속 동작에 효과적으로 대응할 수 있는 다층 배선 기판 및 이를 이용한 반도체 패키지 구조를 제공한다.
본 발명에 따른 다층 배선 기판은 제1 본딩 패드와 제2 본딩 패드와 볼 랜드를 포함하여 구성된다. 집적회로 칩과 전기적으로 연결될 제1, 제2 본딩 패드는 각각 볼 단자가 형성될 볼 랜드와 배선을 통하여 연결된다. 특히, 제1 본딩 패드와 제2 본딩 패드는 서로 다른 층에 형성되고, 제1, 제2 본딩 패드 중에서 신호 배선에 연결되는 본딩 패드는 볼 랜드 중에서 대응하는 볼 랜드와 동일 층에 형성되는 것이 특징이다.
이러한 구성의 다층 배선 기판에 있어서, 제1 본딩 패드와 제2 본딩 패드는 서로 엇갈린 배치 형태를 가지는 것이 바람직하다.
본 발명에 따른 반도체 패키지 구조는, 위와 같은 구성을 가지는 다층 배선 기판과, 다층 배선 기판에 부착되는 집적회로 칩과, 다층 배선 기판의 제1 본딩 패드 및 제2 본딩 패드를 집적회로 칩에 전기적으로 연결시키는 본딩 와이어와, 다층 배선 기판의 볼 랜드에 형성되는 볼 단자를 포함하여 구성된다.
또한, 본 발명에 따른 다층 배선 기판은 제1 기판과 제2 기판을 포함하여 구성될 수 있다. 제1 기판은 적어도 하나 이상의 제1 본딩 패드와, 제1 본딩 패드와 동일 층에 형성되는 적어도 하나 이상의 제1 볼 랜드를 구비하며, 제2 기판은 적어 도 하나 이상의 제2 본딩 패드와, 제2 본딩 패드와 동일 층에 형성되는 적어도 하나 이상의 제2 볼 랜드를 구비한다. 특히, 제1 본딩 패드 중에서 신호 배선에 연결되는 본딩 패드는 제1 볼 랜드와 전기적으로 연결되고, 제2 본딩 패드 중에서 신호 배선에 연결되는 본딩 패드는 제2 볼 랜드와 전기적으로 연결되는 것이 특징이다.
이러한 구성의 다층 배선 기판에 있어서, 제2 기판은 제1 기판보다 크기가 더 작을 수 있다. 또한, 제1 기판과 제2 기판은 각각 중앙에 형성된 개구부를 구비할 수 있으며, 이때 제2 기판의 개구부는 제1 기판의 개구부보다 크기가 더 크며, 제1 본딩 패드를 외부로 노출시킬 수 있다.
아울러, 제1 본딩 패드와 제2 본딩 패드는 각각 개구부에 인접하여 선 배열될 수 있으며, 제1 본딩 패드와 제2 본딩 패드는 서로 엇갈린 배치 형태를 가질 수 있다.
또한, 제1 기판과 제2 기판은 크기가 서로 비슷할 수 있고, 이 때 제2 기판은 가장자리에 형성되고 제1 볼 랜드를 외부로 노출시키는 제2 개구부를 구비할 수 있다. 제2 개구부는 각각의 제1 볼 랜드에 대응하는 형태를 가질 수 있다.
한편, 본 발명에 따른 반도체 패키지 구조는, 위와 같은 구성의 다층 배선 기판, 다층 배선 기판에 부착되는 집적회로 칩, 다층 배선 기판의 제1 본딩 패드 및 제2 본딩 패드를 집적회로 칩에 전기적으로 연결시키는 본딩 와이어, 다층 배선 기판의 제1 볼 랜드에 형성되는 제1 볼 단자, 다층 배선 기판의 제2 볼 랜드에 형성되는 제2 볼 단자를 포함하여 구성될 수 있다.
본 발명의 반도체 패키지 구조에 있어서, 제1 볼 단자와 제2 볼 단자는 상단 높이가 서로 동일한 것이 바람직하다. 제1 볼 단자는 제2 볼 단자보다 크기가 더 클 수 있고, 제1 볼 랜드가 제2 볼 랜드보다 두께가 더 클 경우 제1 볼 단자는 제2 볼 단자와 크기가 동일할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
여기에 설명되는 실시예는 본 발명이 속하는 기술 분야의 당업자들이 본 발명을 충분히 실시할 수 있도록 예시되는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 실시예를 설명함에 있어, 일부 구조나 제조 공정에 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 마찬가지의 이유로 도면에 도시된 일부 구성요소들은 때론 과장되게 때론 개략적으로 나타내었고, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 다층 배선 기판(100)의 평면도이고, 도 1a는 도 1의 "A" 부분을 확대하여 보여주는 확대도이다.
먼저, 도 1a를 참조하면, 다층 배선 기판(100)은 제1 본딩 패드(111), 제2 본딩 패드(112), 볼 랜드(113)를 포함하여 구성된다. 본딩 패드(bonding pad, 111, 112)는 패키지 제조 과정에서 집적회로 칩과 전기적으로 연결될 부분이며, 볼 랜드(ball land, 113)는 볼 단자가 형성될 부분이다.
제1 본딩 패드(111)와 제2 본딩 패드(112)는 서로 다른 층에 각각 열을 지어 형성된다. 각각의 본딩 패드(111, 112)는 볼 랜드(113)와 배선(114, 115)을 통하여 연결된다. 제1, 제2 본딩 패드(111, 112) 중에서 신호 배선(114)에 연결된 본딩 패드(112a)는 대응하는 볼 랜드(113a)와 비아(via) 없이 동일 층에 형성된다. 반면에, 전원 배선(115)에 연결된 본딩 패드(112b)는 비아(116)를 통하여 서로 다른 층에 형성된 볼 랜드(113b)와 연결될 수 있다. 제1 본딩 패드(111)와 제2 본딩 패드(112)는 서로 엇갈린 배치 형태를 가지는 것이 바람직하다.
다시 도 1과 도 1a를 참조하여 설명하면, 다층 배선 기판(100)은 제1 기판(120)과 제2 기판(130)으로 이루어진다. 각각의 기판(120, 130)은 중앙에 개구부(window, 121, 131)를 구비하며, 윗면에 형성된 본딩 패드(111, 112)와 볼 랜드(113-1, 113-2)를 구비한다. 제2 기판(130)은 제1 기판(120)보다 크기가 작다. 반면에 제2 기판(130)의 개구부(131)는 제1 기판(120)의 개구부(121)보다 크기가 크다. 제2 기판(130)은 제1 기판(120)의 윗면에 적층, 접합되며, 제2 기판(130)의 개구부(131)는 제1 기판(120)의 개구부(121)를 수용하고 제1 기판(120)의 개구부(121) 주위 영역(123)을 노출시킨다. 제1 기판(120)의 가장자리 영역(124)은 제2 기판의 모서리(135) 밖으로 노출된다.
본딩 패드(111, 112)는 각각 개구부(121, 131)에 인접하여 선 배열된다. 볼 랜드(113-1, 113-2)는 각 기판(120, 130)의 노출된 윗면 전체에 면 배열된다. 본딩 패드(111, 112)는 각 기판(120, 130)에 층을 달리 하여 형성되므로 피치를 줄이지 않고도 그 수를 늘릴 수 있다. 또한, 도 1a에 예시된 바와 같이, 본딩 패드(111, 112) 중에서 신호 배선(114)에 연결된 본딩 패드(112a)는 어느 층에 있던지 상관없 이 동일한 층의 볼 랜드(113a)와 비아 없이 연결시키므로 고속 동작에 효과적으로 대응할 수 있다. 아울러, 제1 기판(120)의 본딩 패드(111)와 제2 기판(130)의 본딩 패드(112)는 서로 엇갈린 형태, 즉 지그재그로 배치하여 와이어 본딩 과정에서 발생할 수 있는 전기적 단락을 방지한다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도에 해당하며, 다층 배선 기판(100)의 제조 과정을 예시하고 있다.
도 2에 도시된 바와 같이, 제1 기판(120)과 제2 기판(130)을 서로 적층한 후 접합하여 본 실시예의 다층 배선 기판(100)을 제조할 수 있다. 각각의 기판(120, 130)은 통상적인 배선 기판과 마찬가지로 절연 수지층(126, 136)에 구리 배선층(127, 137)이 형성된 구조를 가지며, 프리프레그(prepreg)를 개재한 열압착 방식으로 접합을 구현할 수 있다.
제1 기판(120)과 제2 기판(130)은 서로 동일한 두께를 가질 수도 있고 서로 다른 두께를 가질 수도 있다. 또한, 제1 기판(120)과 제2 기판(130)에 형성된 배선층(127, 137)의 수는 서로 동일하거나 서로 다를 수 있다. 또한, 제1 기판(120), 제2 기판(130)과 유사한 기판을 더 추가하여 세 개 이상의 기판으로 다층 배선 기판을 구성할 수도 있다.
이상 설명한 다층 배선 기판은 반도체 패키지 구조에 이용할 수 있다. 도 3은 도 1에 도시된 다층 배선 기판(100)을 이용한 반도체 패키지 구조(200)를 나타내는 단면도이다.
도 3을 참조하면, 집적회로 칩(210)은 다층 배선 기판(100)의 밑면에 부착된 다. 집적회로 칩(210)의 칩 패드(211)는 칩 윗면의 중앙을 따라 열을 지어 배열되며 다층 배선 기판(100)의 개구부(도 1의 121, 131)를 통하여 외부로 노출된다. 집적회로 칩(210)과 다층 배선 기판(100)은 본딩 와이어(220)에 의하여 전기적으로 연결된다. 본딩 와이어(220)의 양쪽 끝은 각각 집적회로 칩(210)의 칩 패드(211)와 다층 배선 기판(100)의 본딩 패드(111, 112)에 접합된다. 다층 배선 기판(100)의 볼 랜드(113-1, 113-2)에는 볼 단자(230)가 형성된다. 집적회로 칩(210)의 밑면과 측면, 개구부 부근의 본딩 와이어(220)와 본딩 패드(111, 112)는 각각 보호 수지(240, 241)에 의하여 둘러싸여 외부 환경으로부터 보호된다.
한편, 제1 실시예의 반도체 패키지(200)에서 제1 기판의 볼 랜드(113-1)와 제2 기판의 볼 랜드(113-2)에 형성된 볼 단자(230)의 크기는 서로 다르다. 즉, 제1 기판의 볼 랜드(113-1)에 형성된 볼 단자(230)의 크기가 제2 기판의 볼 랜드(113-2)에 형성된 볼 단자(230)의 크기보다 더 크다. 이는 두 기판의 볼 랜드(113-1, 113-2)에 높이 차이가 발생하는 상황에서 볼 단자(230)의 상단 높이를 동일하게 맞추어야 하기 때문이다.
이와 달리, 본 발명의 다층 배선 기판을 이용한 반도체 패키지는 동일한 크기의 볼 단자를 사용할 수도 있다. 이어지는 변형예는 그러한 경우의 예이다.
변형예
도 4는 제1 실시예의 변형예에 따른 반도체 패키지 구조(300)의 단면도이다.
도 4를 참조하면, 도금 등의 방법을 이용하여 상대적으로 위치가 낮은 제1 기판의 볼 랜드(313) 두께를 증가시킴으로써 제2 기판의 볼 랜드(113-2)와 동일한 높이로 구현한다. 이에 따라 다층 배선 기판의 모든 볼 랜드(113-2, 313)에 동일한 크기의 볼 단자(330)를 형성할 수 있다.
제2 실시예
도 5는 본 발명의 제2 실시예에 따른 다층 배선 기판(400)의 평면도이다.
도 5를 참조하면, 본 실시예의 다층 배선 기판(400)은 앞서 설명한 제1 실시예의 다층 배선 기판(도 1의 100)과 제2 기판의 크기와 형태에서 다소 차이가 있을 뿐, 그 밖의 구성은 대부분 동일하다. 이하, 제1 실시예와 다른 점에 대해서만 설명하며, 동일한 구성요소에 대해서는 동일한 참조 번호를 사용하고 가급적 중복 설명을 생략한다.
본 실시예의 다층 배선 기판(400)은 제1 기판(120)과 제2 기판(430)으로 이루어진다. 제1 기판(120)은 중앙에 형성된 개구부(121)를 구비하며, 윗면에 형성된 본딩 패드(도 1a의 111)와 볼 랜드(113-1)를 구비한다. 제2 기판(430)은 중앙에 형성된 중앙 개구부(131)와 가장자리에 형성된 가장자리 개구부(431)를 구비하며, 윗면에 형성된 본딩 패드(도 1a의 112)와 볼 랜드(113-2)를 구비한다.
제2 기판(430)은 제1 기판(120)과 크기가 비슷하다. 또한, 제2 기판(430)의 가장자리 개구부(431)는 제1 기판(120)의 볼 랜드(113-1)를 모두 수용하며 외부로 노출시킨다. 제2 기판(430)이 이러한 구성을 가지더라도 본딩 패드뿐만 아니라 볼 랜드(113-1, 113-2)는 여전히 서로 다른 층에 형성되므로 전술한 실시예에서 언급한 효과를 얻을 수 있다.
제3 실시예
도 6은 본 발명의 제3 실시예에 따른 다층 배선 기판(500)의 평면도이다.
도 6을 참조하면, 본 실시예의 다층 배선 기판(500)은 제2 실시예에서 설명한 제2 기판(도 5의 430)과 형태상 약간 차이가 있을 뿐, 그 밖의 구성은 대부분 동일하다. 이하, 제2 실시예와 다른 점에 대해서만 설명하며, 동일한 구성요소에 대해서는 동일한 참조 번호를 사용하고 가급적 중복 설명을 생략한다.
본 실시예의 다층 배선 기판(500)에서 제2 기판(530)은 중앙에 형성된 중앙 개구부(131)와 가장자리에 형성된 가장자리 개구부(531)를 구비한다. 특히, 가장자리 개구부(531)는 전술한 실시예와 달리 제1 기판(120)의 볼 랜드(113-1)에 각각 대응하는 형태를 가지며 각각의 볼 랜드(113-1)를 외부로 노출시킨다.
지금까지 실시예들을 통하여 설명한 바와 같이, 본 발명은 다층 배선 기판의 본딩 패드를 여러 층에 형성하기 때문에 패드 피치를 축소하지 않고도 기판에 배치할 수 있는 본딩 패드의 수를 증가시킬 수 있다. 따라서 이러한 다층 배선 기판을 이용하면 메모리 제품의 고집적화, 다기능화 추세에 부응할 수 있는 반도체 패키지를 구현할 수 있다.
또한, 본 발명은 다층 배선 기판의 신호 배선에 연결된 본딩 패드와 볼 랜드를 동일 층에 형성하는 것이 가능하므로 비아를 사용하지 않고 신호선을 배선함으로써 메모리 제품의 고속화 추세에 부응할 수 있는 반도체 패키지를 구현할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (17)

  1. 집적회로 칩과 전기적으로 연결될 제1 본딩 패드 및 제2 본딩 패드와, 상기 제1 본딩 패드 및 제2 본딩 패드와 각각 배선을 통하여 연결되며 볼 단자가 형성될 볼 랜드를 포함하며,
    상기 제1 본딩 패드와 상기 제2 본딩 패드는 서로 다른 층에 형성되고, 상기 제1, 제2 본딩 패드 중에서 신호 배선에 연결되는 본딩 패드는 상기 볼 랜드 중에서 대응하는 볼 랜드와 동일 층에 형성되는 것을 특징으로 하는 다층 배선 기판.
  2. 제1항에 있어서, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 서로 엇갈린 배치 형태를 가지는 것을 특징으로 하는 다층 배선 기판.
  3. 제1항 또는 제2항에 기재된 다층 배선 기판;
    상기 다층 배선 기판에 부착되는 집적회로 칩;
    상기 다층 배선 기판의 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 상기 집적회로 칩에 전기적으로 연결시키는 본딩 와이어;
    상기 다층 배선 기판의 상기 볼 랜드에 형성되는 볼 단자를 포함하는 반도체 패키지 구조.
  4. 적어도 하나 이상의 제1 본딩 패드와, 상기 제1 본딩 패드와 동일 층에 형성되는 적어도 하나 이상의 제1 볼 랜드를 구비하는 제1 기판;
    적어도 하나 이상의 제2 본딩 패드와, 상기 제2 본딩 패드와 동일 층에 형성되는 적어도 하나 이상의 제2 볼 랜드를 구비하며, 상기 제1 기판 위에 적층되는 제2 기판;
    을 포함하며,
    상기 제1 본딩 패드 중에서 신호 배선에 연결되는 본딩 패드는 상기 제1 볼 랜드와 전기적으로 연결되고, 상기 제2 본딩 패드 중에서 신호 배선에 연결되는 본딩 패드는 상기 제2 볼 랜드와 전기적으로 연결되는 것을 특징으로 하는 다층 배선 기판.
  5. 제4항에 있어서, 상기 제2 기판은 상기 제1 기판보다 크기가 더 작은 것을 특징으로 하는 다층 배선 기판.
  6. 제4항에 있어서, 상기 제1 기판과 상기 제2 기판은 각각 중앙에 형성된 개구부를 구비하는 것을 특징으로 하는 다층 배선 기판.
  7. 제6항에 있어서, 상기 제2 기판의 개구부는 상기 제1 기판의 개구부보다 크기가 더 크며, 상기 제1 본딩 패드를 외부로 노출시키는 것을 특징으로 하는 다층 배선 기판.
  8. 제6항에 있어서, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 각각 상기 개 구부에 인접하여 선 배열되는 것을 특징으로 하는 다층 배선 기판.
  9. 제4항에 있어서, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 서로 엇갈린 배치 형태를 가지는 것을 특징으로 하는 다층 배선 기판.
  10. 제4항에 있어서, 상기 제1 기판과 상기 제2 기판은 크기가 서로 비슷한 것을 특징으로 하는 다층 배선 기판.
  11. 제10항에 있어서, 상기 제2 기판은 가장자리에 형성되고 상기 제1 볼 랜드를 외부로 노출시키는 제2 개구부를 구비하는 것을 특징으로 하는 다층 배선 기판.
  12. 제11항에 있어서, 상기 제2 개구부는 각각의 상기 제1 볼 랜드에 대응하는 형태를 가지는 것을 특징으로 하는 다층 배선 기판.
  13. 제4항 내지 제12항 중의 어느 한 항에 기재된 다층 배선 기판;
    상기 다층 배선 기판에 부착되는 집적회로 칩;
    상기 다층 배선 기판의 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 상기 집적회로 칩에 전기적으로 연결시키는 본딩 와이어;
    상기 다층 배선 기판의 상기 제1 볼 랜드에 형성되는 제1 볼 단자;
    상기 다층 배선 기판의 상기 제2 볼 랜드에 형성되는 제2 볼 단자를 포함하 는 반도체 패키지 구조.
  14. 제13항에 있어서, 상기 제1 볼 단자와 상기 제2 볼 단자는 상단 높이가 서로 동일한 것을 특징으로 하는 반도체 패키지 구조.
  15. 제14항에 있어서, 상기 제1 볼 단자는 상기 제2 볼 단자보다 크기가 더 큰 것을 특징으로 하는 반도체 패키지 구조.
  16. 제14항에 있어서, 상기 제1 볼 랜드는 상기 제2 볼 랜드보다 두께가 더 큰 것을 특징으로 하는 반도체 패키지 구조.
  17. 제16항에 있어서, 상기 제1 볼 단자는 상기 제2 볼 단자와 크기가 동일한 것을 특징으로 하는 반도체 패키지 구조.
KR1020050072510A 2005-08-08 2005-08-08 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조 KR100725517B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050072510A KR100725517B1 (ko) 2005-08-08 2005-08-08 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조
US11/371,155 US20070029663A1 (en) 2005-08-08 2006-03-07 Multilayered circuit substrate and semiconductor package structure using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050072510A KR100725517B1 (ko) 2005-08-08 2005-08-08 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조

Publications (2)

Publication Number Publication Date
KR20070017869A KR20070017869A (ko) 2007-02-13
KR100725517B1 true KR100725517B1 (ko) 2007-06-07

Family

ID=37716921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050072510A KR100725517B1 (ko) 2005-08-08 2005-08-08 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조

Country Status (2)

Country Link
US (1) US20070029663A1 (ko)
KR (1) KR100725517B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536850B2 (en) * 2013-03-08 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package having substrate with embedded metal trace overlapped by landing pad
TWI539565B (zh) * 2014-01-29 2016-06-21 森富科技股份有限公司 記憶體與記憶體球位焊墊之佈局方法
WO2023155199A1 (zh) * 2022-02-21 2023-08-24 京东方科技集团股份有限公司 线路板及其制备方法和功能背板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010003472A (ko) * 1999-06-23 2001-01-15 김영환 웨이퍼 레벨 패키지
KR20010066268A (ko) * 1999-12-31 2001-07-11 마이클 디. 오브라이언 적층형 반도체 패키지 및 그 제조방법
KR20030010311A (ko) * 2001-07-26 2003-02-05 삼성전기주식회사 고성능 비지에이 기판 및 이의 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5977624A (en) * 1996-12-11 1999-11-02 Anam Semiconductor, Inc. Semiconductor package and assembly for fabricating the same
JPH10275966A (ja) * 1997-01-30 1998-10-13 Ibiden Co Ltd プリント配線板及びその製造方法
US6107683A (en) * 1997-06-20 2000-08-22 Substrate Technologies Incorporated Sequentially built integrated circuit package
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
DE10339770B4 (de) * 2003-08-27 2007-08-30 Infineon Technologies Ag Verfahren zum Herstellen einer FBGA-Anordnung
JP2005175423A (ja) * 2003-11-18 2005-06-30 Denso Corp 半導体パッケージ
TWI236115B (en) * 2004-03-18 2005-07-11 United Test Ct Inc Method for fabricating window ball grid array semiconductor package
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7786591B2 (en) * 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US7323787B2 (en) * 2005-01-25 2008-01-29 Alcatel Off-grid decoupling of ball grid array (BGA) devices and method
SG136822A1 (en) * 2006-04-19 2007-11-29 Micron Technology Inc Integrated circuit devices with stacked package interposers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010003472A (ko) * 1999-06-23 2001-01-15 김영환 웨이퍼 레벨 패키지
KR20010066268A (ko) * 1999-12-31 2001-07-11 마이클 디. 오브라이언 적층형 반도체 패키지 및 그 제조방법
KR20030010311A (ko) * 2001-07-26 2003-02-05 삼성전기주식회사 고성능 비지에이 기판 및 이의 제조방법

Also Published As

Publication number Publication date
US20070029663A1 (en) 2007-02-08
KR20070017869A (ko) 2007-02-13

Similar Documents

Publication Publication Date Title
JP5222509B2 (ja) 半導体装置
US7968991B2 (en) Stacked package module and board having exposed ends
US10734367B2 (en) Semiconductor package and method of fabricating the same
KR101479461B1 (ko) 적층 패키지 및 이의 제조 방법
US7230332B2 (en) Chip package with embedded component
US20060055018A1 (en) Semiconductor device
US20090085192A1 (en) Packaging substrate structure having semiconductor chip embedded therein and fabricating method thereof
US20060091524A1 (en) Semiconductor module, process for producing the same, and film interposer
JP5096683B2 (ja) 半導体装置
KR100725517B1 (ko) 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조
US20100052109A1 (en) Substrate for semiconductor package and semiconductor package having the same
TWI493668B (zh) 接墊結構、線路載板及積體電路晶片
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
US10008441B2 (en) Semiconductor package
JP2005057271A (ja) 同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール
KR101001638B1 (ko) 반도체 패키지
KR102345061B1 (ko) 반도체 패키지
JP2002270723A (ja) 半導体装置、半導体チップおよび実装基板
JP4388834B2 (ja) 半導体装置
KR20080005741A (ko) 스택형 반도체 패키지 및 이를 구비한 반도체 모듈
KR100256306B1 (ko) 적층형 멀티 칩 모듈
US20100193929A1 (en) Semiconductor device
KR20230026903A (ko) 반도체 패키지
KR20070076775A (ko) 다층 프린트 기판 및 이를 포함하는 반도체 패키지
JP2001144207A (ja) 多層配線基板及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee