KR102345061B1 - 반도체 패키지 - Google Patents

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Abstract

상기 과제를 해결하기 위한 본 발명의 반도체 패키지는, 제1 기판층 및 상기 제1 기판층의 일부의 하부에 결합되는 제2 기판층을 포함하는 베이스 기판, 상기 베이스 기판의 상면에 결합되고, 상기 베이스 기판과 전기적으로 연결되는 칩소자, 상기 제1 기판층의 하면에 결합되고, 상기 제2 기판층의 하면보다 아래로 연장되는 제1 솔더볼, 및 상기 제2 기판층의 하면에 결합되는 제2 솔더볼을 포함하는 반도체 패키지이다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 서로 다른 결합 구성을 가지는 두 종류의 솔더볼을 포함하는 반도체 패키지에 관한 것이다.
도 1에는 종래의 일반적인 반도체 패키지가 도시되어 있다. 도 1을 참조하면, 베이스 기판(10)의 상면에 칩소자(20)가 도전성 와이어(21)를 통해 결합되고, 몰딩부(30)로 봉지되어 있다. 그리고 베이스 기판(10)의 하면에는 복수의 솔더볼(40)이 결합되어 신호를 입출력하는 기능을 수행한다.
최근의 전자 장치는 종래보다 소형화되면서도 높은 성능이 구현되고 있다. 이를 달성하기 위해 전자 장치에 탑재되는 반도체 패키지도 소형화됨과 동시에 높은 성능을 구현하는 것을 요구받고 있다.
이를 위해서 반도체 칩소자의 소형화 시도와 함께, 도 1에 도시된 종래의 반도체 패키지보다 반도체 패키지를 소형으로 설계하는 것이 함께 시도되고 있다. 그러나 반도체 패키지의 크기를 줄이는 과정에서 다양한 문제점이 발생할 수 있다.
첫째로 발열의 문제가 발생할 수 있다. 반도체 패키지의 구성들이 보다 집적됨에 따라 반도체 칩소자에서 발생하는 열이 방열될 수 있는 면적이 감소하게 되고, 이에 따른 발열 문제가 발생할 수 있다.
둘째로 신호의 노이즈 문제가 발생할 수 있다. 반도체 패키지의 구성이 보다 집적되게 되면 신호 라인들이 인접하게 되거나 보다 복잡한 배선회로를 구성하게 된다. 이러한 과정에서 반도체 칩소자에 입력되거나 반도체 칩소자에서 출력되는 신호는 인접한 다른 신호 라인으로부터 또는 외부의 인접한 다른 전자 부품으로부터 발생한 노이즈의 양향을 받을 수 있다. 특히, 최근 전자·통신 기술의 발달로 인하여 종래보다 고주파의 신호를 사용하는 경우가 많아 최근의 반도체 패키지는 이러한 노이즈의 영향을 받는 문제에 보다 민감해졌다.
따라서 반도체 패키지가 소형화됨에도 불구하고, 상술한 발열의 문제 및 노이즈의 문제를 해결할 수 있는 반도체 패키지의 구조가 필요한 상황이다.
대한민국 등록특허 제10- 1459566호 대한민국 공개특허 제10-2014-0147528호
본 발명이 해결하려는 과제는, 반도체 패키지가 소형화됨에도 불구하고 방열 특성이 향상된 구조를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 반도체 패키지가 소형화됨에도 불구하고 주변으로부터 노이즈의 영향을 받는 것을 최소화할 수 있는 구조를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지는, 제1 기판층 및 상기 제1 기판층의 일부의 하부에 결합되는 제2 기판층을 포함하는 베이스 기판, 상기 베이스 기판의 상면에 결합되고, 상기 베이스 기판과 전기적으로 연결되는 칩소자, 상기 제1 기판층의 하면에 결합되고, 상기 제2 기판층의 하면보다 아래로 연장되는 제1 솔더볼, 및 상기 제2 기판층의 하면에 결합되는 제2 솔더볼을 포함하는 반도체 패키지이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 기판층은 제1 영역과 상기 제1 영역과 구분되는 제2 영역을 포함하고, 상기 제2 기판층은 상기 제1 영역의 하면에 결합되고, 상기 제1 솔더볼은 상기 제2 영역의 하면에 결합되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 영역은 상기 제1 기판층의 중심 부분이고, 상기 제2 영역은 상기 제1 기판층의 테두리 부분인 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 베이스 기판은 상기 제2 영역의 하면에 결합되는 솔더레지스트부를 더 포함하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 솔더볼은 복수의 솔더볼을 포함하고, 상기 복수의 솔더볼은 상기 솔더레지스트부를 사이에 두고 이격되어 위치하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 솔더레지스트부는 상기 제1 솔더볼의 상부 일부를 둘러싸도록 형성되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 솔더레지스트부는 상기 제1 솔더볼과 상기 제2 기판층 사이에 위치하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 솔더레지스트부의 하단은 상기 제2 기판층의 하면과 동일한 높이에 위치하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 영역의 하면에는 상기 제2 기판층의 단자와 전기적으로 연결되는 단자가 형성되고, 상기 제2 영역의 하면에는 상기 제1 솔더볼과 전기적으로 연결되는 단자가 형성되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 기판층은, 상기 제2 영역의 상면에 형성된 상부 단자, 상기 제2 영역의 하면에 형성되고, 상기 상부 단자와 대향되는 하부 단자, 및 상기 제2 영역을 관통하고, 상기 상부 단자 및 상기 하부 단자를 전기적으로 연결하는 비아부를 포함하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 상부 단자, 상기 하부 단자 및 상기 비아부는 상기 제1 영역에 형성된 배선층과 이격되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 기판층보다 상기 제2 기판층이 더 많은 층수의 배선층을 포함하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 기판층은 2층(2layer) 기판으로 형성되고, 상기 제2 기판층은 3층(3layer) 이상의 기판으로 형성되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 솔더볼의 하단과 상기 제2 솔더볼의 하단은 동일한 높이에 위치하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 제1 솔더볼은 상기 제2 솔더볼보다 더 작은 개수의 솔더볼로 구성되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 칩소자는 상기 베이스 기판과 도전성 와이어에 의해 전기적으로 연결되는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상기 베이스 기판의 상면에 결합되고, 상기 칩소자를 봉지하는 몰딩부를 더 포함하는 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 소형화됨에도 불구하고 방열 특성이 향상된다는 효과가 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 소형화됨에도 불구하고 주변으로부터 노이즈의 영향을 받는 것을 최소화할 수 있는 효과가 있다.
도 1은 종래의 반도체 패키지의 일 실시예의 단면도를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 기판층의 저면도를 도시한 것이다.
도 4는 도 2에 표시된 A부분을 확대하여 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명하는데 있어서, 해당 분야에 이미 공지된 기술 또는 구성에 대한 구체적인 설명을 부가하는 것이 본 발명의 요지를 불분명하게 할 수 있다고 판단되는 경우에는 상세한 설명에서 이를 일부 생략하도록 한다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 해당 분야의 관련된 사람 또는 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 '포함하는'의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
이하, 첨부된 도 2 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지에 대해서 설명하도록 한다.
본 발명의 반도체 패키지는 베이스 기판(100), 칩소자(200), 몰딩부(300), 제1 솔더볼(400) 및 제2 솔더볼(500)을 포함한다.
이하, 반도체 패키지의 각 구성에 대해서 상세하게 설명하도록 한다.
베이스 기판(100)은 회로기판으로 형성된다. 베이스 기판(100)은 복수의 배선층이 절연층을 사이에 부고 적층된 형태의 인쇄회로기판(PCB; Printed Circuit Board)일 수 있다.
베이스 기판(100)의 상면 및 하면에는 배선층과 전기적으로 연결되는 단자가 형성된다. 단자는 금속 재질로 형성되어, 솔더볼, 와이어(210) 등이 연결될 수 있다. 단자는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 재질로 형성될 수 있다.
베이스 기판(100)은 제1 기판층(110) 및 제2 기판층(120)을 포함할 수 있다. 제1 기판층(110)과 제2 기판층(120)은 적어도 일부에서 적층되어 형성될 수 있다.
제1 기판층(110)은 제2 기판층(120)보다 상부에 위치할 수 있다. 제1 기판층(110)의 상면은 칩소자(200)가 결합될 수 있다. 제1 기판층(110)의 상면에는 칩소자(200)와 전기적으로 연결되는 단자가 형성될 수 있다.
제1 기판층(110)은 제1 영역(110a)과 제2 영역(110b)으로 구분될 수 있다. 제1 영역(110a)은 제1 기판층(110)의 중심 부분이고, 제2 영역(110b)은 제2 기판층(120)의 테두리 부분일 수 있다. 따라서 제2 영역(110b)은 제1 영역(110a)의 적어도 일부를 둘러싸는 형태로 형성될 수 있다.
도 3에는 제1 기판층(110)의 하면을 기준으로 제1 영역(110a)와 제2 영역(110b)이 구분되어 도시되어 있다.
제1 기판층(110) 중 제1 영역(110a)의 하면은 제2 기판층(120)이 결합되는 부분이다. 제1 영역(110a)에는 제2 기판층(120)과 전기적으로 연결되는 단자(118)가 형성될 수 있다. 단자(118)는 솔더레지스트부(132)에 의해 둘러싸여 있을 수 있다.
제1 기판층(110) 중 제2 영역(110b)의 하면은 후술할 제1 솔더볼(400)이 형성되는 부분일 수 있다. 따라서 제2 영역(110b)의 하면에는 제1 솔더볼(400)과 결합되는 단자(113)가 형성될 수 있다. 단자(113)는 솔더레지스트부(131)에 의해 둘러싸여 있을 수 있다.
이하, 도 4를 참조하여 제1 기판층(110)에 대해서 더욱 자세하게 설명한다. 제1 기판층(110)은 제2 영역(110b)의 상면에 형성된 상부 단자(111), 제2 영역(110b)의 하면에 형성되는 하부 단자(113) 및 상부 단자(111) 및 하부 단자(113)를 전기적으로 연결하는 비아부(112)를 포함한다. 하부 단자(113)는 제1 솔더볼(400)과 결합된다.
여기서, 하부 단자(113)는 상부 단자(111)와 대향되게 위치할 수 있다. 그리고 비아부(112)는 제2 영역(110b)을 관통하여 형성될 수 있다. 비아부(112)는 수직 방향으로 연장되는 것이 바람직하다.
이렇게 전기적으로 연결된 상부 단자(111), 비아부(112), 하부 단자(113) 및 제1 솔더볼(400)은 하나의 연결 라인을 구성한다. 제1 기판층(110)의 제2 영역(110b)에는 이러한 연결 라인이 복수 개가 형성될 수 있다. 그리고 이러한 복수의 연결 라인은 각각 이격되어 위치할 수 있다.
제1 기판층(110)의 제1 영역(110a)에도 상부 단자, 하부 단자 및 비아부를 포함하는 배선층(116)이 형성된다. 그러나 제1 영역(110a)의 배선층(116)은 제2 영역(110b)의 상부 단자(111), 하부 단자(113) 및 비아부(112)와 이격된다. 제1 영역(110a)의 배선층(116)은 제2 기판층(120)의 배선층(126)과 전기적으로 연결되게 된다.
제1 영역(110a)의 비아부는 제2 영역(110b)의 비아부(112)와 같이 반드시 수직 방향으로 연장될 필요는 없다. 그리고 제1 영역(110a)의 하부 단자도 제2 영역(110b)의 하부 단자(113)와 같이 반드시 상부 단자와 대향될 필요는 없다.
다시 도 2를 참조하여 설명하도록 한다. 제2 기판층(120)은 제1 기판층(110)의 하부에 결합된다. 상술한 것과 같이, 제2 기판층(120)은 제1 기판층(110) 중 제1 영역(110a)의 하면에 결합될 수 있다. 따라서 제2 기판층(120)은 제1 기판층(110)의 하면에서 하부로 돌출된 형태로 형성될 수 있다.
제2 기판층(120)의 하면에는 후술할 제2 솔더볼(500)이 결합될 수 있다. 따라서 제2 기판층(120)의 하면에는 제2 솔더볼(500)과 결합되는 단자가 형성될 수 있다.
설명의 편의를 위해서 베이스 기판(100)에 있어서, 제1 기판층(110)과 제2 기판층(120)을 서로 다른 구성인 것과 같이 설명하였으나, 제1 기판층(110)과 제2 기판층(120)은 서로 연결되어 일체로 형성될 수 있다. 즉, 제1 기판층(110)과 제2 기판층(120)은 일체로 제작되는 다층 기판(100)일 수 있고, 다만 제2 기판층(120)이 제1 기판층(110) 중 제2 영역(110b)의 하면에는 형성되는 않는 형태일 수 있다.
그럼에도 불구하고 경우에 따라서 제1 기판층(110)과 제2 기판층(120)은 서로 분리된 회로기판으로 제작되었다가 이후 적층되어 결합된 형태인 것도 가능하다.
제1 기판층(110)보다 제2 기판층(120)이 더 많은 수의 배선층을 포함할 수 있다. 예를 들어, 제1 기판층(110)은 상면과 하면에 각각 배선층이 형성된 2층 기판으로 형성되고, 제2 기판층(120)은 3층 이상의 기판으로 형성될 수 있다.
상술한 것과 같이, 제1 기판층(110)과 제2 기판층(120)은 서로 일체로 형성된 하나의 회로기판일 수 있다. 이러한 경우, 제1 기판층(110)과 제2 기판층(120)이 접하는 부분의 배선층은 제1 기판층(110)과 제2 기판층(120) 중 어디에 속하는지 구분이 모호할 수 있다.
도 2를 참조하여 설명하면, 베이스 기판(100)은 4층으로 구성된 회로기판으로 형성된다. 그리고 제1 기판층(110)은 가장 상층(1층)의 배선층과 2층의 배선층 중 일부를 포함한다. 그리고 제2 기판층(120)은 2층의 일부와 3층, 4층(하층)의 배선층을 포함한다. 여기서 2층의 배선층은 제1 기판층(110)과 제2 기판층(120) 중 어디에 포함되는지 구분이 모호할 수 있다.
도 2와 도 4를 함께 참조하여, 솔더레지스트부에 대해서 설명하도록 한다. 제1 기판층(110) 중 제2 영역(110b)의 하면에는 솔더레지스트부(131)가 형성될 수 있다. 솔더레지스트부(131)는 제2 영역(110b)의 하면에 형성된 단자를 노출시킨 상태로 형성될 수 있다.
제2 기판층(120)의 하면에도 솔더레지스트부(132)가 형성될 수 있는데, 제2 영역(110b)의 하면에 형성된 솔더레지스트부(131)는 제2 기판층(120)의 하면에 형성된 솔더레지스트부(132)와 하면이 동일한 평면을 이루도록 형성될 수 있다. 즉, 제2 영역(110b)의 하면에 형성된 솔더레지스트부(131)는 제2 기판층(120)의 하면에 형성된 솔더레지스트부(132)보다 두껍게 형성되어 하면이 동일한 높이에 위치하게 된다.
그리고 제2 영역(110b)의 하면에 형성된 솔더레지스트부(131)는 제2 기판층(120)의 측면 중 적어도 일부를 둘러싸도록 형성된다. 제2 기판층(120)의 측면을 둘러싸는 솔더레지스트부(131)는 제2 기판층(120)의 하면에 형성된 솔더레지스트부(132)과 연속되게 이어질 수 있다. 제2 기판층(120)의 측면을 둘러싸는 솔더레지스트부(131)는 제1 솔더볼(400)과 제2 기판층(120) 사이에 위치하는 것일 수 있다.
제2 영역(110b)의 하면에 형성된 솔더레지스트부(131)는 제1 기판층(110)의 최외각에 형성될 수 있다. 따라서 제1 기판층(110)의 측면과 제2 영역(110b)의 하면에 형성된 솔더레지스트부(131)의 측면은 서로 연속되게 형성되어 반도체 패키지의 측면을 이룰 수 있다.
도 2를 참조하여, 칩소자(200)와 몰딩부(300)에 대해서 설명하도록 한다.
칩소자(200)는 베이스 기판(100)의 상면에 결합될 수 있다. 칩소자(200)는 다양한 기능을 하는 반도체칩일 수 있다. 칩소자(200)는 베이스 기판(100)과 전기적으로 연결될 수 있다.
첨부한 도면에는, 칩소자(200)가 베이스 기판(100)과 와이어 본딩 방식으로 연결되어 있지만, 이에 한정되는 것은 아니다.
몰딩부(300)는 베이스 기판(100)의 상면에서 칩소자(200)를 봉지한다. 몰딩부(300)는 절연성 재질로 형성되어, 칩소자(200) 및 와이어(210)를 외부의 충격 등으로부터 보호할 수 있다.
도 2와 도 4를 함께 참조하여, 솔더볼에 대해서 설명하도록 한다.
베이스 기판(100)의 하면에는 솔더볼(400, 500)이 형성되어 외부로부터 신호를 입력받거나 외부로 신호를 출력할 수 있다. 솔더볼(400, 500)은 베이스 기판(100)의 하면 단자 부분에 결합되어 신호를 전달하는 기능을 한다. 솔더볼은 제1 솔더볼(400) 및 제2 솔더볼(500)을 포함한다.
제1 솔더볼(400)은 제1 기판층(110)과 결합되고, 제2 솔더볼(500)은 제2 기판층(120)과 결합된다.
제1 솔더볼(400)은 제1 기판층(110)의 제2 영역(110b)의 하면에 결합된다. 제1 솔더볼(400)은 제2 기판층(120)의 하면보다 아래로 연장된다. 그리고 제1 솔더볼(400)은 하단이 제2 솔더볼(500)의 하단과 동일한 높이에 위치하는 것이 바람직하다. 이를 위해서 제1 솔더볼(400)은 제2 기판층(120)의 두께높이 큰 두께로 형성될 수 있다. 그리고 제1 솔더볼(400)은 제2 솔더볼(500)보다 크게 형성될 수 있다.
제1 솔더볼(400)은 복수로 형성될 수 있다. 복수의 제1 솔더볼(400)은 제2 영역(110b)의 하면에 형성된 솔더레지스트부(131)를 사이에 두고 이격되어 위치할 수 있다. 그리고 제1 솔더볼(400)과 제2 기판층(120) 사이에 솔더레지스트부(131)가 위치할 수 있다.
제2 솔더볼(500)은 제2 기판층(120)의 하면에 결합된다. 제2 솔더볼(500)은 제1 솔더볼(400)보다 더 많은 개수로 형성될 수 있다.
제1 솔더볼(400)을 통해 전달되는 전기신호는 제2 솔더볼(500)을 통해 전달되는 전기신호보다 노이즈의 영향이 적을 수 있다. 따라서 제1 솔더볼(400)을 통해 전달되는 전기신호는 제2 솔더볼(500)을 통해 전달되는 전기신호보다 주파수가 높은 전기신호일 수 있다. 또한, 제1 솔더볼(400)을 통해 전달되는 전기신호는 입출력 데이터에 관한 전기신호 일 수 있다.
그리고 제1 솔더볼(400)과 제1 기판층(110)의 제2 영역(110b) 부근을 통해서 보다 많은 양의 열 방출이 이루질 수 있다.
본 발명의 각 실시예에 개시된 기술적 특징들은 해당 실시예에만 한정되는 것은 아니고, 서로 양립 불가능하지 않은 이상, 각 실시예에 개시된 기술적 특징들은 서로 다른 실시예에 병합되어 적용될 수 있다.
이상, 본 발명의 반도체 패키지의 실시예들에 대해 설명하였다. 본 발명은 상술한 실시예 및 첨부한 도면에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자의 관점에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 범위는 본 명세서의 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 베이스 기판
110: 제1 기판층
110a: 제1 영역
110b: 제2 영역
111: 상부 단자
112: 비아부
113: 하부 단자
116: 제1 영역의 배선층
120: 제2 기판층
126: 제2 기판층의 배선층
131: 제1 기판층의 솔더레지스트부
200: 칩소자
210: 와이어
300: 몰딩부
400: 제1 솔더볼
500: 제2 솔더볼

Claims (20)

  1. 제1 기판층 및 상기 제1 기판층의 일부의 하부에 결합되는 제2 기판층을 포함하는 베이스 기판;
    상기 베이스 기판의 상면에 결합되고, 상기 베이스 기판과 전기적으로 연결되는 칩소자;
    상기 제1 기판층의 하면에 결합되고, 상기 제2 기판층의 하면보다 아래로 연장되는 복수의 제1 솔더볼; 및
    상기 제2 기판층의 하면에 결합되는 제2 솔더볼을 포함하고,
    상기 제1 기판층은 상기 제1 기판층의 중심 부분인 제1 영역과 상기 제1 영역과 구분되고 상기 제1 기판층의 테두리 부분인 제2 영역을 포함하고,
    상기 제2 기판층은 상기 제1 영역의 하면에 결합되고,
    상기 제1 솔더볼은 상기 제2 영역의 하면에 결합되고,
    상기 베이스 기판은 상기 제2 영역의 하면에 결합되고, 하단이 상기 제2 기판층의 하면과 동일한 높이에 위치하는 솔더레지스트부를 더 포함하고,
    상기 솔더레지스트부 중 일부는 상기 제2 기판층의 측면 중 일부를 둘러싸도록 형성되고, 상기 솔더레지스트부 중 다른 일부는 상기 복수의 제1 솔더볼 사이에 위치하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 솔더레지스트부는 상기 제1 솔더볼의 상부 일부를 둘러싸도록 형성되는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 솔더레지스트부는 상기 제1 솔더볼과 상기 제2 기판층 사이에 위치하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 솔더레지스트부의 하단은 상기 제2 기판층의 하면과 동일한 높이에 위치하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 영역의 하면에는 상기 제2 기판층의 단자와 전기적으로 연결되는 단자가 형성되고,
    상기 제2 영역의 하면에는 상기 제1 솔더볼과 전기적으로 연결되는 단자가 형성되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 기판층은,
    상기 제2 영역의 상면에 형성된 상부 단자;
    상기 제2 영역의 하면에 형성되고, 상기 상부 단자와 대향되는 하부 단자; 및
    상기 제2 영역을 관통하고, 상기 상부 단자 및 상기 하부 단자를 전기적으로 연결하는 비아부를 포함하고,
    상기 제1 솔더볼은 상기 하부 단자와 결합되는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 상부 단자, 상기 하부 단자 및 상기 비아부는 상기 제1 영역에 형성된 배선층과 이격되는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 영역에 형성된 배선층은 상기 제2 기판층의 배선층과 전기적으로 연결되는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 제1 솔더볼, 상기 상부 단자, 상기 하부 단자 및 상기 비아부는 각각 복수 개가 형성되는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 제1 기판층보다 상기 제2 기판층이 더 많은 층수의 배선층을 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 기판층은 2층(2layer) 기판으로 형성되고,
    상기 제2 기판층은 3층(3layer) 이상의 기판으로 형성되는 반도체 패키지.
  16. 제1 항에 있어서,
    상기 제1 솔더볼의 하단과 상기 제2 솔더볼의 하단은 동일한 높이에 위치하는 반도체 패키지.
  17. 제1 항에 있어서,
    상기 제1 솔더볼은 상기 제2 솔더볼보다 더 작은 개수의 솔더볼로 구성되는 반도체 패키지.
  18. 제1 항에 있어서,
    상기 칩소자는 상기 베이스 기판과 도전성 와이어에 의해 전기적으로 연결되는 반도체 패키지.
  19. 제1 항에 있어서,
    상기 제1 솔더볼을 통해 전달되는 전기신호는 상기 제2 솔더볼을 통해 전달되는 전기신호보다 주파수가 높은 전기신호인 반도체 패키지.
  20. 제1 항에 있어서,
    상기 베이스 기판의 상면에 결합되고, 상기 칩소자를 봉지하는 몰딩부를 더 포함하는 반도체 패키지.
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