KR102392784B1 - 멀티칩 반도체 패키지 - Google Patents

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Abstract

상기 과제를 해결하기 위한 본 발명의 멀티칩 반도체 패키지는, 기판, 상기 기판의 상면에 결합되고, 상기 기판과 전기적으로 연결되는 제1 상부 칩소자, 상기 기판의 상면에 결합되고, 상기 제1 상부 칩소자를 봉지하는 몰딩부, 상기 기판의 하면에 결합되는 적어도 하나의 솔더볼, 및 상기 기판의 하면에 결합되고, 하단이 상기 솔더볼의 하단보다 상부에 위치하는 서브패키지를 포함하는 멀티칩 반도체 패키지이다.

Description

멀티칩 반도체 패키지{Multi-chip Semiconductor Package}
본 발명은 멀티칩 반도체 패키지에 관한 것으로, 보다 상세하게는 복수의 칩을 포함하는 반도체 패키지에 관한 것이다.
최근의 전자 장치는 종래보다 소형화되면서도 높은 성능이 구현되고 있다. 이를 달성하기 위해 전자 장치에 탑재되는 반도체 패키지도 소형화됨과 동시에 높은 성능을 구현하는 것을 요구받고 있다.
이를 위해서 반도체 칩소자의 소형화 시도와 함께, 종래의 반도체 패키지보다 반도체 패키지를 소형으로 설계하는 것이 함께 시도되고 있다. 시도되고 있는 방식 중 하나는 하나의 반도체 패키지에 복수의 칩소자 또는 복수의 패키지를 적층시키는 것이다. 이러한 형태의 반도체 패키지를 PoP(Package on Package) 형태이다. 그러나 이러한 과정에서 다양한 문제점이 발생할 수 있다.
예를 들어, 복수의 칩소자 또는 복수의 패키지 사이에서 신호가 전달되는 과정에서 과도한 노이즈가 유입될 수 있다. 또한, 복수의 칩소자 또는 복수의 패키지를 하나의 패키지로 형성하는 과정에서 기판의 휨(warpage) 문제가 발생할 수 있다.
따라서 이러한 문제를 해결하기 위해, 충분히 소형으로 제조될 수 있고, 노이즈의 유입을 최대한 억제하고, 제조 공정상 기판의 휨 등의 문제가 없는 반도체 패키지가 요구되고 있다.
대한민국 등록특허 제10-1640076호 대한민국 공개특허공보 제10- 2016-0085988호
본 발명이 해결하려는 과제는, 충분히 소형으로 제조될 수 있는 멀티칩 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 노이즈의 유입이 최대한 억제되는 멀티칩 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 제조 공정상 기판의 휨 등에 따른 신뢰성 및 내구성의 문제가 없는 멀티칩 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 멀티칩 반도체 패키지는, 기판, 상기 기판의 상면에 결합되고, 상기 기판과 전기적으로 연결되는 제1 상부 칩소자, 상기 기판의 상면에 결합되고, 상기 제1 상부 칩소자를 봉지하는 몰딩부, 상기 기판의 하면에 결합되는 적어도 하나의 솔더볼, 및 상기 기판의 하면에 결합되고, 하단이 상기 솔더볼의 하단보다 상부에 위치하는 서브패키지를 포함하는 멀티칩 반도체 패키지이다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 서브패키지는, 하부 칩소자, 및 상기 하부 칩소자와 결합된 재배선층을 포함하고, 상기 재배선층의 단자는 상기 기판의 하면의 단자와 전기적으로 연결되는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 서브패키지는, 하부 칩소자, 및 상기 하부 칩소자와 결합된 서브기판을 포함하고, 상기 서브기판의 단자는 상기 기판의 하면의 단자와 전기적으로 연결되는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 서브패키지는, 하부 칩소자, 수동소자, 및 상기 하부 칩소자 및 상기 수동소자를 함께 봉지하는 서브몰딩부를 포함하는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 서브패키지는 상기 기판의 하면과 솔더범프에 의해 전기적으로 연결되는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 솔더볼은 복수 개가 존재하고, 상기 서브패키지는 상기 솔더볼에 의해 둘러싸이도록 위치하는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 서브패키지는 상기 기판의 하면 중심에 위치하는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 제1 상부 칩소자와 상기 기판을 전기적으로 연결하는 제1 전도성 와이어를 더 포함하는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 제1 상부 칩소자의 상부에 적층되는 제2 상부 칩소자를 더 포함하고, 상기 몰딩부는 상기 제1 상부 칩소자뿐만 아니라 상기 제2 상부 칩소자까지 함께 봉지하는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 제1 상부 칩소자와 상기 기판을 전기적으로 연결하는 제1 전도성 와이어, 및 상기 제2 상부 칩소자와 상기 기판을 전기적으로 연결하는 제2 전도성 와이어를 더 포함하고, 상기 제2 상부 칩소자는 상기 제1 상부 칩소자보다 작은 실장 면적을 가지는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는, 상기 제2 상부 칩소자의 상부에 적층되는 제3 상부 칩소자를 더 포함하고, 상기 몰딩부는 상기 제1 상부 칩소자 및 제2 상부 칩소자뿐만 아니라 상기 제3 상부 칩소자까지 함께 봉지하는 멀티칩 반도체 패키지일 수 있다.
본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는 복수의 칩소자가 적층된 형태로 배치되어 충분히 소형으로 제조될 수 있다는 장점이 있다.
또한, 본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는 노이즈의 유입이 최대한 억제된다는 장점이 있다.
또한, 본 발명의 일 실시예에 따른 멀티칩 반도체 패키지는 제조 공정상 기판의 휨 등에 따른 신뢰성 및 내구성의 문제가 없다는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 멀티칩 반도체 패키지의 단면도이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3은 본 발명의 일 실시예에 따른 멀티칩 반도체 패키지의 기판의 하면을 도시한 저면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 멀티칩 반도체 패키지의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명하는데 있어서, 해당 분야에 이미 공지된 기술 또는 구성에 대한 구체적인 설명을 부가하는 것이 본 발명의 요지를 불분명하게 할 수 있다고 판단되는 경우에는 상세한 설명에서 이를 일부 생략하도록 한다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 해당 분야의 관련된 사람 또는 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 '포함하는'의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
이하, 첨부된 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 멀티칩 반도체 패키지에 대해서 설명하도록 한다.
본 발명의 멀티칩 반도체 패키지는 기판(100), 제1 상부 칩소자(200), 제2 상부 칩소자(300), 제1 전도성 와이어(250), 제2 전도성 와이어(350), 몰딩부(500), 솔더볼(700) 및 서브패키지(600)를 포함한다.
이하, 첨부한 도 1을 참조하여 멀티칩 반도체 패키지의 각 구성에 대해서 상세하게 설명하도록 한다.
기판(100)은 회로기판으로 형성된다. 기판(100)은 복수의 배선층이 절연층을 사이에 부고 적층된 형태의 인쇄회로기판(PCB; Printed Circuit Board)일 수 있다.
기판(100)의 상면 및 하면에는 배선층과 전기적으로 연결되는 컨택 부재가 형성된다. 컨택 부재는 기판(100)에 형성된 위치에 따라 상면에 형성된 상부 컨택 부재(110) 및 하면에 형성된 하부 컨택 부재(121, 122)로 구분될 수 있다.
컨택 부재는 와이어, 솔더 등이 결합되는 단자의 형태로 형성될 수 있다. 컨택 부재는 금속 재질로 형성되어, 솔더볼(700), 와이어 등이 연결될 수 있다. 단자는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 재질로 형성될 수 있다.
상부 컨택 부재(110)는 후술할 상부 칩소자들과 칩소자들과 전기적으로 연결될 수 있다. 하부 컨택 부재(121, 122)는 후술할 서브패키지(600)와 전기적으로 연결되거나, 솔더볼(700)이 결합될 수 있다.
제1 상부 칩소자(200)는 기판(100)의 상면에 결합된다. 제1 상부 칩소자(200)는 다양한 기능을 하는 반도체 칩으로 형성될 수 있다.
제1 상부 칩소자(200)는 기판(100)의 상부 컨택 부재(110)와 전기적으로 연결될 수 있다. 구체적으로, 제1 상부 칩소자(200)는 기판(100)에 와이어 본딩(wire bonding) 방식으로 결합될 수 있다. 더욱 구체적으로, 제1 상부 칩소자(200)는 제1 전도성 와이어(250)에 의해 기판(100)과 전기적으로 연결될 수 있다. 그리고 제1 상부 칩소자(200)는 라미네이트 필름(220) 등에 의해 기판(100)의 상면과 결합될 수 있다.
제1 전도성 와이어(250)는 제1 상부 칩소자(200)의 단자(210)와 기판(100)의 단자(110)를 전기적으로 연결한다. 제1 상부 칩소자(200)는 상면에 단자(210)가 형성되어 있을 수 있다. 제1 전도성 와이어(250)는 제1 상부 칩소자(200)의 단자(210)에서 상방으로 연장되다가 절곡되어 하방으로 연장되는 형태를 가질 수 있다.
제2 상부 칩소자(300)는 제1 상부 칩소자(200)의 상면에 결합된다. 제2 상부 칩소자(300)는 다양한 기능을 하는 반도체 칩으로 형성될 수 있다.
제2 상부 칩소자(300)는 실장 면적이 제1 상부 칩소자(200)보다 작게 형성될 수 있다. 따라서 제2 상부 칩소자(300)는 제1 상부 칩소자(200)의 단자(210)를 덮지 않도록 위치하게 된다.
제2 상부 칩소자(300)는 기판(100)의 상부 컨택 부재(110)와 전기적으로 연결될 수 있다. 구체적으로, 제2 상부 칩소자(300)는 기판(100)에 와이어 본딩(wire bonding) 방식으로 결합될 수 있다. 더욱 구체적으로, 제2 상부 칩소자(300)는 제2 전도성 와이어(350)에 의해 기판(100)과 전기적으로 연결될 수 있다. 그리고 제2 상부 칩소자(300)는 라미네이트 필름(320) 등에 의해 제1 상부 칩소자(200)의 상면과 결합될 수 있다.
제2 전도성 와이어(350)는 제2 상부 칩소자(300)의 단자(310)와 기판(100)의 단자(110)를 전기적으로 연결한다. 제2 상부 칩소자(300)는 상면에 단자(310)가 형성되어 있을 수 있다. 제2 전도성 와이어(350)는 제2 상부 칩소자(300)의 단자(310)에서 상방으로 연장되다가 절곡되어 하방으로 연장되는 형태를 가질 수 있다.
몰딩부(500)는 기판(100)의 상면에 결합된다. 몰딩부(500)는 상부 칩소자들(200, 300)을 봉지하도록 형성된다. 구체적으로, 도 1에 도시된 것과 같이 제1 상부 칩소자(200)와 제2 상부 칩소자(300)를 모두 봉지하도록 형성될 수 있다. 그리고 몰딩부(500)는 상부 칩소자들(200, 300)뿐만 아니라 상부 칩소자들(200, 300)을 기판(100)과 전기적으로 연결하는 전도성 와이어(250, 350)들도 함께 봉지하도록 형성된다.
몰딩부(500)는 비전도성 재질로 형성된다. 구체적으로, 몰딩부(500)는 EMC(Epoxy Molding Compound) 등의 재질로 형성될 수 있다. 몰딩부(500)에 의해 상부 칩소자들을 외부 충격 등으로부터 안전하게 보호할 수 있다.
솔더볼(700)은 기판(100)의 하면에 결합된다. 솔더볼(700)은 기판(100)의 하부 컨택 부재(121)와 결합된다. 솔더볼(700)은 도전성의 납(Pb), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 재질로 형성되어 외부와 하부 컨택 부재(121) 사이에서 전기적 신호를 전달한다.
솔더볼(700)은 복수 개가 존재할 수 있다. 복수 개의 솔더볼(700)은 서로 이격된 상태로 형성된다.
서브패키지(600)는 기판(100)의 하면에 결합된다. 서브패키지(600)는 하부 칩소자(620)를 포함하는 반도체 패키지일 수 있다.
서브패키지(600)는 WLP(Wafer Level Package)일 수 있다. WLP는 반도체 웨이퍼 상에 구현된 칩소자(620)에 별도의 기판 없이 바로 재배선층(610)이 결합된 형태이다. WLP는 재배선층(610)의 면적이 칩소자(620)의 면적보다 크게 형성되는 FO-WLP(Fan Out WLP)와 재배선층(610)의 면적인 칩소자(620)의 면적과 동일하게 형성되는 FI-WLP(Fan In WLP)로 구분될 수 있다. 첨부의 도면에는 FO-WLP가 도시되어 있으나, 본 발명은 FO-WLP에 한정되거나, FI-WLP를 배제하는 것은 아니다.
서브패키지(600)는 상술한 것과 같이 하부 칩소자(620)와 하부 칩소자(620)와 결합된 재배선층(610)을 포함한다. 하부 칩소자(620)는 재배선층(610)에 형성된 단자(611)와 전기적으로 연결된다. 하부 칩소자(620)는 재배선층(610)에 결합된 상태에서 몰딩부(640)에 의해 봉지될 수 있다.
그리고 재배선층(610)의 단자(612)는 기판(100)의 하면의 단자(하부 컨택 부재)(122)와 전기적으로 연결된다. 재배선층(610)의 단자(612)와 기판(100)의 하면의 단자(122)는 솔더볼 또는 솔더 범프(650) 등을 통해 전기적으로 연결될 수 있다.
서브패키지(600)는 WLP에 한정되지 않는다. 서브패키지(600)는 PLP (Panel Level Package)일 수 있다. PLP는 인쇄회로기판 상에 칩소자가 실장된 형태이다. 따라서 이러한 경우, 서브패키지(600)는 하부 칩소자(620) 및 하부 칩소자(620)와 결합된 서브기판(610)을 포함한다. 하부 칩소자(620)는 서브기판(610)에 형성된 단자(611)와 전기적으로 연결된다. 하부 칩소자(620)는 서브 기판(610)에 결합된 상태에서 몰딩부(640)에 의해 봉지될 수 있다.
이러한 서브기판(610)의 단자(612)는 기판(100)의 하면 단자(122)와 전기적으로 연결된다. 서브기판(610)의 단자(612)와 기판(100)의 하면의 단자(122)는 솔더볼 또는 솔더 범프(650) 등을 통해 전기적으로 연결될 수 있다.
이러한 서브패키지(600)는 수동소자(630)를 더 포함할 수 있다. 수동소자(630)는 재배선층(610) 또는 서브기판(610) 상에 결합되어 하부 칩소자(620)와 함께 몰딩부(500)에 의해 봉지될 수 있다.
이하, 도 2를 참조하여 솔더볼(700)과 서브패키지(600) 사이의 위치 관계에 대해 설명하도록 한다.
솔더볼(700)과 서브패키지(600)는 모두 기판(100)의 하면에 결합된다. 서브패키지(600)는 그 하단이 솔더볼(700)의 하단보다 상부에 위치하게 된다.
구체적으로, 도 2를 참조하면 서브패키지(600)의 하단은 600L 부분이고, 솔더볼(700)의 하단은 700L 부분으로 표시되어 있다. 도 2에 도시된 것과 같이 서브패키지(600)의 하단(600L)은 솔더볼(700)의 하단(700L)보다 상부에 위치하게 된다.
본 발명의 멀티칩 반도체 패키지는 실장될 때, 솔더볼(700)이 실장면에 접촉되게 된다. 상술한 솔더볼(700)과 서브패키지(600) 사이의 위치 관계에 의해 서브패키지(600)는 본 발명의 멀티칩 반도체 패키지가 실장면에 실장되더라도 실장면과 직접 접촉되지 않고 이격된 상태를 유지할 수 있다.
서브패키지(600)의 하단(600L)과 솔더볼(700)의 하단(700L)은 일정 수준 높이 차이를 유지하는 것이 바람직하다. 이는 솔더볼(700)이 실장 과정에서 일부 형태가 변형되어 솔더볼(700)의 하단(700L)이 어느 정도 높아진다고 하더라도 서브패키지(600)의 하단(600L)이 솔더볼(700)의 하단(700L)보다 상부에 위치하는 것이 유지되어야 하기 때문이다.
통상적으로, 서브패키지(600)의 두께가 정해지면 서브패키지(600)의 하단(600L)이 솔더볼(700)의 하단(700L)보다 상부에 위치할 수 있도록 솔더볼(700)의 높이가 결정될 수 있다. 구체적으로, 두께가 상대적으로 두꺼운 서브패키지(600)가 결합되는 경우라면 솔더볼(700)의 높이도 상대적으로 커져야 할 것이다. 반대로 두께가 상대적으로 얇은 서브패키지(600)가 결합되는 경우라면 솔더볼(700)의 높이도 상대적으로 작아질 수 있다.
이하, 도 3을 참조하여 기판(100)의 하면에 대해서 설명하도록 한다.
도 3을 참조하면, 기판(100)의 하면은 중심 영역(102a)과 주변 영역(102b)으로 구분될 수 있다. 중심 영역(102a)은 주변 영역(102b)으로 둘러싸이는 영역이다.
서브패키지(600)는 중심 영역(102a)에 결합될 수 있다. 이를 위해 중심 영역(102a)에는 서브패키지(600)의 단자와 전기적으로 연결되는 단자(122)가 형성된다.
그리고 솔더볼(700)은 주변 영역(102b)에 결합될 수 있다. 이를 위해 주변 영역(102b)에는 솔더볼(700)이 결합되는 단자(121)가 형성된다.
이하, 첨부된 도 4를 참조하여 본 발명의 다른 일 실시예에 따른 멀티칩 반도체 패키지에 대해서 설명하도록 한다.
설명의 편의를 위해서, 본 실시예를 설명하는데 있어서 도 1 내지 도 3을 참조하여 상술한 실시예와 다른 점을 중심으로 설명하도록 한다.
본 실시예의 멀티칩 반도체 패키지는 제3 상부 칩소자(400)를 더 포함한다. 제3 상부 칩소자(400)는 제2 상부 칩소자(300)의 상면에 결합된다. 제3 상부 칩소자(400)는 다양한 기능을 하는 반도체 칩으로 형성될 수 있다.
제3 상부 칩소자(400)는 실장 면적이 제2 상부 칩소자(300)보다 작게 형성될 수 있다. 따라서 제3 상부 칩소자(400)는 제2 상부 칩소자(300)의 단자를 덮지 않도록 위치하게 된다.
제3 상부 칩소자(400)는 기판(100)의 상부 컨택 부재(110)와 전기적으로 연결될 수 있다. 구체적으로, 제3 상부 칩소자(400)는 기판(100)에 와이어 본딩(wire bonding) 방식으로 결합될 수 있다. 더욱 구체적으로, 제3 상부 칩소자(400)는 제3 전도성 와이어(450)에 의해 기판(100)과 전기적으로 연결될 수 있다. 그리고 제3 상부 칩소자(400)는 라미네이트 필름(420) 등에 의해 제2 상부 칩소자(300)의 상면과 결합될 수 있다.
제3 전도성 와이어(450)는 제3 상부 칩소자(400)의 단자(410)와 기판(100)의 단자(110)를 전기적으로 연결한다. 제3 상부 칩소자(400)는 상면에 단자(410)가 형성되어 있을 수 있다. 제3 전도성 와이어(450)는 제3 상부 칩소자(400)의 단자(410)에서 상방으로 연장되다가 절곡되어 하방으로 연장되는 형태를 가질 수 있다.
본 발명의 각 실시예에 개시된 기술적 특징들은 해당 실시예에만 한정되는 것은 아니고, 서로 양립 불가능하지 않은 이상, 각 실시예에 개시된 기술적 특징들은 서로 다른 실시예에 병합되어 적용될 수 있다.
이상, 본 발명의 멀티칩 반도체 패키지의 실시예들에 대해 설명하였다. 본 발명은 상술한 실시예 및 첨부한 도면에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자의 관점에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 범위는 본 명세서의 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 기판
200: 제1 상부 칩소자
250: 제1 전도성 와이어
300: 제2 상부 칩소자
350: 제2 전도성 와이어
400: 제3 상부 칩소자
450: 제3 전도성 와이어
210, 310, 410: 라미네이트 필름
500: 몰딩부
600: 서브패키지
610: 재배선층, 서브기판
620: 하부 칩소자
630: 수동소자
640: 서브몰딩부
700: 솔더볼

Claims (11)

  1. 기판;
    상기 기판의 상면에 결합되고, 상기 기판과 전기적으로 연결되는 제1 상부 칩소자;
    상기 기판의 상면에 결합되고, 상기 제1 상부 칩소자를 봉지하는 몰딩부;
    상기 기판의 하면에 결합되는 적어도 하나의 솔더볼; 및
    상기 기판의 하면에 결합되고, 하단이 상기 솔더볼의 하단보다 상부에 위치하는 서브패키지를 포함하고,
    상기 서브패키지는,
    재배선층;
    상기 재배선층의 하면에 결합된 하부 칩소자 - 상기 하부 칩소자의 상면은 상기 재배선층의 하면보다 면적이 좁게 형성되고, 상기 하부 칩소자는 상기 재배선층의 하면의 중앙 부분에 위치함 -;
    상기 재배선층의 하면에 결합된 수동소자; 및
    상기 재배선층의 하면에 결합되어, 상기 하부 칩소자 및 상기 수동소자를 함께 봉지하는 서브몰딩부를 포함하고,
    상기 하부 칩소자는 반도체 웨이퍼 상에 구현된 것이고, 상기 재배선층은 상기 하부 칩소자와 별도의 기판 없이 직접적으로 결합된 형태이고,
    상기 재배선층의 상면은 상기 기판의 하면과 솔더범프에 의해 전기적으로 연결되는 멀티칩 반도체 패키지.
  2. 제1 항에 있어서,
    상기 서브패키지는,
    하부 칩소자; 및
    상기 하부 칩소자와 결합된 재배선층을 포함하고,
    상기 재배선층의 단자는 상기 기판의 하면의 단자와 전기적으로 연결되는 멀티칩 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 서브패키지는,
    하부 칩소자;
    수동소자; 및
    상기 하부 칩소자 및 상기 수동소자를 함께 봉지하는 서브몰딩부를 포함하는 멀티칩 반도체 패키지.
  5. 제1 항에 있어서,
    상기 서브패키지는 상기 기판의 하면과 솔더범프에 의해 전기적으로 연결되는 멀티칩 반도체 패키지.
  6. 제1 항에 있어서,
    상기 솔더볼은 복수 개가 존재하고,
    상기 서브패키지는 상기 솔더볼에 의해 둘러싸이도록 위치하는 멀티칩 반도체 패키지.
  7. 제6 항에 있어서,
    상기 서브패키지는 상기 기판의 하면 중심에 위치하는 멀티칩 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 상부 칩소자와 상기 기판을 전기적으로 연결하는 제1 전도성 와이어를 더 포함하는 멀티칩 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 상부 칩소자의 상부에 적층되는 제2 상부 칩소자를 더 포함하고,
    상기 몰딩부는 상기 제1 상부 칩소자뿐만 아니라 상기 제2 상부 칩소자까지 함께 봉지하는 멀티칩 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 상부 칩소자와 상기 기판을 전기적으로 연결하는 제1 전도성 와이어; 및
    상기 제2 상부 칩소자와 상기 기판을 전기적으로 연결하는 제2 전도성 와이어를 더 포함하고,
    상기 제2 상부 칩소자는 상기 제1 상부 칩소자보다 작은 실장 면적을 가지는 멀티칩 반도체 패키지.
  11. 제9 항에 있어서,
    상기 제2 상부 칩소자의 상부에 적층되는 제3 상부 칩소자를 더 포함하고,
    상기 몰딩부는 상기 제1 상부 칩소자 및 제2 상부 칩소자뿐만 아니라 상기 제3 상부 칩소자까지 함께 봉지하는 멀티칩 반도체 패키지.
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