KR20100076810A - 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지 - Google Patents

이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20100076810A
KR20100076810A KR1020080134981A KR20080134981A KR20100076810A KR 20100076810 A KR20100076810 A KR 20100076810A KR 1020080134981 A KR1020080134981 A KR 1020080134981A KR 20080134981 A KR20080134981 A KR 20080134981A KR 20100076810 A KR20100076810 A KR 20100076810A
Authority
KR
South Korea
Prior art keywords
substrate
solder ball
semiconductor package
semiconductor
connection structure
Prior art date
Application number
KR1020080134981A
Other languages
English (en)
Inventor
김혜진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080134981A priority Critical patent/KR20100076810A/ko
Priority to US12/474,429 priority patent/US8143709B2/en
Publication of KR20100076810A publication Critical patent/KR20100076810A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

패키지 온 패키지(POP)의 전체 높이를 낮출 수 있는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은, 반도체 소자가 제1 기판의 하부면에 탑재되고, 상기 제1 기판의 솔더볼 패드 영역에 관통구멍이 형성된 제1 반도체 패키지와, 반도체 소자가 제2 기판의 상부면에 탑재되고, 상기 제2 기판의 솔더볼 패드가 상기 제1 기판의 관통구멍과 일치하도록 형성되고 상기 제1 기판 위에 탑재된 제2 반도체 패키지 및 상기 제1 기판의 하부에 배치되어 상기 제1 기판의 관통구멍을 통해 상기 제2 기판의 솔더볼 패드와 연결되는 공통형 솔더볼을 구비하는 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지를 제공한다.
솔더볼, 패키지 온 패키지, 높이, 관통구멍.

Description

이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지{An semiconductor package having a solder ball which has double connection structure}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 전체 높이를 낮출 수 있고 신뢰성을 향상시킬 수 있는 패키지 온 패키지(POP: Package On Package) 구조의 반도체 패키지에 관한 것이다.
최근 핸드폰과 같은 모바일 기기는 점차 소형화되고, 다기능화되는 방향으로 발전해 가고 있다. 이에 따라 모바일 기기에 장착되는 반도체 패키지 역시 소형화, 다기능화에 초점을 맞추어 개발되고 있다. 이러한 소형화, 다기능화 추세에 적합한 반도체 패키지의 대표적인 것으로 패키지 온 패키지(POP)가 있다. 상기 패키지 온 패키지(POP)는 두 개의 다른 반도체 패키지가 상하 방향으로 연결되어 하나의 반도체 패키지 구조를 갖는 특징이 있다.
상기 패키지 온 패키지는 멀티 칩 패키지(MCP: Milti Chip Package)와 달리 사용자 관점에서 다양한 종류의 반도체 메모리를 하나의 반도체 패키지 내부에 채용하는 것이 가능하다. 또한 기능이 서로 다른 반도체 칩들을 하나의 반도체 패키지 내부에 포함시킬 수 있는 장점이 있다. 한편, 상기 패키지 온 패키지에 사용되 는 각각 반도체 패키지는 조립이 완료되어 전기적 검증이 완전히 끝난 반도체 패키지를 사용한다. 그러므로 패키지 온 패키지 상태에서 최종 전기적 검사를 수행하더라도 수율이 낮아지는 위험을 피할 수 있는 장점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지의 전체 높이를 낮출 수 있고, 공정을 단순화하고, 제조공정의 불량 발생을 감소시키고, 신뢰성을 향상시킬 수 있는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 태양에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지는, 내부에 관통구멍이 형성되어 있는 제1 기판과, 상기 관통구멍의 측벽에 형성된 도전체와, 상기 제1 기판 위에 탑재된 반도체 소자와, 상기 관통구멍에 배치되어 상기 도전체와 상기 반도체 소자의 접점을 연결하는 솔더볼을 구비하는 것을 특징으로 한다.
상기 반도체 소자는 솔더볼이 부착되지 않은 반도체 패키지로서, 하부에 솔더볼 패드가 형성된 제2 기판과, 상기 제2 기판의 상부면에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 제2 기판을 연결하는 와이어와, 상기 제2 기판의 상부면, 반도체 칩 및 와이어를 밀봉하는 봉지수지를 포함하는 것이 적합하다.
이때, 상기 반도체 소자의 접점은, 반도체 패키지의 솔더볼 패드인 것이 바람직하다. 본 발명의 바람직한 실시예에 의하면, 상기 제1 기판의 관통구멍과, 상기 제2 기판의 솔더볼 패드는, 접합되는 면에서 서로 동일한 위치에 형성된 것이 적합하다.
바람직하게는, 상기 제1 기판은, 하부면에 반도체 소자가 더 탑재된 것이 적합하다.
상기 기술적 과제를 달성하기 위해 본 발명의 다른 태양에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지는, 반도체 소자가 제1 기판의 하부면에 탑재되고, 제1 기판의 솔더볼 패드 영역에 관통구멍이 형성된 제1 반도체 패키지와, 반도체 소자가 제2 기판의 상부면에 탑재되고, 제2 기판의 솔더볼 패드가 상기 제1 기판의 관통구멍과 일치하도록 형성되고 상기 제1 기판 위에 탑재된 제2 반도체 패키지 및 상기 제1 기판의 하부에 탑재되어 관통구멍을 통해 상기 제2 기판의 솔더볼 패드와 연결되는 공통형 솔더볼을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 공통형 솔더볼은, 상기 제1 반도체 패키지 및 제2 반도체 패키지를 결합시키는 기능과, 제1 및 제2 반도체 패키지의 외부연결단자 기능을 동시에 수행하는 것이 적합하다.
바람직하게는, 상기 제1 기판의 관통구멍의 측벽은, 도전체가 형성된 것이 적합하고, 상기 제2 기판의 솔더볼 패드의 구경은, 상기 제1 기판의 관통구멍의 구경보다 더 큰 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 공통형 솔더볼은, 상기 제1 기판의 하부면에 탑재된 반도체 소자의 높이보다 더 높은 것이 적합하다.
여기서, 상기 제1 및 제2 기판에 탑재된 반도체 소자는, 서로 다른 기능을 수행하는 반도체 칩인 것이 바람직하다.
상술한 본 발명에 따르면, 첫째, 상하로 연결된 패키지 온 패키지에서 하부에 배치된 제1 반도체 패키지에 대해서만 솔더볼을 부착시키기 때문에 반도체 패키지의 전체 높이를 낮출 수 있다.
둘째, 패키지 온 패키지(POP)에서 두 개의 반도체 패키지의 연결 공정과, 솔더볼 부착 공정을 동시에 실시하기 때문에, 공정을 단순화시켜 생산성을 향상시키고, 제조원가를 낮출 수 있다.
셋째, 두 개의 반도체 패키지를 상하 방향에서 연결할 때 발생할 수 있는 넌-??(Non-wet) 불량과 같은 공정 불량을 감소시킬 수 있다.
넷째, 솔더볼의 연결부위가 유사한 열팽창 계수를 갖는 제1 및 제2 기판의 솔더볼 패드이기 때문에, 온도 사이클링(Temperature Cycling) 신뢰도 검사에서 솔더 접합 신뢰도(SJR: Solder Joint Reliability)를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 의한 제1 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 의한 제1 반도체 패키 지(100)는, 내부에 관통구멍(112)이 형성되어 있는 제1 기판(110)을 기본 프레임으로 사용한다. 상기 관통구멍(112)의 측벽에는 도전체(120)가 형성되어 있으며, 상기 제1 기판(110)의 하부면에 반도체 소자, 예컨대 반도체 칩(140)을 탑재할 수 있는 반도체 칩 탑재부가 형성되어 있다. 따라서 제1 기판(110)의 하부면은, 복수개의 반도체 칩(140)들이 접착수단(160)을 통해 수직으로 적층될 수 있다. 그리고 상기 반도체 칩(140)들은 와이어(150)를 통하여 상기 제1 기판(110)의 하부면에 마련된 본드 핑거(bond finger, 114)와 전기적으로 서로 연결된다. 마지막으로 상기 반도체 칩(140), 와이어(150) 및 본드 핑거(114)는 봉지수지(170)에 의해 밀봉되어 외부의 충격으로부터 보호된다.
한편, 도면에서 반도체 칩(140)은 와이어(150)를 통하여 상기 제1 기판(110)에 전기적으로 연결되는 것을 예시적으로 도시하였으나, 이를 변형하여 반도체 칩(140)은 내부에 형성된 범프(bump)를 사용하여 상기 제1 기판(110)에 연결될 수도 있다. 또한 도면은 복수개의 반도체 칩(140)들이 수직으로 적층되는 것을 예시적으로 도시하였으나, 이를 변형하여 하나의 반도체 칩(140)이 탑재될 수도 있으며, 복수개의 반도체 칩이 수평방향으로 탑재되는 형태로 변형될 수도 있다.
상기 제1 반도체 패키지(100)의 특징은, 기본 프레임인 제1 기판(110)에서 솔더볼이 탑재되는 위치에 관통구멍(112)이 형성된 것과, 반도체 소자, 예컨대 반도체 칩(140)들이 상기 제1 기판(110)의 하부면에 페이스-다운 형태(face-down type)로 탑재되는 것이다.
도 2는 본 발명의 바람직한 실시예에 의한 제2 반도체 패키지를 설명하기 위 한 단면도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 의한 제2 반도체 패키지(200)는, 상부에는 본드 핑거(214)가 형성되고, 하부에는 솔더볼 패드(212)가 형성된 제2 기판(210)을 기본 프레임으로 사용한다.
상기 제2 기판(210) 위에는 복수개의 반도체 칩(240)들이 접착 수단(260)을 통해 페이스-업 형태(face-up type)로 탑재되어 있다. 상기 접착 수단(260)은 접착 테이프 혹은 액상의 에폭시를 사용할 수 있다. 또한 상기 반도체 칩(240)들은 와이어(150)를 통하여 상기 제2 기판(210)의 상부에 형성된 본드 핑거(214)와 각각 전기적으로 연결된다. 마지막으로 상기 반도체 칩(240), 와이어(250) 및 본드 핑거(214)는 봉지수지(270)에 밀봉되어 외부의 충격으로부터 보호된다.
한편, 도면에서 반도체 칩(240)들은 와이어(250)를 통하여 상기 제2 기판(210)에 전기적으로 연결되는 것을 예시적으로 도시하였으나, 이를 변형하여 반도체 칩(240)에 형성된 범프(bump)를 사용하여 상기 제1 기판(210)에 연결될 수도 있다. 또한 도면은 복수개의 반도체 칩(240)들이 수직으로 적층되는 것을 예시적으로 도시하였으나, 이를 변형하여 하나의 반도체 칩(240)이 탑재될 수도 있으며, 복수개의 반도체 칩이 수평방향으로 탑재되는 형태로 변형될 수도 있다.
상기 제2 반도체 패키지(200)의 특징은, 제2 기판(210)의 하부면에 마련된 솔더볼 패드(212)가 상기 제1 반도체 패키지(도1의 100)의 관통 구멍(112)에 대응하는 위치에 형성된 것이다. 즉, 상기 제1 반도체 패키지(100)에 있는 제1 기판(110)의 상부면과, 상기 제2 반도체 패키지(200)의 제2 기판(210)의 하부면이 서 로 접합될 때, 상기 솔더볼 패드(212)와 상기 관통 구멍(112)은 동일한 위치에서 서로 접합되는 것이 바람직하다.
한편, 본 발명의 바람직한 실시예에 따르면, 상기 제1 반도체 패키지(100) 및 상기 제2 반도체 패키지(200)에 탑재되는 반도체 칩들은, 메모리 소자와 로직(LOGIC) 소자의 조합으로 구성될 수 있으며, 혹은 낸드 플래시 소자 및 컨트롤러 소자와 메모리 멀티칩 패키지(MCP)의 조합으로 구성될 수도 있다. 즉, 서로 다른 기능을 수행하는 반도체 칩들을 상기 제1 및 제2 반도체 패키지(100, 200) 내부에 탑재할 수 있다.
도 3은 상기 제1 반도체 패키지에 사용되는 제1 기판에 형성된 관통 구멍의 형상을 보여주는 밑면도이고, 도 4는 도 3에서 관통 구멍의 구조를 설명하기 위한 확대 평면도이다.
도 3 및 도 4를 참조하면, 제1 반도체 패키지(100)의 기본 프레임인 제1 기판(110)은 하부면의 중앙부에 봉지수지(170)가 형성되어 있다. 상기 봉지수지(170)는 내부의 반도체 칩, 와이어 및 본드 핑거를 보호하는 부분이다. 상기 봉지 수지(170)의 외곽에는 복수개의 관통 구멍(112)이 2열로 배치되어 있다.
상기 관통 구멍(112)이 배열된 형태는 도면에는 2열로 도시하였으나, 3열 혹은 다른 형태로 변형해도 무방하다. 상기 각각의 관통구멍(112)은 도 4와 같이 측벽에 도전체(120)가 형성되어 있다. 상기 도전체(120)는 솔더와 쉽게 결합되는 물질, 예컨대 니켈, 금(Au), 주석(Sn) 중에 하나를 포함하는 단일 금속층, 혹은 상기 단일 금속층을 포함하는 다층 구조를 갖을 수도 있다. 또한 사익 제1 기판(110) 역시 양면기판 혹은 다층기판을 모두 사용할 수 있다.
도 5는 본 발명의 바람직한 실시예에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지의 단면도이고, 도 6은 도 5에서 제1 기판과 제2 기판이 연결되는 구조를 설명하기 위한 확대 단면도이다.
도 5 및 도 6을 참조하면, 도 6과 같이 상기 제2 반도체 패키지(200)의 제2 기판(210)의 하부면에 형성된 솔더볼 패드(212)의 폭(W2)은, 상기 제1 반도체 패키지(100)의 제1 기판(110)에 형성된 관통구멍(112)의 폭(W1)보다 더욱 넓게 형성된 것이 바람직하다. 이에 따라 상기 제2 반도체 패키지(200)를 상기 제1 반도체 패키지(100) 위에 정렬할 때, 약간의 정렬의 오차가 발생하더라도 솔더볼 패드(212)와 관통 구멍(112)이 솔더볼(300)에 의해 정확히 연결될 수 있다.
상기 제1 및 제2 기판(110, 210)에서 솔더볼 패드(212), 본드 핑거(114, 214) 및 관통구멍(112)이 형성되지 않은 표면은 솔더 레지스트(116, 216)로 덮여 인접하는 본드 핑거(114, 214) 및 솔더볼 패드(212)를 서로 절연시킨다. 따라서 도 6과 같이 제1 기판(110)의 관통 구멍(112)과, 제2 기판(210)의 솔더볼 패드(212)가 서로 정렬된 상태에서, 솔더볼(300)이 상기 관통 구멍(112)에 배치된 후, 리플로우(reflow) 공정을 통하여 녹아서 부착된다.
이때, 상기 솔더볼(300)은 상기 제1 반도체 패키지(100)와 상기 제2 반도체 패키지(200)를 서로 물리적으로 접합시키는 기능을 수행함과 동시에, 상기 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)의 외부연결단자의 역할을 동시에 하게 된다. 따라서, 상기 솔더볼(300)은 상기 제1 및 제2 반도체 패키지(100, 200) 의 공통형 솔더볼 역할을 수행한다.
한편, 상기 공통형 솔더볼(300)의 높이는 도5와 같이 상기 제1 반도체 패키지(100)에 형성된 봉지수지(170)의 높이보다 더 높은 것이 적합하다. 그러므로 본 발명의 바람직한 실시예에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지(1000)가, 인쇄회로기판 예컨대 마더 보드(mother board)에 탑재될 때 안정적으로 탑재될 수 있다.
본 발명의 바람직한 실시예에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지(1000)는, 두 개의 반도체 패키지(100, 200)에 대하여 공통형 솔더볼(300)을 사용하기 때문에 이중 연결구조의 솔더볼을 포함하는 반도체 패키지(1000)의 전체 높이를 낮출 수 있다. 또한 솔더볼 부착 공정과 두 개의 반도체 패키지(100, 200) 접합 공정을 동시에 수행함으로써 공정을 단순화시킬 수 있다. 이와 함께, 두 개의 반도체 패키지에 각각 솔더볼이 있을 경우, 두 개의 반도체 패키지(100, 200)를 결합하는 과정에서 발생할 수 있는 넌-??(Non-wet)과 같은 공정불량을 억제하고, 두 개의 반도체 패키지(100, 200)를 별도로 취급하는 과정에서 발생하는 제1 기판(110)의 손상을 억제할 수 있다. 마지막으로 열팽창 계수가 유사한 2개의 제1 및 제2 기판(110, 210)이 상기 공통형 솔더볼(300)에 의해 서로 접합되기 때문에, 온도 사이클링(Temperature Cycling) 신뢰도 검사에서 솔더 접합 신뢰도(SJR: Solder Joint Reliability)를 향상시킬 수 있다.
도 7은 본 발명의 바람직한 실시예에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지의 제조방법을 설명하기 위한 플루 차트(flow chart)이다.
도 7을 참조하면, 도 1과 같이 제1 기판에 관통 구멍을 갖고, 반도체 칩들이 제1 기판의 하부면에 탑재된 제1 반도체 패키지를 준비(S200)한다. 이어서 도2와 같이 제2 기판의 상부면에 반도체 칩들이 탑재되고, 하부면에 솔더볼이 탑재되지 않은 솔더볼 패드가 마련된 제2 반도체 패키지를 상기 제1 반도체 패키지 위에 정렬(S300)한다. 이때, 상기 제2 반도체 패키지의 솔더볼 패드에 솔더 페이스트(solder paste)와 같은 접착수단을 도포할 수 있다.
또한, 상기 제2 반도체 패키지를 상기 제1 반도체 패키지 위에 정렬시키는 방법은, 상기 제2 반도체 패키지의 솔더볼 패드와 상기 제1 반도체 패키지의 관통구멍이, 서로 대응하는 위치에서 접합할 수 있도록 정렬시키는 것이 적합하다.
마지막으로 공통형 솔더볼을 상기 제1 반도체 패키지의 제1 기판 하부에서 녹여 부착(S300)한다. 상기 공통형 솔더볼은 상기 제1 및 제2 반도체 패키지를 결합시키는 역할을 동시에 수행하게 되며, 제1 기판에만 부착되는 것이 아니라, 제2 기판의 솔더볼 패드에 접합되는 이중 연결구조를 갖게 된다. 이와 함께 제1 기판에 부착되는 솔더볼은, 필요에 따라 상기 제2 기판과만 연결되고, 상기 제1 기판과는 연결되지 않은 더미 솔더볼(Dummy solder ball)을 형성할 수도 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
도 1은 본 발명의 바람직한 실시예에 의한 제1 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 의한 제2 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 상기 제1 반도체 패키지에 사용되는 제1 기판에 형성된 관통 구멍의 형상을 보여주는 밑면도이다.
도 4는 도 3에서 관통 구멍의 구조를 설명하기 위한 확대 평면도이다.
도 5는 본 발명의 바람직한 실시예에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지의 단면도이다.
도 6은 도 5에서 제1 기판과 제2 기판이 연결되는 구조를 설명하기 위한 확대 단면도이다.
도 7은 본 발명의 바람직한 실시예에 의한 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지의 제조방법을 설명하기 위한 플로 차트(flow chart)이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 제1 반도체 패키지, 110: 제1 기판,
112: 관통구멍, 114: 본드 핑거,
120: 도전체, 140: 반도체 칩,
150: 본딩 와이어, 170: 봉지 수지,
200: 제2 반도체 패키지, 210: 제2 기판,
212: 솔더볼 패드, 214: 본드 핑거,
216: 솔더 레지스트, 240: 반도체 칩,
250: 본딩 와이어, 260: 접착수단,
270: 봉지수지, 300: 공통형 솔더볼.

Claims (11)

  1. 내부에 관통구멍이 형성되어 있는 제1 기판;
    상기 관통구멍의 측벽에 형성된 도전체;
    상기 제1 기판 위에 탑재된 반도체 소자; 및
    상기 관통구멍에 배치되어 상기 도전체와 상기 반도체 소자의 접점을 연결하는 솔더볼을 구비하는 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 소자는 솔더볼이 부착되지 않은 반도체 패키지로서,
    하부에 솔더볼 패드가 형성된 제2 기판과,
    상기 제2 기판의 상부면에 탑재된 반도체 칩과,
    상기 반도체 칩과 상기 제2 기판을 연결하는 와이어와,
    상기 제2 기판의 상부면, 반도체 칩 및 와이어를 밀봉하는 봉지수지를 포함하는 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 반도체 소자의 접점은, 반도체 패키지의 솔더볼 패드인 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 기판의 관통구멍과, 상기 제2 기판의 솔더볼 패드는,
    접합되는 면에서 서로 동일한 위치에 형성된 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 기판은,
    하부면에 반도체 소자가 더 탑재된 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  6. 반도체 소자가 제1 기판의 하부면에 탑재되고, 상기 제1 기판의 솔더볼 패드 영역에 관통구멍이 형성된 제1 반도체 패키지;
    반도체 소자가 제2 기판의 상부면에 탑재되고, 상기 제2 기판의 솔더볼 패드가 상기 제1 기판의 관통구멍과 일치하도록 형성되고 상기 제1 기판 위에 탑재된 제2 반도체 패키지; 및
    상기 제1 기판의 하부에 배치되어 관통구멍을 통해 상기 제2 기판의 솔더볼 패드와 연결되는 공통형 솔더볼을 구비하는 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 공통형 솔더볼은,
    상기 제1 반도체 패키지 및 제2 반도체 패키지를 결합하는 기능과,
    제1 및 제2 반도체 패키지의 외부연결단자 기능을 동시에 수행하는 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 공통형 솔더볼은,
    상기 제1 기판 하부면에 탑재된 반도체 소자의 높이보다 더 높은 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 제1 기판의 관통구멍의 측벽은,
    도전체가 형성된 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  10. 제5항에 있어서,
    상기 제2 기판의 솔더볼 패드의 구경은,
    상기 제1 기판의 관통구멍의 구경보다 더 큰 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
  11. 제6항에 있어서,
    상기 제1 및 제2 기판에 탑재된 반도체 소자는,
    서로 다른 기능을 수행하는 반도체 칩인 것을 특징으로 하는 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지.
KR1020080134981A 2008-10-15 2008-12-26 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지 KR20100076810A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080134981A KR20100076810A (ko) 2008-12-26 2008-12-26 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지
US12/474,429 US8143709B2 (en) 2008-10-15 2009-05-29 Semiconductor package having solder ball which has double connection structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080134981A KR20100076810A (ko) 2008-12-26 2008-12-26 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20100076810A true KR20100076810A (ko) 2010-07-06

Family

ID=42638460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080134981A KR20100076810A (ko) 2008-10-15 2008-12-26 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20100076810A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210069754A (ko) * 2019-12-03 2021-06-14 (주)에이티세미콘 멀티칩 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210069754A (ko) * 2019-12-03 2021-06-14 (주)에이티세미콘 멀티칩 반도체 패키지

Similar Documents

Publication Publication Date Title
US8026584B2 (en) Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof
JP4416760B2 (ja) スタックドパッケージモジュール
JP5205867B2 (ja) 半導体装置及びその製造方法
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
JP6728363B2 (ja) 改良された補剛材を有する積層シリコンパッケージアセンブリ
JP2000269408A (ja) 半導体装置及びその製造方法
KR20070073187A (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
KR20070088177A (ko) 반도체 패키지 및 그 제조 방법
JP2008166527A (ja) 半導体装置およびその製造方法
US11869829B2 (en) Semiconductor device with through-mold via
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
KR20070095502A (ko) 볼 그리드 어레이 유형의 적층 패키지
US8143709B2 (en) Semiconductor package having solder ball which has double connection structure
KR20100076810A (ko) 이중 연결구조를 갖는 솔더볼을 포함하는 반도체 패키지
KR20080077837A (ko) 탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체패키지
TWI395319B (zh) 避免封裝堆疊接點斷裂之半導體組合構造
US20080272480A1 (en) Land grid array semiconductor package
TWI710093B (zh) 天線置頂之半導體封裝結構
JP2006086150A (ja) 半導体装置
KR100701685B1 (ko) 멀티 칩 패키지
TWM613718U (zh) 覆晶封裝結構
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR100813621B1 (ko) 적층형 반도체 소자 패키지
KR100370851B1 (ko) 반도체패키지
JP2002033440A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid